JPH0233796A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はデータ処理装置に係り、特にプッンユダウンス
タックとして利用される半導体集積回路化に適したデー
タ処理装置に関するものである。

（従来の技術） データを入力と同時に出力し、且つ一定時間データを保
持し、人力された順序と逆の順序で出力を行なうプッン
ユダウンスタック動作か可能なデータ処理装置は、一般
に第９図に示されるようなものか知られている。−例と
してのこのデータ処理装置は、データ語長が３２ビツト
、データ保持回路の段数か３段のもので、各データ保持
回路段には１ビツトのレジスタ１と前記レジスタ１の個
数分側（ここでは３２個）の選択切り換え器２が備えら
れている。この選択切り換え器２には第１信号及び第２
信号並びに制御信号ｃ１が入力され、この制御信号Ｃ１
が第１電位レベル（高電位レベル）の場合には、前記第
１信号が出力され、前記制御信号Ｃ１が第２電位レベル
（低電位レベル）の場合には、前記第２信号が出力され
る。前記レジスタ１には、前記選択切り換え器２の声カ
信号及びタイミング信号Ｔが入力される。前記レジスタ
１は前記タイミング信号Ｔが第１電位レベルの場合には
入力されている信号を出力し、且つ保持し前記タイミン
グ信号Ｔが第２電位レベルの場合には、前記タイミング
信号Ｔが第１電位レベルであった時に出力していた信号
を出力し続ける。

前記各データ保持回路段中て第１段のデータ保持回路３
中の前記選択切り換え器２に入力される前記第１信号は
データ入力信号であり、データ語長数と同数個のこの選
択切り換え器２にデータか入力される。この第１段のデ
ータ保持回路３中のレジスタ１の出力信号は、このデー
タ処理装置の出力信号となり、且つ第２段のデータ保持
回路４中の前記選択切り換え器２に第１信号として人力
される。第２段の前記データ保持回路４中のレジスタ１
の出力信号は第３段のデータ保持回路５中の前記選択切
り換え器２に第１信号として入力され、且つ第１段のデ
ータ保持回路３中の前記選択切り換え器２に第２信号と
して入力される。第３段のデータ保持回路５中の前記選
択切り換え器２の第２信号は恒常的に第２電位レベルに
なっている。又、第３段のデータ保持回路５中の前記レ
ジスタ１の出力信号は第２段のデータ保持回路４中の前
記選択切り換え器２の第２信号として入力される。

上記のように構成されて、第３段のデータ保持回路５中
の前記レジスタ１はデータの書き込み、読み出し動作を
行なう、書き込み動作時には、まず第１段のデータ保持
回路３中の前記レジスタ１に書き込まれ、この書き込ま
れるデータが同時にこのデータ処理装置より出力される
。次にデータか第１段のデータ保持回路３中の前記レジ
スタ１に書き込まれるとそれまで第１段のデータ保持回
路３中の前記レジスタ１に書き込まれていたブタか第２
段のデータ保持回路４中の前記レジスタ１に書き込まれ
る。このように新しいデータかこのデータ処理装置に人
力される毎に、入力されるデータか出力され、前のデー
タが一段ずつ下段のデータ保持回路中の前記レジスタ１
へ移動する。

読み出し動作時には、入力された順序と逆の順序でデー
タかこのデータ処理装置より出力される。

３段構成のデータ保持回路間でデータの移動状態を第１
０図を用いて説明する。

最初に、前記第１段のデータ保持回路３にブタＤ１が書
き込まれ、同時にこの第１段のデータ保持回路３の出力
端よりデータＤ１か出力される（第１０図■開示）。

次に、前記第１段のデータ保持回路３にデータＤ２が書
き込まれ、同時にこの第１段のデータ保持回路３の出力
端より前記データＤ２か出力され、且つ前記第１段のデ
ータ保持回路３に書き込まれていた前記データＤ１か前
記第２段のデータ保持回路４に書き込まれる（第１０図
■開示）。

次に、前記第１段のデータ保持回路３にデータＤ３か書
き込まれ、同時にこの第１段のデータ保持回路３の出力
端より前記データＤ３が出力され、前記第１段のデータ
保持回路４に書き込まれていた前記データＤ２か前記第
２段のデータ保持回路４に書き込まれ、且つ前記第２段
のデータ保持回路４に書き込まれていた前記データＤ１
か前記第３段のデータ保持回路５に書き込まれる（第１
０図■開示）。

以上の第１０図■、■及び■の過程かデータの書き込み
過程であって、前記制御（３号Ｃ１は第１電位レベルに
固定されている。

次に、前記第２段のデータ保持回路４に書き込まれてい
た前記データＤ２が前記第１段のデータ保持回路３に書
き込まれ、同時にこの第１段のブタ保持回路３の出力端
より前記データＤ２が出力され、且つ前記第３段のデー
タ保持回路５に書き込まれていた前記データＤＩか前記
第２段のブタ保持回路４に書き込まれる（第１０図■開
１Ｊ（）。

次に、前記第２段のデータ保持回路４に書き込まれてい
た前記データＤ１か前記第１段のデータ保持回路３に書
き込まれ、同時にこの第１段のブタ保持回路３の出力端
より前記データＤ１が出力される（第１０図■開示）。

以」二の第１０図■及び■の過程がデータの読み出し過
程であって、前記制御信号Ｃ１は第２電位レベルに固定
されている。

このように、従来のデータ処理装置では、入力されるデ
ータか３段のデータ保持回路を次々と移動しているので
、データ保持回路間のデータ移動用の配線や人力される
データ信号を選択する素子か必要であり、配線が複雑で
あった。

又、データ処理装置の外部へデータか出力される場合は
必す前記第１段のデータ保持回路３の出力端を介して出
力されていて、１度データ読み出しを行なうと、データ
保持回路に書き込まれたブタは消えてしまっていた。

（発明か解決しようとする課題） 上述したように、従来のブツシュダウンスタックを行な
うデータ処理装置に於いては、データの書き込み、読み
出しの度に各データ保持回路中のレジスタに格納される
データを他のデータ保持回路中のレジスタへ移動させて
いた。このため、各データ保持回路中のレジスタの個数
分の選択切り換え器を設けねばならす、データ語長を増
加させるためには、素子数の増加は避けられなかった。

素子数の増加は、集積回路の規模、消費電力及び配線数
の増加、複雑化を発生させていた。

本発明の目的は、上記課題を解決し、データ語長が増加
しても、素子数の増加を抑えたデータ処理装置を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） この発明によるデータ処理装置はデータを保持するデー
タ保持回路を複数個備えるスタック装置に於いて、デー
タ入力信号の入力配線とデータ出力信号の出力配線を共
通に用いて、前記スタック装置に入力制御信号及び出力
制御信号を入力することで、データ読み出し動作を行な
ってもブタを保持し続けるプッンユダウンスタックとし
て構成される。

（作用） このように構成されたものに於いては、ブタ信号はスタ
ック装置内のデータ保持回路を移動せずに、データ保持
回路の各段に書き込まれるので、素子や配線構造か単純
化される。

（実施例） 以下、図面に示す実施例に基づいて、本発明の詳細な説
明する。第１図（ａ）は、本発明の第１実施例を示す３
２ビツトのデータ処理装置の構成図である。このデータ
処理装置は第２入力制御信号Ｒ１が入力される第２入力
制御信号入力端６と第１入力制御信号Ｒ２が入力される
第１入力制御信号入力端７と、第２入力制御信号ｗｌが
入力される第２入力制御信号入力端８と、第２出カ制御
信号Ｗ２か入力される第２入力制御信号端９と、第１電
位レベル（高電位レベル）又は第２電位レベル（低電位
レベル）のデータ信号（Ｉｏ／■３、）が入力されるデ
ータの語長に応じた個数（ここでは３２個）のデータ信
号入力端１ｏと、データ信号（Ｏｏ１０３□）が出力さ
れるデータの語長に応じた個数（ここでは３２個）のデ
ータ信号出力端１１と、前記データ信号入力端１ｏ、前
記データ信号出力端１１、前記第１人力ｆｆ；制御信号
入力端８及び前記第２入力制御信号入力端６に接続され
る第１データ保持回路１２と、前記データ信号入力端１
０、前記データ信号出力端１１、前記第２入力制御信号
入力端９及び前記第１入力制御信号入力端７に接続され
る第２データ保持回路１３とを備えるスタック装置１４
を具備している。

前記第２入力制御信号Ｒ１は読み出し指示信号（ここで
は第１電位レベルの信号）又は読み出し指示信号ではな
い信号（ここでは第２電位レベルの信号）である。読み
出し指示信号が前記第２入力制御信号入力端６に入力さ
れる場合には、前記第１データ保持回路１２に入力され
た信号が前記データ信号出力端１１より出力される。読
み出し指示信号ではない信号が前記第２入力制御信号入
力端６に入力される場合には、前記第１データ保持回路
１２の出力端は高インピーダンス状態となり、前記第１
データ保持回路１２に書き込まれているデータは保持さ
れる。

前記第２入力制御信号Ｗ　は書き込み指示信号■ （ここでは第１電位レベルの信号）又は書き込み指示信
号ではない信号（ここでは第２電位レベルの信号）であ
る。書き込み指示信号が前記第２入力制御信号入力端８
に入力される場合には、前記データ信号入力端１ｏに入
力されるデータが前記第１データ保持回路１２に書き込
まれる。書き込み指示信号ではない信号が前記第２入力
制御信号入力端８に入力される場合には、前記第１デー
タ保持回路１２にはデータは書き込まれない。

前記第１入力制御信号Ｒ２は読み出し指示信号（ここで
は第１電位レベルの信号）又は読み出し指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第２入力制御信号Ｒ１か読み出し指示信号である場合に
は、この第１入力制御信号Ｒ２は読み出し指示信号では
ない信号となる。前記第１出力信号Ｒ１か読み出し指示
信号ではない信号で場合には、この第１入力制御信号Ｒ
２は読み出し指示信号となる。前記第１入力制御信号Ｒ
２か読み出し指示信号である場合には、前記第２データ
保持回路１３に入力された信号か前記データ信号出力端
１１より出力される。前記第１入力制御信号Ｒ２か読み
出し指示信号ではない信号である場合には、前記第２デ
ータ保持回路１３の出力端は高インピーダンス状態とな
り、前記第２データ保持回路１３に書き込まれているブ
タは保持される。

前記第２人力制御信号Ｗ２は書き込み指示信号（ここで
は第１電位レベルの信号）又は書き込み指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第１人力制御信号Ｗ１か書き込み指示信号である場合に
は、この第２人力制御信号Ｗ２は書き込み指示信号では
ない信号である。前記第１人力制御信号Ｗ１か書き込み
指示信号ではない信号である場合には、この第２人力制
御信号Ｗ２は書き込み指示信号である。前記第２人力制
御信号Ｗ２か書き込み指示信号である場合には、前記デ
ータ信号入力端１０に入力されるデ夕か前記第２データ
保持回路１３に書き込まれる。前記第２人力制御信号Ｗ
２か書き込み指示信号ではない信号である場合には、前
記第２データ保持回路１３にはデータは書き込まれない
。

前記第２入力制御信号Ｗ１．前記第２入力制御信号Ｒ、
前記第２人力制御信号Ｗ２及び前記第１入力制御信号Ｒ
２の発生方法については後述する。

前記第１データ保持回路１２及び前記第２デタ保持回路
１３は前記データ信号入力端１０及び前記データ信号出
力端１１と同数個の１ビツトレジスタ１５をそれぞれ有
していて、前記データ信号の書き込み、読み出しを行な
う。

次にこの第１実施例の動作を第１図（ｂ）にホされる動
作概念図を用いて説明する。

最初に、前記第１データ保持回路１２に第１デタＤ１か
書き込まれ、同時に、この第１データ保持回路１２の出
力端より第１データＤ１か出力される（第１図（ｂ）■
開示）。

次に、前記第２データ保持回路１３に第２デタＤ２が書
き込まれ、同時に、この第２データ保持回路１２の出力
端より第２データＤ２か出力され、且つ前記第１データ
保持回路１２に前記第１データＤ１が保持され続ける（
第１図（ｂ）■開示）。

以上の第１図（ｂ）■、■の過程かデータの書き込み過
程である。

次に、前記第２データ保持回路１３に保持されていた前
記第２データＤ２か前記第２データ保持回路１３より出
力され、且つ前記第１データ保持回路１２に前記第１デ
ータＤ１か保持され続ける（第１図（ｂ）■開示）。

次に、前記第１データ保持回路１２に保持されていた前
記第１データＤ１か前記第１データ保持回路１２より出
力され、且つ前記第２データ保持回路１３に前記第２デ
ータＤ２か保持され続ける（第１図（ｂ）■開示）。

以上の第１図（ｂ）■及び■の過程かデータの読み出し
過程であって、前記第１人力制御信号Ｗ　及び前記第２
人力制御信号Ｗ２は書き込み指示信号ではない信号か入
力される。

前記第１データ保持回路１２にデータか書き込まれる時
間は前記第１人力制御信号Ｗ１のレベルが書き込み指示
信号となっている時間によって定まり、前記第２データ
保持回路１３にデータか書き込まれる時間は前記第２人
力制御信号Ｗ２のレベルが書き込み指示信号となってい
る時間によって定まる。

前記第１データ保持回路１２からデータか読み出される
時間は前記第２入力制御信号Ｒ１が読み出し指示信号と
なっている時間によって定まり、前記第２データ保持回
路１３からデータが読み出される時間は前記第１入力制
御信号Ｒ２か読み出し指示信号となっている時間によっ
て定まる。

以上のような順序で前記第１データ保持回路１２及び前
記第２データ保持回路１３がデータの書き込み、読み出
しを連続して行なうことで、ブツシュダウンスタックの
動作か行なわれる。

本発明の第１実施例では、１度データの書き込みを行な
えば、読み出しを連続して複数回繰り返しても、前記ス
タック装置１４に書き込まれたデータを出力させること
が可能であり、読み出し動作を終えても、前記スタック
装置１４に書き込まれたデータを保持し続け、必要な時
に必要な時間データを読み出すことかできる。このよう
に第１実施例はリングメモリとなっていることから、シ
ステムのシーケンス制御のスクッキングを行なうことや
、データのスクッキングに於いて複雑なデータ処理を行
なうことか可能である。

本第１実施例では、各データ保持回路のデータ入力配線
とデータ出力配線か共通に用いられていて、各データは
このデータ処理装置に入力される順序によって、前記第
１データ保持回路１２又は前記第２データ保持回路１３
に入力され、データの書き込み又は読み出し動作によっ
て、データは前記第１データ保持回路１２．前記第２デ
ータ保持回路１３間を移動せずに、−度書き込まれたブ
タ保持回路にデータか保持されて直接前記ブタ出力端１
１よりデータか出力される。このため、データ処理装置
内部の配線の構成が単純化（配線数の減少、配線の規則
化）され、且つ素子数が削減されて、容易に回路を構成
することが可能となる。又、素子数か削減されたことて
、消費電力が小さくなる効果かある。具体的には、従来
ｎビットのデータを扱うに段のスタック装置で必要であ
った２　（ｎｋ）本のデータ入力及びデータ出力のため
の配線と、（ｎ　ｋ）個の選択切り換え器が不必要とな
っている。

この第１実施例ては、３２ビットのデータを入出力して
いるか、３２ビツトのデータを必ずしも入出力する必要
はなく、データ信号入力端、ブタ信号出力端、データ保
持回路中の１ビツトレジスタのそれぞれの個数をデータ
のビット数に一致させることで、１６ビツトや６４ビツ
ト等のデ夕にも対応できる。

前記第２入力制御信号Ｗ１．第２人力制御信号Ｗ２．第
２入力制御信号Ｒ１，第１入力制御信号Ｒ２は、それぞ
れ半導体チップ内部の水晶発振器等の制御ｉ！Ｊで発生
させてもよく、あるいは半導体チップ外部から取り込ん
でもよい、又は、前記第１人力制御信号Ｗ　、第２入力
制御信号Ｗ２．第２入力制御信号Ｒ、第１入力制御信号
Ｒ２を後■ 述するような制御装置によって発生させ、前記データ信
号入力端１０に入力させてもよい。

尚、この第１実施例はマイコン、時計、電卓等のレジス
タにも利用でき、割り込み、処理、条件分岐等の処理を
行なうデジタル計算機にも利用できる。

尚、前記第１人力制御信号Ｗ１及び前記第２入力制御信
号Ｗ２の書き込み指示信号は一例として第１電位レベル
信号に設定されているが、この倒置外でもよく第２電位
レベル信号であったり、第１電位レベルから第２電位レ
ベルへの変化信号であったり、所定の電流値を有する信
号等であっても構わない。

次に第２図（ａ）に示される本発明の第１実施例の変形
例である３２ビツトのデータ処理装置を説明する。

このデータ処理装置は第２入力制御信号Ｒ１が入力され
る第２入力制御信号Ｒ１が人力される第２入力制御信号
入力端６と、第１入力制御信号Ｒ２が入力される第１入
力制御信号入力端７と、第３出力制御信号Ｒ３か入力さ
れる第３出力制御信号入力端１６と、第２入力制御信号
Ｗ１か入力される第２入力制御信号入力端８と、第２入
力制御信号Ｗ２か入力される第２入力制御信号入力端９
と、第２入力制御信号Ｗ３か入力される第２入力制御信
号入力端１７と、データ信号（Ｉｏ〜Ｉ３□）か入力さ
れるデータの語長に応した個数（ここでは３２個）のデ
ータ信号入力端１０と、データ信号（Ｏｏ−０３□）か
出力されるデータの語長に応した個数（ここでは３２個
）のデータ信号出力端１１と、第１データ保持回路１２
と、第２データ保持回路１３と、第３データ保持回路１
８とを備えるスタック装置１９を具備している。

前記第１データ保持回路１２は、前記データ信号入力端
１０．前記データ信号出力端１１．前記第２入力制御信
号入力端８及び前記第２入力制御信号入力端６に接続さ
れている。

前記第２データ保持回路１３は、前記データ信号入力端
１０．前記データ信号出力端１１．前記第２入力制御信
号入力端９及び前記、第１入力制御信号入力端７に接続
されている。

前記第３データ保持回路１８は前記データ信号入力端１
０．前記データ信号出力端１１．前記第２入力制御信号
入力端１７及び前記第３出力制御信号入力端１６に接続
されている。

前記第２入力制御信号Ｒ１は読み出し指示信号（ここで
は第１電位レベルの信号）又は読み出し指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第２入力制御信号Ｒ１か読み出し指示信号である場合に
は、前記第１データ保持回路１２に入力されたデータか
前記データ信号出力端１ １より出力される。

前記第２入力制御 信号Ｒ１か読み出し指示信号ではない信号である場合に
は、前記第１データ保持回路１２の出力端は高インピー
ダンス状態となり、前記第１データ保持回路１２ｆに書
き込まれているデータは保持される。

前記第１人力制御信号Ｗ１は書き込み指示信号（ここで
は第１電位レベルの信号）又は書き込み指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第１人力制御信号Ｗ１か書き込み指示信号である場合に
は、前記データ信号入力端１０に入力されるデータか前
記第１データ保持回路１２に書き込まれる。前記第１人
力制御信号Ｗ１か書き込み指示信号ではない信号である
場合には、前記第１データ保持回路１２にはデ夕は書き
込まれない。

前記第１入力制御信号Ｒ２は読み出し指示信号（ここで
は第１電位レベルの信号）又は読み出し指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第２入力制御信号Ｒ１か読み出し指示信号である場合に
は、この第１入力制御信号Ｒ２は読み出し指示信号では
ない信号である。この第１入力制御信号Ｒ２か読み出し
指示信号ではない信号である。この第１入力制御信号Ｒ
２か読み出し指示信号である場合には、前記第２データ
保持回路１３に入力されたデータか前記データ信号出力
端１１より出力される。この第１入力制御信号Ｒ２か読
み出し指示信号ではない信号である場合には、前記第２
データ保持回路１３の出力端は高インピーダンス状態と
なり、前記第２データ保持回路１３に書き込まれている
データは保持される。

前記第２人力制御信号Ｗ２は書き込み指示信号（ここで
は第１電位レベルの信号）又は書き込み指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第２人力制御信号Ｗ２か書き込み指示信号である場合に
は、前記データ信号入力端１０に、入力されるデータか
前記第２デタ保持回路１３に書き込まれる。前記第２人
力制御信号Ｗ２が書き込み指示信号でない信号である場
合には、前記第２デ は書き込まれない。

夕保持回路１ ３はデ 前記第３出力制御信号１２３は読み出し指示信号（ここ
では第１電位レベルの信号）又は読み出し指示信号では
ない信号（ここでは第２電位レベルの信号）である。前
記第３出力制御信号Ｒ３か読み出し指示信号である場合
には、前記第３データ保持回路１８に入力されたデータ
か前記データ信号出力端１１より出力される。前記第３
出力制御信号Ｒ３か読み出し指示信号ではない信号であ
る場合には、前記第３データ保持回路１８の出力端は高
インピーダンス状態となり、前記第３デタ保持回路１８
に書き込まれているデータは保持される。

前記第３人力制御信号Ｗ３は書き込み指示信号（ここで
は第１電位レベルの信号）又は書き込み指示信号ではな
い信号（ここでは第２電位レベルの信号）である。前記
第３人力制御信号Ｗ３が書き込み指示信号である場合に
は、前記データ信号入力端１０に入力されるデータか前
記第３データ保持回路１８に書き込まれる。前記第３人
力制御信号Ｗ３が書き込み指示信号ではない信号である
場合には、前記第３データ保持回路１８にはデ夕は書き
込まれない。

前記第２入力制御信号Ｗ１．前記第２入力制御信号Ｒ、
前記第２人力制御信号Ｗ　２　、前記第１入力制御信号
Ｒ２，前記第２入力制御信号Ｗ３前記第３出力制御信号
Ｒ３の発生方法については後述する。

前記第１データ保持回路１２．前記第２データ保持回路
１３．前記第３データ保持回路１８は、前記データ信号
入力端１０及び前記データ信号出力端１１と同数個の１
ピントレジスター５をそれぞれ存していて、前記データ
信号の書き込み、読み出しを行なう。

次に、この第１実施例の変形例の動作を第２図力される
（第２図（ｂ）■開示）。

次に、前記第２データ保持回路１３に第２デタＤ２か書
き込まれ、同時にこの第２データ保持回路１３の出力端
より前記第２データＤ２が出力され、且つ前記第１デー
タ保持回路１２に前記第１データＤ１が保持され続ける
（第２図（ｂ）■開示）　。

次に、前記第２データ保持回路１３に第２デタＤ２か書
き込まれ、同時にこの第２データ保持回路１３の出力端
より前記データＤ２が出力され、且つ前記第１データ保
持回路１２に前記第１デタＤ１か保持され続ける（第２
図（ｂ）■開示）。

次に、前記第３データ保持回路１８に第３デタＤ３か書
き込まれ、同時にこの第３データ保持回路１８の出力端
より前記第３データＤ３か出力され１、前記第１データ
保持回路１２に前記第１（ｂ）に示される動作概念図を
用いて説明する。

最初に、前記第１データ保持回路１２に第１デタＤ１が
書き込まれ、同時にこの第１データ保持回路１２の出力
端より前記第１データＤ１か出データＤ１が保持され続
け、且つ前記第２データ保持回路１３に前記第２データ
Ｄ２が保持され続ける（第２図（ｂ）■開示）。

以上の第２図（ｂ）■、■及び■の過程かデータの書き
込み過程であって、前記第１人力制御信号Ｗ１又は前記
第２人力制御信号Ｗ２又は前記第３人力制御信号Ｗ３は
書き込み指示信号となっている。

次に、前記第３データ保持回路１８に保持されていた前
記第３データＤ３が前記第３データ保１’Ｊ回路１８の
出力端より出力され、前記第１データ保持回路１２に前
記第１データＤ１が保持され続け、前記第２データ保持
回路１３に前記第２デタＤ２が保持され続け、且つ前記
第３データ保持回路１８に前記第３データＤ３か保持さ
れる（第２図（ｂ）■開示）。

次に、前記第２データ保持回路１３に保持されていた前
記第２データＤ。が前記第２データ保持回路１３の出力
端より出力され、前記第１データ保持回路１２に前記第
１データＤ１が保持され続け、前記第２データ保持回路
１３に前記第２デ次に、前記第１データ保持回路１２に
保持されていた前記第１データＤＩか前記第１データ保
持回路１２の出力端より出力され、前記第１データ保持
回路１２に前記第１データＤ、か保持され続け、前記第
２データ保持回路１３に前記第２デタＤ２が保持され続
け、且つ前記第３データ保持回路１８に前記第３データ
Ｄ３か保持され続ける（第２図（１））■開示）。

以上の第２図（ｂ）■、■及び■の過程か、ブタの読み
出し過程であって、前記第１人力制御信号Ｗ　ｔ　、前
記第２人力制御信号Ｗ２及び前記第３人力制御信号Ｗ３
は書き込み指示信号ではない信号となっている。前記第
２入力制御信号Ｒ１又は前記第１入力制御信号Ｒ２又は
前Ｓ己第３出力制御信号Ｒ３は読み出し指示（言号とな
っている。

書き込み動作時に於いて、前記第２入力制御信りＤ２が
保持され続け、前記第３データ保持回路１８に前記第３
データＤ３が保持され続ける（第２図（ｂ）■開示）。

号ｗ２及び前記第３人力制御信号ｗ　ａ　７′’　１７
　キ込す指示信号ではない信号である場合には前記第１
人力制御信号Ｗ１は書き込み指示信号であり、前記第２
人力制御信号Ｗ２又は前記第３人力制御信号Ｗ３か書き
込み指示信号である場合、前記第１人力制御信号Ｗ１は
書き込み指示信号ではない信号である。

読み出し動作時に於いて、前記第１入力制御信号Ｒ及び
前記第３出力制御信号Ｒ３か読み出し指示信号ではない
信号である場合には、前記第２入力制御信号Ｒ１は読み
出し指示信号であり、前記第１入力制御信号Ｒ２又は前
記第３出力制御信号Ｒ３か読み出し指示信号である場合
には、前記第２入力制御信号Ｒ１は読み出し指示信号で
はない信号である。

書き込み動作時には、前記第１人力制御信号Ｗ　及び前
記第３人力制御信号Ｗ３か書き込み指■ 示信号ではない信号である場合には、前記第２入力制御
信号Ｗ２書き込み指示信号である。前記第１人力制御信
号Ｗ１又は前記第３人力制御信号Ｗ３か書き込み指示信
号である場合には、前記第２人力制御信号Ｗ２は書き込
み指示信号ではない信号である。

読み出し動作時に於いて、前記第２入力制御信号Ｒ１及
び前記第３出力制御信号Ｒ３か読み出し指示信号ではな
い信号である場合には、前記第１入力制御信号Ｒ２は読
み出し指示信号であり、前記第２入力制御信号Ｒ１又は
前記第３出力制御信号Ｒ３か読み出し指示信号である場
合、前記第１入力制御信号Ｒ２は読み出し指示信号では
ない信号である。

書き込み動作時に於いて、前記第１人力制御信号Ｗ１及
び前記第２人力制御信号Ｗ２か書き込み指示信号ではな
い信号である場合には、前記第３人力制御信号Ｗ３は書
き込み指示信号あり、前記第１人力制御信号Ｗ１又は前
記第２人力制御信号Ｗ２が書き込み指示信号である場合
には、前記第３人力制御信号Ｗ３は書き込み指示信号で
はない信号である。

読み出し動作時に於いて、前記第２入力制御信号Ｒ１及
び前記第１入力制御信号Ｒ２，’ｌ’ａ−５出り指示信
号ではない信号である場合には、前記第３出力制御信号
Ｒ３は読み出し指示信号であり、前記第２入力制御信号
Ｒ１又は前記第１入力制御信号Ｒ２が読み出し指示信号
である場合、前記第３出力制御信号Ｒ３は読み出し指示
信号ではない信号である。前記第１データ保持回路１２
にデータか書き込まれる時間は前記第１人力制御信号Ｗ
１が書き込み指示信号となっている時間によって定まり
、前記第２データ保持回路１３にデータが書き込まれる
時間は前記第２人力制御信号Ｗ２が書き込み指示信号と
なっている時間によって定まり、前記第３データ保持回
路１８にデータか書き込まれる時間は前記第３人力制御
信号Ｗ３が書き込み指示信号となっている時間によって
定まる。

前記第１データ保持回路１２からデータか読み出される
時間は、前記第２入力制御信号Ｒ１か読み出し指示信号
となっている時間によって定まり、前記第２データ保持
回路１３からデータか読み出される時間は、前記第１入
力制御信号Ｒ２か読み出し指示信号となっている時間に
よって定まり、前記第３データ保持回路１８からデータ
が読み出、される時間は、前記第３出力制御信号Ｒ３が
読み出し指示信号となっている時間によって定まる。

以上のような順序で前記第１データ保持回路１２、前記
第２データ保持回路１３及び前記第３データ保持回路１
８がデータの書き込み、読み出しを連続して行なうこと
で、ブツシュダウンスタックの動作か行なわれる。

本発明の第１実施例の変形例では、１度データの書き込
みを行なえば、読み出しを連続して複数回繰り返しても
、前記スタック装置１９に書き込まれたデータを出力さ
せることか可能であり、読み出し動作を終えても、前記
スタック装置１９に書き込まれたデータを保持し続け、
必要な時に必要な時間データを読み出すことかできる。

このように第１実施例の変形例はリングメ、モリとなっ
ていることから、システムのンーケンス制御のスタッキ
ングを行なうことや、データのスタッキングに於いて、
複雑なデータ処理を行なうことが可能である。

本第１実施例の変形例では、各データ保持回路のデータ
入力配線とデータ出力配線が共通に用いられていて、各
データはこのデータ処理装置に入力される順序によって
、前記第１データ保持回路１２又は前記第２データ保持
回路１３又は前記第３スタツク１８に人力され、データ
の書き込み又は読み出し動作によって、データは前記第
１テタ保持回路１２．前記第２データ保持回路１３゜前
記第３スタック１８間を移動せずに、−度書き込まれた
データ保持回路にデータか保持されて、直接前記データ
出力端１１よりデータが出力される。このため、データ
処理装置内部の配線の構成か単純化（配線数の減少、配
線の規則化）され、且つ素子数か削減されて、容品に回
路を構成することか可能となる。素子数か削減されたこ
とて、消費電力か小さくなる効果かある。具体的には、
従来ｎビットのデータを扱うに段のスタック装置で必要
であったデータの入力及びデータの出力のために必要で
あった２　（ｎｋ）本の配線と（ｎ　ｋ　）個の選択切
り換え器が不必要となっている。又、データ保持回路の
個数か増加しても、配線は規則的にレイアウトされる。

この第１実施例の変形例では、３２ビツトのデータを入
出力しているか、３２ビツトのデータを必ずしも入出力
する必要はなく、データ信号入力端、データ信号出力端
及びデータ保持回路の１ピントレジスタのそれぞれの個
数をデータのビット数に一致させることで、１６ビツト
や６２ビツト等のデータにも対応できる。

前記第１人力制御信号Ｗ１．前記第２人力制御信号Ｗ　
、前記第２入力制御信号Ｗ３．前記第２入力制御信号Ｒ
、前記第１入力制御信号Ｒ２前記第３出力制御信号Ｒ３
は、それぞれ半導体チップ内部の水晶発振器等の制御器
で発生させてもよく、あるいは半導体チップ外部から取
り込んでもよい。又は、前記第１人力制御信号Ｗ１．前
記第２人力制御信号Ｗ２．前記第３人力制御信号Ｗ　、
前記第２入力制御信号Ｒ、前記第１入力制御信号Ｒ、前
記第３出力制御信号Ｒ３を後述するような制御装置によ
って発生させ、前記ブタ信号入力端１０に入力させても
よい。

本第１実施例の変形例では、３個のデータ保持回路を倫
えているか、データ保持回路は３個に限るものではなく
、データ保持回路の個数と入力制御信号入力端及び出力
制御信号入力端の個数を一致させれば、データ保持回路
の個数を３個以」二の１（数個にしても、データか順次
対応するデータ保持回路に書き込まれ、出力制御信号の
変化に応じて、読み出しか行なわれて、第１実施例の変
形例と同様の効果を実現できる。

尚、この第１実施例はマイコン、時計、電卓智のレジス
タにも利用でき、割り込み処理条件分岐等の処理を行な
うデジタル計算機にも利用できる。

ここでは、前記第２入力制御信号Ｗ１及び前記第２入力
制御信号Ｗ２並ひに前記第３人力制御信号Ｗ３が書き込
み指示信号であるために一例として第１電位レベル信号
を示したか、この−例以外でもよく、第２電位レベル信
号であったり、第１電位レベルから第２電位レベルへの
変化信号であったり、所定の電流値を有する信号等であ
っても構わない。

又、前記第２入力制御信号Ｒ１及び前記第１入力制御信
号Ｒ並び前記第１入力制御信号Ｒ２並■ びに前記第３出力制御信号Ｒ３か読み出し指示信号であ
るために、−例として、第１電位レベル信号を示したが
、この−例以外でもよく、第２電位レベル信号であった
り、第１電位レベルから第２電位レベルへの変化信号で
あったり、所定の電流値を有する信号であっても構わな
い。

次に、第３図に示される本発明の第２実施例である３２
ピントのデータ処理装置の構成を説明する。

このデータ処理装置は第１実施例の前記スタック装置１
４と、制御装置２０とを具備している。

前記制御装置２０は、制御信号入力端２１と、タイミン
グ信号入力端２２と、第２入力制御信号出力端２３と、
第１入力制御信号出力端２４と、第２入力制御信号出力
端２５と、第２入力制御信号出力端２６とを有している
。

前記制御信号入力端２１には第１電位レベル又は第２電
位レベルの信号である制御信号Ｃか入力される。

前記タイミング信号入力端２２には第１電位しベル又は
第２電位レベルの信号であるタイミング信号Ｔが入力さ
れる。

前記第２入力制御信号出力端２３は前記スタック装置１
４の前記第２入力制御信号入力端６に接続される。

前記第１入力制御信号端２４は前記スタック装置１４の
前記第２比力制御信号入力端７に接続される。

前記第１人力制御信号出力端２５は前記スタック装置１
４の前記第２入力制御信号端８に接続される。

前記第２人力制御信号出力端２６は前記スタック装置１
４の前記第２入力制御信号入力端９に接続される。

次にこの第２実施例の前記制御装置２０動作を説明する
。ここでは、書き込み指示信号及び読み出し指示信号か
第１電位レベル信号である場合を設定している。

最初に、前記制御信号入力端２１に第１電位レベルの制
御信号Ｃか入力され、同時に前記タイミング信号入力端
２２に第２電位レベルのタイミング信号Ｔか入力され、
前記第１人力制御信号出力端２５より第１電位レベルの
第１人力制御信号Ｗ１か出力され、前記第２人力制御信
号出力端２６より第２電位レベルの第２人力制御信号Ｗ
２か出力され、前記第２入力制御信号出力端２３より第
１電位レベルの第２入力制御信号Ｒ１か出力され、且つ
前記第１入力制御信号出力端２４より第２電位レベルの
第１入力制御信号Ｒ２か出力される。

次に、前記制御信号入力端２１の電位レベルは第１電位
レベルに保たれ、同時に前記タイミング信号入力端２２
に第１電位レベルのタイミング信号Ｔか入力され、前記
第１人力制御信号出力端２５より第２電位レベルの第１
人力制御信号Ｗ１か出力され、前記第２人力制御信号出
力端２６より第１電位レベルの第２人力制御信号Ｗ２が
出力され、前記第２入力制御信号出力端２３より第２電
位レベルの第２入力制御信号Ｒ１が出力され且つ前記第
１入力制御信号出力端２４より第１電位レベルの第１入
力制御信号Ｒ２か出力される。

以上の２つの状態かデータの書き込み状態である。

次に、前記制御信号入力端２１に第２電位レベルの制御
信号Ｃか入力され、同時に前記タイミング信号入力端２
２に第２電位レベルのタイミング信号Ｔが入力され、前
記第２入力制御信λ号出力端２５より第２電位レベルの
第２入力制御信号Ｗｌか出力され、前記第２人力制御信
号出力端２６より第２電位レベルの第２人力制御信号Ｗ
２か出力され、前記第２入力制御信号出力端２３より第
２電位レベルの第２入力制御信号Ｒ１か出力され、且つ
前記第１入力制御信号端２４より第１電位レベルの第１
入力制御信号Ｒ２か出力される。

次に、前記制御信号入力端２１の電位レベルは第２電位
レベルに保たれ、同時に前記タイミング鑓 信号人力２２に第ルベルのタイミング信号Ｔか△ 入力され、前記第１人力制御信号出力端２５より第２電
位レベルの第１人力制御信号Ｗ１か出力され、前記第２
人力制御信号出力端２６より第２電位レベルの第２人力
制御信号Ｗ２か出力され、前記第２入力制御信号出力端
２３より第１電位レベルの第２入力制御信号Ｒ１か出力
され、且つ前記第１入力制御信号出力端２４より第２電
位レベルの第１入力制御信号Ｒ２か出力される。

以上の２状態かデータの読み出し状態である。

前記スタック装置１４の動作は第１実施例と同一である
。

この第２実施例では、従来用いられていた制御信号Ｃ，
タイミング信号Ｔを用いて、前記制御装置２０によって
前記第２入力制御信号Ｗ１．前記第２人力制御信号Ｗ　
２　、前記第１１出力制御信Ｒ１，前記第１入力制御信
号Ｒ２を発生させて出力させて、前記第１データ保持回
路１２及び前記第２データ保Ｎｊ回路１３を有する前記
スタック装置１４を動作させている。

この第２実施例の効果は、第１実施例の効果と同様であ
り、更に制御信号Ｃ及びタイミング信号Ｔの２つの信号
たけて、前記スタック装置１４に必要な４つの信号を発
生させている。

前記制御装置２０に入力される前記制御信号Ｃ１前記タ
イミング信号Ｔは、それぞれ半導体チップ内部の水晶発
振器等の制御器で発生させてもよく、あるいは半導体チ
ップ外部から取り込んでもよい。

尚、１つのデータ保持回路に１つのデータ信号を入力す
るためには、前記タイミング信号Ｔの周期をデータ信号
の周期よりも大きく設定しなければならない。

この第２実施例では、３２ビツトのデータを入出力して
いるか、３２ビツトのデータを必ずしも人出力する必要
はなく、データ信号入力端、テタ信号出力端及びスタッ
ク中の１ビツトレジスタのそれぞれの個数をデータのピ
ント数に一致させることで、１６ビソトや６４ビツト等
のデータにも対応できる。

この第２実施例では、書き込み指示信号及び読み出し指
示信号を第１電位レベルの信号に対応させているか、電
位の状態によって書き込み指示又は読み出し指示を行な
うならば、書き込み指示信号及び読み出し指示信号は第
１電位レベルの信号でなくても構わない。

次に、第４図に示される本発明の第２実施例の変形例で
ある３２ピントのデータ処理装置の構成を説明する。

このデータ処理装置は第１実施例の変形例である前記ス
タック装置１９と、制御装置２７とを宵している。

前記制御装置２７は、制御信号入力端２１と、タイミン
グ信号入力端２２と、第２入力制御信号出力端２３と、
第１入力制御信号出力端２４と、第３出力制御信号出力
端２８と、第２入力制御信号出力端２５と、第２入力制
御信号出力端２６と、第２入力制御信号出力端２９とを
有している。

前記制御信号入力端２１には第１電位レベル又は第２電
位レベルの信号である制御信号Ｃが入力される。

前記タイミング信号入力端２２には第１電位レベル又は
第２電位レベルの信号であるタイミング信号Ｔか入力さ
れる。

前記第２入力制御信号出力端２３は前記スタフり装置１
９の前記第２入力制御信号入力端６に接続される。

前記第１入力制御信号出力端２４は前記スタック装置１
９の前記第１入力制御信号入力端７に接続される。

前記第３出力制御信号出力端２８は前記スタック装置１
９の前記第１入力制御信号入力端１６に接続される。

前記第１人力制御信号出力端２５は前記スタック装置〕
９の前記第２入力制御信号入力端８に接続される。

前記第２人力制御信号出力端２６は前記スタック装置１
９の前記第２入力制御信号入力端９に接続される。

前記第３人力制御信号出力端２９は前記スタック装置１
９の前記第２入力制御信号入力端１７に接続される。

次に、この第２実施例の変形例の前記制御装置２７の動
作を説明する。ここでは、書き込み指示信号及び読み出
し指示信号が第１電位レベルである場合を設定している
。

最初に、前記制御信号入力端２１に第１電位レベルの制
御信号Ｃが入力され、同時に前記タイミング信号入力端
２２に第２電位レベルのタイミング信号Ｔか入力され、
前記第１人力制御信号出力端２５より第１電位レベルの
第２入力制御信号Ｗ１が出力され、前記第２人力制御信
号出力端２６より第２電位レベルの第２入力制御信号Ｗ
２が出力され、前記第３人力制御信号出力端２９より第
２電位レベルの第２入力制御信号Ｗ３か出力され、前記
第２入力制御信号出力端２３より第１電位レベルの第２
入力制御信号Ｒ１か出力され、前記第１入力制御信号出
力端２４より第２電位レベルの第１入力制御信号Ｒ２か
出力され、且つ前記第３出力制御信号出力端２８より第
２電位レベルの第３出力制御信号Ｒ３か出力される。

次に、前記制御信号入力端２１の電位レベルは第１電位
レベルに保たれ、同時に前記タイミング信号入力端２２
の電位レベルは第１電位レベルになり、前記第１人力制
御信号出力端２５の電位し電位レベルは第１電位レベル
になり、前記第３人力制御信号出力端２９の電位レベル
は第２電位レベルに保たれ、前記第２入力制御信号出力
端２３の電位レベルは第２電位レベルになり、前記第１
入力制御信号出力端２４の電位レベルは第１電位レベル
になり、前記第３出力制御信号出力端２８の電位レベル
は第２電位レベルに保たれる。

次に、前記制御信号入力端２１の電位レベルは第１電位
レベルに保たれ、同時に前記タイミング信号入力端２２
の電位レベルは第２電位レベルになり、前記第１人力制
御信号出力端２５．前記第２人力制御信号出力端２６．
前記第３人力制御１＝号出力端２９．前記第２入力制御
信号出力端２３前記第１入力制御信号出力端２４．前記
第３出力制御Ｃハ号出力端２８の電位レベルはそれぞれ
の前の状態を保つ。

次に、前記制御信号入力端２１の電位レベルは第１電位
レベルに保たれ、同時に前記タイミング信号入力端２２
の電位レベルは第１電位レベルになり、前記第１人力制
御信号出力端２５の電位レベルは第２電位レベルに保た
れ、前記第２人力制御信号出力端２６の電位レベルは第
２電位レベルになり、前記第３人力制御信号出力端２９
の電位レベルは第１電位レベルになり、前記第２入力制
御信号出力端２３の電位レベルは第２電位レベルに保た
れ、前記第１入力制御信号出力端２４の電位レベルは第
２電位レベルになり、前記第３出力制御信号出力端２８
の電位レベルは第１電位レベルになる。

以」二の４つの状態かデータの書き込み状態である。

次に、前記制御信号入力端２１の電位レベルか第２電位
レベルになり、同時に前記タイミング信号入力端２２の
電位レベルは第２電位レベルになり、前記第１人力制御
信号出力端２５及び前記第２人力制御信号出力端２６の
電位レベルは第２電位レベルに保たれ、前記第３人力制
御信号出力端２９の電位レベルは第２電位レベルに変化
し、前記第２入力制御信号出力端２３．前記第１入力制
御信号出力端２４．前記第３出力制御信号出力端２８の
電位レベルはそれぞれ前の状態を保つ。

次に、前記制御信号入力端２１の電位レベルは第２電位
レベルを保ぢ、同時に前記タイミング信号入力端２２の
電位レベルは第１電位レベルになり、前記第１人力制御
信号出力端２５．前記第２人力制御信号出力端２６及び
前記第３人力制御信号出力端２９の電位レベルは第２電
位レベルに保たれ、前記第２入力制御信号出力端２３は
第２電位レベルに保たれ、前記第１入力制御信号出力端
２４は第１電位レベルになり、前記第３出力制御信号出
力端２８は第２電位レベルとなる。

次に、前記制御信号入力端２１の電位レベルは第２電位
レベルを保ち、同時に前記タイミング信号入力端２２の
電位レベルは第２電位レベルになり、前記６個の出力端
の電位レベルは前の状態を保つ。

次に、前記制御信号入力端２１の電位レベルは第２７１
ｉ位レベルを保ち、同時に前記タイミング信号入力端２
２のレベルは第１電位レベルになり、前記第１人力制御
信号出力端２５．前記第２人力制御信号出力端２６及び
前記第３人力制御信号出力端２９の電位レベルは第２電
位レベルに保たれ、前記第２入力制御信号出力端２３の
電位レベルは第１電位レベルになり、前記第１入力制御
信号出力端２４の電位レベルは第２電位レベルになり、
前記第３出力制御信号出力端２８の電位レベルは第２電
位レベルを保つ。

以上の４つの状態かデータの読み出し状態である。

前記スタツク装置１９の動作は第１実施例の変形例とし
て同一である。

この第２実施例の変形例では、従来用いられていた制御
信号Ｃ，タイミング信号Ｔを用いて、前記制御装置２７
によって、前記第２入力制御信号Ｗ　、前記第２入力制
御信号Ｗ　２　、前記第３人力制御信号Ｗ　、前記第２
入力制御信号Ｒ１，前２第１入力制御信号Ｒ２，前記第
３出力制御信号Ｒ３を発生させて、出力させていて、前
記第１デタ保持回路１２．前記第２データ保持回路１３
及び前記第３データ保持回路１８を存する前記スタック
装置１９を動作させている。

この第２実施例の変形例の効果は第１実施例の変形例の
効果と同様である。更に、前記制御信号Ｃ５前記タイミ
ング信号Ｔにより、前記スタック装置１９に必要な３つ
の入力制御信号及び３つの出力制御信号を発生させて、
前記スタック装置１９の動作を可能にしている。

前記制御装置２７に入力される前記制御信号Ｃ１前記タ
イミング信号Ｔは、それぞれ半導体チップ内部の水晶発
振器等の制御器で発生させてもよく、あるいは半導体チ
ップ外部から取り込んでもよい。

尚、１つのデータ保持回路に１つのデータ信号を入力す
るためには、前記タイミング信号Ｔの周期をデータ信号
の周期よりも大きく設定しなけれはならない。

この第２実施例の変形例では、３２ビツトのデータを入
出ツ〕しているが、３２ビツトのデータを必すしも入出
力する必要はなく、データ信号入力端　データ信号出力
端及びデータ保持回路中の１ビツトレジスタのそれぞれ
の個数をデータのビット数に一致させることで、１６ビ
ノトや６４ビツト等のデータにも対応できる。

本第２実施例の変形例では、前記第１データ保持回路１
２．前記第２データ保持回路１３及び前記第３データ保
持回路１８を備えた前記スタック装置１９と前記制御装
置２７を具備したｊＩ４成を示しているか、出力制御信
号出力端、入力制御信号出力端のそれぞれの個数をスタ
ック装置中のブタ保持回路、出力制御信号入力端及び人
力制御信号入力端のそれぞれの個数に一致させ、本実施
例の変形例のように接続を行なうことで、データ保持回
路の個数を３個以上の複数個にしてもデータが順次対応
するデータ保持回路に書き込まれ、出力制御信号の変化
に応して、読み出しか行なわれて、本実施例の変形例と
同様の効果を実現できる。

この第２実施例の変形例では、書き込み指示信号及び読
み出し指示信号を第１電位レベルの信号に対応させてい
るか、電位の状態によって書き込み指示又は読み出し指
示を行なうならば、書き込み指示信号及び読み出し指示
信号は第１電位レベルの信号でなくても構わない。

次に、第５図に示される本発明の第３実施例である３２
ビツトのデータ処置装置の構成を説明する。

このデータ処理装置は第２実施例の前記スタノと　　左 り装置１４と、前記制御装置２０糸煮有している。

ここでは、書き込み指示信号及び読み出し指示信号か第
１電位レベルである場合を設定している。

前記制御装置２０は第２レジスタ３１と、第２レジスタ
３１と、第１アンド回路３２と、第２アンド回路３３と
を有している。

前記第１レジスタ３０は第１入力端３４に第１信号か入
力され、第２入力端３５か前記タイミング信号入力端２
２に接続され、出力端３６か前記第１人力制御信号出力
端２３に接続され、前記第２入力端３５の電位レベルか
第１電位レベルの場合には、前記第１信号を出力し、前
記第２入力端３５の電位レベルが第２電位レベルの場合
には、前記第２入力端３５の電位レベルか第１電位しへ
ルてあった時の前記出力端３６の電位を保持する。

前記第２レジスタ３１は、前記入力端３７か前記第２レ
ジスタ３０の前記出力端３Ｂに接続され、第２入力端３
８か前記タイミング信号入力端２２に接続され、且つ前
記第１レジスタ３０の前記第１入力端３４に接続され、
出力端３９か前記第２人力制御信号出力端２４に接続さ
れ、前記第２入力端３８の電位レベルか第１電位レベル
の場合、前記第１入力端３７の電位レベルと同し電位レ
ベルの前記第１信号を出力し、前記第２入力端３８の電
位レベルか第２電位レベルの場合には、前記第２入力端
３８の電位レベルが第１電位レベルであった時の前記出
力端３９の電位レベルを保持する。

前記第１アンド回路３２は、第１入力端４０か前記第１
レジスタ３０の前記出力端３６に接続され、第２入力端
４１か前記制御信号入力端２〕に接続され、出力端４２
か前記第１人力制御信号出力端２５に接続され、前記第
１入力端４０及び前記第２入力端４１の電位レベルか第
１電位レベルである場合に、第１電位レベルの信号を出
力し、他の場合には第２電位レベルの信号を出力する。

前記第２アント回路３３は、第１入力端４３が前記第２
レジスタ３１の前記出力端３９に接続され、第２入力端
４４か前記制御信号入力端２１に接続され、出力端４５
か前記第２人カ制御信号出力端２６に接続され、前記第
１人力端４３及び前記第２入力端４４の電位レベルが第
１電位レベルである場合に、第１電位レベルの信号を出
力し、他の場合は第２電位レベルの信号を出力する。

次に第３実施例の動作を第６図に示すタイミングチャー
トを用いて説明する。

（ａ）は前記タイミング信号Ｔの波形図であり、周期的
に第１電位レベルと第２電位レベルの状態とを変化して
いて、最初の状態は第２電位レベルとなっている。

（ｂ）は前記制御信号Ｃの波形図であり、ある時点（Ｉ
ｌ）までは第１電位レベルの状態を保持していて、ある
時点（１＋）以後は第２電位レベルの状態となっている
。

（ｃ）は前記第１レジスタ３０の前記入力端３４の電位
レベルを示す波形図であり、前記制御信号Ｃの２倍の周
期で第１電位レベルと第２電位レベルの状態とを変化し
ていて、最初の状態は第２電位レベルとなっている。

（ｄ）は前記第ルンスタ３０の前記出力端３６の電位レ
ベルを示す波形図であり、前記制御信号Ｃの２倍の周期
で第１電位レベルと第２電位レベルの状態とを変化して
いて、前記第１レジスタ３０の前記入力端３４の電位レ
ベルの反転電位となっている。

（ｅ）は前記第１アンド回路３２の前記出力端４２の電
位レベルを示ず波形図てあり、ある時、ａ（ｂ）までは
前記第ルンスタ３０の前記出力端３６の電位レジスタと
同じてあり、時点（ｈ）以後は、第２電位レベルとなっ
ている。

（ｒ）は前記第２レジスタ３１の前記出力端３９の電位
レベルを示す波形図であり、前記第１レジスタ３０の前
記入力端３４の電位レベルに等しくなっている。

（ｇ）は前記第２アンド回路３３の前記出力端４５の電
位レベルを示す波形図であり、ある時点（ｈ）までは前
記第２レジスタ３１の前記出力端３９の電位レベルと同
じてあり、時点（１］）以後は第２電位レベルとなって
いる。

前記第１レジスタ３０の第２入力端３５の電位レベル及
び前記第２レジスタ３１の第２入力端３８の電位レベル
は前記タイミング信列入力端２２の電位レベルと同しで
ある。

前記第２レジスタ３１の第１入力端３７の電位レベル及
び前記第１アンド回路３２の第１入力端４０の電位レベ
ル及び前記第２入力制御信号出力端２３の電位レベルは
前記第１レジスタ３０の前記出力端３６の電位レベルと
同じである。

前記第１アンド回路３２の第２入力端４１及び前記第２
アンド回路３３の第２入力端４４の電位レベルは前記制
御信号入力端２１の電位レベルと同しである。

前記第２入力制御信号出力端２５の電位レベルは前記第
１アント回路３２の出力端４２の電位レベルと同してあ
り、前記第２入力制御信号出力端２６の電位レベルは前
記第２アンド回路４５の出力端４５の電位レベルと同し
である。

この制御装置２０では、前記第１レジスタ３０の出力端
３６の電位レベル及び前記第２レジスタ３１の出力端３
９の電位レベルは前記タイミング信号入力端２２の電位
レベルか第１電位レベルから第２電位レベルへ変化する
と同時に変化し、その他の場合は、以前の電位レベルを
保持する。

次に順を追って動作を説明する。

■　前記タイミング信号入力端２２の電位レベルは第２
電位レベルであり、前記制御信号入力端２１の電位レベ
ルは第１電位レベルであり、前記第１レジスタ３０の第
１入力端３４の電位レベルは第２電位レベルであり、前
記第１レジスタ３０の出力端３６の電位レベルは第ルベ
ルに設定されていて、前記第１アンド回路３２の出力端
４２は第１電位レベルであり、前記第２レジスタ３１の
出力端３９及び前記第２アンド回路３３の出力端４５の
電位レベルは第２電位レベルである。この状態は第１図
（１））の■の状態に相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
が第１電位レベルになると、前記制御信号入力端２１の
電位レベルは第１電位レベルであり、前記第１レジスタ
３０の入力端３４の電位レベルは第１電位レベルとなり
、前記第１レジスタ３゜の入力端３４の電位レベルは第
１電位レベルとなり、前記第１レジスタ３０の出力端３
６の電位レベルは第２電位し・＼ルとなり、前記第１ア
ンド回路３２の出力端４２の電位レベルは第２電位レベ
ルとなり、前記第２レジスタ３１の出力端３９及び前記
第２アンド回路３３の出力端４５の電位レベルは第１電
位レベルになる。この状態は第１図（１〕）の■の状態
にｔｌ当する。

■　次に、時点（ｌ〕）で前記タイミング信号人力端２
２の電位レベルか第２電位レベルへ変化し、前記制御信
号入力端２１の電位レベルが第２電位レベルになると、
前記第１レジスタ３ｏの入力端３４の電位レベルは第１
電位レベルを維持し、前記第１レジスタ３０の出力端３
６の電位レベルは第２電位レベルを維持し、前記第１ア
ンド回路３２の出力端４２の電位レベルは第２電位レベ
ルとなり、前記第２レジスタ３１の出力端３９の電位レ
ベルは第１電位レベルを維持し、前記第２アンド回路３
３の出力端４５の電位レベルは第２電位レベルになる。

この状態は第１図（ｂ）■の状態に相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
が第１電位レベルヘ変化し、前記制御信号入力端２］の
電位レベルか第２電位レベルを保つと、前記第１レジス
タ３０の入力端３４のレベルは第２レベルへ変化し、前
記第１レジスタ３０の出力端３６のレベルは第ルベルへ
変化し、前記第２レジスタ３１の出力端３９のレベルは
第２レベルへ変化し、前記第１アント回路３２の出力端
４２及び前記第２アント回路３３の出力端４５のレベル
は第２レベルを保持する。この状態は第１図（ｂ）■の
状態に相当する。

上記■、■の状態か前記スタック装置１４のブタ書き込
み状態に対応し、上記■、■の状態が前記スタック装置
１４のデータ読み出し状態に対応している。

上述のように、前記制御装置２０を動作させることで、
第２実施例の動作を行なうことか可能である。

この第３実施例の効果は第２実施例の効果と同様であり
、更にレジスタとアント回路を用いて少数の素子で前記
スタック装置１４に必要な人力制御信号及び出力制御信
号を発生することをｉ’ｌ能にしている。

前記制御装置２０に人力される前記制御信号Ｃ前記タイ
ミング信号Ｔはそれぞれ、半導体チップ内部の水晶発振
器等の制御器で発生させてもよく、あるいは、半導体チ
ップ外部から取り込んでもよい。

尚、１つのデータ保持回路に１つのデータ信号を入力す
るためには、前記タイミング信号Ｔの周期をデータ信号
の周期よりも大きく設定しなければならない。

この第３実施例では、３２ビツトのデータを入出力して
いるか、３２ビツトのデータを必すしも入出力する必要
はなく、データ信号入力端一、ブタ信号出力端及びスタ
ック中の１ビツトレジスタのそれぞれの個数をデータの
ビット数に一致させることで、１６ビツトや６４ビツト
等のデータにも対応できる。

この第３実施例では、書き込み指示信号及び読み出し指
示信号を第１電位レベルの信号に対応させているか、７
１纜位の状態によって書き込み指示又は読み出し指示を
行なうならは、書き込み指示信号及び読み出し指示信号
は第１電位レベルの信号てなくても構わない。

次に第７図に示される３２ビツトのデータ処理装置の構
成図を用いて、第３実施例の変形例を説明する。

このデータ処理装置は第２実施例の変形例の前記スタッ
ク装置１９と、前記制御装置２７とを有している。ここ
では、書き込み指示信号及び読み出し指示信号か第１電
位レベルである場合を設定している。

前記制御装置２７は第２レジスタ３０と、第２レジスタ
３１と、第３レジスタ４６と、第１選択切り換え器４７
と、第２選択切り換え器４８と、第３選択切り換え器４
９と、第１アント回路３２と、第２アンド回路５０とを
有している。

前記第１選択切り換え器４７は第１入力端５１に第１信
号か入力され、第２入力端５２に第２信号か入力され、
第３入力端５３か前記制御信号入力端２１に接続され、
前記第３入力端５３の電位レベルか第１電位ｌノベルの
場合には、出力端５４より前記第１信号か出力され、前
記第３入力端５３の電位レベルが第２電位レベルの場合
、出力端５４より前記第２信号が出力される。

前記第１レジスタ３０は、第１入力端３４が前記第１選
択切り換え器４７の前記出力端５４に接続され、第２入
力端３５が前記タイミング信号入力端２２に接続され、
出力端３６か前記第２入力制御信号出力端２３に接続さ
れ、前記第２入力端３５が第１電位レベルの場合、前記
出力端３６の電位レベルは前記第１入力端３４の電位レ
ベルとなり、前記第２入力端３５か第２７Ｊ５位レベル
の場合には、前記第２入力端３５の電位レベルか第１電
位レベルであった時の前記出力端３６の電１−◇を保持
する。

前記第２選択切り換え器４８は、第１入力端５５か前記
第２レジスタ３０の前記出力端３６に接続され、第２入
力端５６に前記第１信号が入力され、第３入力端５７か
前記制御信号入力端２１に接続され、前記第３入力端５
３の゛ｉヒ位レしベか第１電位レベルの場合、出力端５
８より前記第１入力端５５に人力される信号か出力され
、前記第３入力端５３の電位レベルが第２電位レベルの
場合には、前記出力端５８より、前・２第２入力端５６
に入力される信号か出力される。

前記第２レジスタ３１は第１入力端３７か前記第２選択
切り換え器４８の出力端５８に接続され、第２入力端３
８か前記タイミング信号入力端２２に接続され、出力端
３９か前記第１入力制御信号出力端２４及び前記第１選
択切り換え器の第２入力端５２に接続され、且つ前記第
２信号を出力し、前記第２入力端３８の電位レベルが第
１電位レベルの場合、前記出力端３９の電位レベルは前
記第１入力端３７の電位レベルとなり、前記第２入力端
３８の電位レベルか第２電位レベルの場合には、前記第
２入力端３８の電位レベルか第１電位レベルでであった
時の前記出力端３９の電位レベルを保持する。

前記第３選択切り換え器４９は第１入力端５９が前記第
２レジスタ３１の出力端３９に接続され、第２入力端６
０が前記第１レジスタ３０の出力端３６に接続され、第
３入力端６１が前記制御信号入力端２１に接続され、前
記第３入力端６１の電位レベルが第１電位レベルの場合
、出力端６２より前記第１入力端５９に入力される信号
か出力され、前記第３入力端６１のレベルか第２レベル
の場合、前記出力端６２より前記第２入力端６０に入力
される信号が出力される。

前記第３レジスタ４６は第１入力端６３が前記第３選択
切り換え器４９の出力端６２に接続され、第２入力端６
４が前記タイミング信号入力端２２に接続され、出力端
６５が前記第３出力制御信号端２８及び前記第１選択切
り換え器４７の第１入力端５１及び前記第２選択切り換
え器４８の第２入力端５６に接続され、且つ前記第１信
号を出力し、前記第２入力端６４の電位レベルか第２レ
ベルの場合には、前記第２出力端６４の電位レベルが第
１電位レベルであった時の前記出力端６５の電位レベル
を保持する。

前記第１アンド回路３２は、第１入力端４０が前記第１
レジスタ３０の出力端３６に接続され、第２入力端４１
が前記制御信号入力端２１に接続され、出力端４２が前
記第２入力制御信号出力端２５に接続される。

前記第２アンド回路３３は、第１入力端４３が前記第２
レジスタ３１の出力端３９に接続され、第２入力端４４
が前記制御信号入力端２１に接続され、出力端４５が前
記第２入力制御信号出力端４５に接続される。

前記第３アンド回路５０は、第１入力端６６か前記第３
レジスタ４６の出力端６５に接続され、第２入力端６７
か前記制御信号入力端２１に接続され、出力端６８か前
記第３人力制御信号出力端２９に接続される。

次に第３実施例の変形例の動作を第８図に示すタイミン
グチャートを用いて説明する。

（ａ）は前記制御信号Ｃの波形図であり、周期的に第１
電位レベルと第２電位レベルの状態とを変化していて、
最初の状態は第２電位レベルとなっている。

（ｂ）は前記制御信号Ｃの波形図であり、ある時点（Ｐ
）までは第１電位レベルの状態を保持していて、ある時
点（Ｐ）以後は第２電位レベルの状態となっている。

（ｃ）は前記第１選択切り換え器４７の前記第１入力端
５１の電位レベルと示す波形図であり、第１電位レベル
と第２電位レベルの状態とを変化していて、最初の状態
は第２電位レベルとなっている。

（ｄ）は前記第１選択切り換え器４７の前記第２入力端
５２の電位レベルを示す波形図であり、第１電位レベル
と第２電位レベルの状態とを変化していて、最初の状態
は第２電位レベルとなっている。

（ｅ）は前記第１選択切り換え器４７の前記出力端５４
及び前記第ルンスタ３０の前記入力端３４の電位レベル
を示す波形図であり、第１電位レベルと第２電位レベル
の状態とを変化していて、最初の状態は第２電位レベル
となっている。

（１゛）は前記第１レジスタ３０の前記出力端３６及び
前記第２選択切り換え器４８の前記第１入力端５５の電
位レベルを示す波形図であり、第１電位レベルと第２電
位レベルの状態とを変化していて、最初の状態は第１電
位レベルである。

（ｇ）は前記第２選択切り換え器４８の前記第２入力端
５６の電位レベルを示す波形図であり、第１電位レベル
と第２電位レベルの状態とを変化していて、最初の状態
は第２電位レベルである。

（ｈ）は前記第２選択切り換え器４８の前記出力端５８
及び前記第２レジスタ３１の入力端３７の電位レベルを
示す波形図であり、第１電位レベルと第２電位レベルの
状態とを変化していて、最初の状態は第１電位レベルで
ある。

（１）は前記第２レジスタ３１の前記出力端３９及び前
記第３選択切り換え器４９の前記第１入力端５９の電位
レベルを示す波形図であり、第１電位レベルと第２電位
レベルの状態とを変化していて、最初の状態は第２電位
レベルである。

（ｊ）は前記第３選択切り換え器４９の前記第２入力端
６０の電位レベルを示す波形図であり、第１電位レベル
と第２電位レベルの状態とを変化していて、最初の状態
は第１電位レベルである。

（ｋ）は前記第３選折縁り換え器４９の前記出力端６２
及び前記第３レジスタの前記入力端６３の電位レベルを
示す波形図であり、第１電位レベルと第２電位レベルの
状態とを変化していて、最初の状態は第２電位レベルで
ある。

（１）は前記第３レジスタ４６の前記出力端６５の電位
レベルを示す波形図であり、第１電位レベルと第２電位
レベルの状態とを変化していて、最初の状態は第２電位
レベルである。

（ｍ）は前記第１アンド回路３２の前記出力端４２の電
位レベルを示す波形図であり、ある時間（Ｐ）まては前
記第ルンスタ３０の前記出力端３６の電位レベルと等し
く、時間（Ｐ）以後は第１電位レベルである。

（ロ）は前記第２アンド回路３３の前記出力端４５の電
位レベルを示す波形図であり、ある時間（Ｐ）までは前
記第２レジスタ３１の前記出力端３９の電位レベルと等
しく、時間（Ｐ）以後は第２電位レベルである。

（０）は前記第３アント回路５０の前記出力端６８の電
位レベルを示す波形図であり、ある時間（Ｐ）までは前
記第３レジスタ４６の前記出力端６５の電位レベルと等
しく、時間（Ｐ）以後は第２電位レベルである。

前記第１アント回路３２の第１入力端４０の電位レベル
は前記第２レジスタ３０の出力端３６の電位レベルと等
しく、前記第２アンド回路３３の第１入力端４３の電位
レベルは前記第２レジスタ３１の出力端３９の電位レベ
ルと等しく、前記第３アンド回路５０の第１入力端６６
の電位レベルは前記第３レジスタ４６の出力端６５の電
位レベルと等しい。

前記第１アンド回路３２の第２入力端４１及び前記第２
アンド回路３３の第２入力端４４及び前記第３アンド回
路５０の第２入力端６７の電位レベルは前記制御信号入
力端２１の電位レベルと等しい。

前記第２入力制御信号出力端２３の電位レベルは前記第
１レジスタ３０の出力端３６の電位レベルと等しく、前
記第１入力制御信号出力端２４の電位レベルは前記第２
レジスタ３１の出力端３９の電位レベルと等しく、前記
第３出力制御信号出力端２８の電位レベルは前記第３レ
ジスタ４６の出力端６５の電位レベルと等しい。

前記第２入力制御信号出力端２５の電位レベルは前記第
１アント回路３２の出力端４２の電位レベルと等しく、
前記第２入力制御信号出力端２６の電位レベルは前記第
２アンド回路３３の出力端４５の電位レベルと等しく、
前記第２入力制御信号出力端２９の電位レベルは前記第
３アンド回路５０の出力端６８の電位レベルと等しい。

次に順を追って動作を説明する。

■　最初に前記タイミング信号入力端２２の電位レベル
は第２電位レベルであり、前記制御信号入力端２１の電
位レベルは第１′北位レベルであり、前記第１選択切り
換え器４７の第１入力端５１及び第２入力端５２及び出
力端５４の電位レベルは第２電位レベルであり、前記第
ルンスタ３０の出力端３Ｂの電位レベルは第１電位レノ
＼ルであり、前記第２選択切り換え器４８の第２入力端
５７の電位レベルは第１電位レベルであり、前記第２選
択切り換え器４８の出力端５８の電位レベルは第１電位
レベルであり、前記第２レジスタ３１の出力端３９の電
位レベルは第２電位レベルであり、前記第３選択切り換
え器４９の第２入力端６０の電位レベルは第１電位レベ
ルであり、前記第３選択切り換え器４９の出力端６２の
電位レベルは第２電位レベルであり、前記第３レジスタ
４６の出力端６５の電位レベルは第２電位レベルであり
、前記第１アンド回路３２の出力端４２の電位レベルは
第１電位レベルてあり、前記第２アンド回路３３の出力
端４５及び前記第３アンド回路５０の出力端６８の電位
レベルは第２電位レベルである。

この状態は第２図（ｂ）■の状態に相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
か第１電位レベルになり、前記制御信号入力端２１の電
位レベルか第１電位レベルに保たれ、前記第１選択切り
換え器４７の第１入力端５１及び出力端５４の電位レベ
ルは第２電位レベルに保たれ、前記第１選択切り換え器
４７の第２入力端５２のγヒ位しベルは第２７ヒ位レベ
ルになり、前記第１レジスタ３０の出力端３６の電位レ
ベルは第２電位レベルになり、前記第２選択切り換え器
４８の第２入力端５７の電位レベルは第２電位レベルを
保ち、前記第２選択切り換え器４８の出力端５８の電位
レベルは第２電位レベルになり、前記第２レジスタ３１
の出力端３９の電位レベルは第１電位レベルになり、前
記第３選択切り換え器４９の第２入力端６０の電位レベ
ルは第２電位レベルになり、前記第３選択切り換え器４
９の出力端６２の電位レベルは第１電位レベルになり、
前記第３レジスタ４６の出力端６２の電位レベルは第２
電位レベルを保ち、前記第１アンド回路３２の出力端４
２の電位レベルは第２電位レベルになり、前記第２アン
ド回路３３の出力端４５の電位レベルは第１電位レベル
になり、前記第３アンド回路５０の出力端６８の７１位
レベルは第２電位レベルである。この状態は第２図（ｂ
）■の状態に相当する。

■　次に、前記タイミング信号制御信号入力端２１の電
位レベルが第２電位レベルになった後、再び第１電位レ
ベルになり、前記制御信号入力端２１の電位レベルか第
１電位レベルに保たれ、前記第１選択切り換え器４７の
第１入力端５１の電位レベルか第１電位レベルになり、
前記第１選択切り換え器４７の第２入力端５２の電位レ
ベルが第２レベルとなり、前記第１選択切り換え器４７
の出力端５４の電位レベルか第１電位レベルとなり、前
記第ルンスタ３０の出力端３６の電位レベルは第２電位
レベルを保ち、前記第２選択切り換え器４８の第２入力
端５７の電位レベルは第１電位レベルとなり、前記第２
選択切り換え器４８の出力端５８の電位レベルは第２電
位レベルを保ち、前記第２レジスタ３１の出力端３９の
電位レベルは第２電位レベルとなり、前記第３選択切り
換え器４９の第２入力端６０の電位レベルは第２電位レ
ベルを保ち、前記第３選択ｔＪＪり換え器４９の出力端
６２の電位レベルは第２電位レベルとなり、前記第３レ
ジスタ４６の出力端６５の電位レベルは第１電位レベル
となり、前記第１アンド回路３２の出力端４２の電位レ
ベルは第２電位レベルを保ち、前記第２アンド回路３３
の出力端４５の電位レベルは第２電位レベルとなり、前
記第３アンド回路５０の出力端６８の電位レベルは第１
電位レベルとなる。この状態は第２図（ｂ）■の状態に
相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
か第２電位レベルになり、前記制御信号入力端２１の電
位レベルか第２電位レベルとなり、前記第１選択切り換
え器４７の第１入力端５１の電位レベルが第１電位レベ
ルに保たれ、前記第１選択切り換え器４７の第２入力端
５２の電位レベルか第２電位レベルに保たれ、前記第１
選択切り換え器４７の出力端５４の電位レベルは第２電
位レベルになり、前記第ルンスタ３０の出力端３６の電
位レベルは第２電位レベルに保たれ、前記第２選択切り
換え器４８の第２入力端５６の電位レベルは第１電位レ
ベルを保ち、前記第２選択切り換え器４８の出力端５８
の電位レベルは第１Ｎ　位しベルとなり、前記第２レジ
スタ３１の出力端３９の電位レベルは第２電位レベルに
保たれ、前記第３選択切り換え器４９の第２入力端６０
の電位レベルは第２電位レベルを保ち、前記第３選択切
り換え器４９の出力端６２の電位レベルは第２電位レベ
ルを保ち、前記第３レジスタ４６の出力端６５の電位レ
ベルは第１電位レベルを保ち、前記第１アンド回路３２
の出力端４２及び前記第２アンド回路３３の出力端４５
の電位レベルは第２電位レベルを保ち、前記第３アンド
回路５０の出力端６８の電位レベルは第２電位レベルに
なる。

この状態は第２図（ｂ）■の状態に相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
か第１電位レベルになり、前記制御信号入力端２１の電
位レベルか第２電位レベルに保たれ、前記第１選択切り
換え器４７の第１入力端５１の電位レベルか第２電位レ
ベルになり、前記第１選択切り換え器４７の第２入力端
５２及び出力端５４の電位レベルか第１電位レベルにな
り、前記第ルンスタ３０の出力端３６の電位レベルは第
２電位レベルに保たれ、前記第２選択切り換え器４８の
第２入力端５６及び出力端５８の電位レベルは第２電位
レベルとなり、前記第２レジスタ３１の出力端３９の電
位レベルは第１電位レベルになり、前記第３選択切り換
え器４９の第２入力端６０及び出力端６２の電位レベル
は第２電位レベルを保持し、前記第３レジスタ４６の出
力端６５の電位レベルは第２電位レベルになり、前記第
１アンド回路３２の出力端４２、前記第２アンド回路３
３の出力端４５及び前記第３アント回路５０の出力端６
８の電位レベルは第２電位レベルを保つ。この状態は第
２図（ｂ）■の状態に相当する。

■　次に、前記タイミング信号入力端２２の電位レベル
か第２電位レベルになり、再び第１電位レベルになった
時点て、前記制御信号入力端２１の電位レベルか第２電
位レベルに保たれ、前記第１選択切り換え器４７の第１
入力端５１は第２２位レベルに保たれ、前記第１選択切
り換え器４７の第２入力端５２及び出力端５４の電位レ
ベルは第２電位レベルになり、前記第１レジスタ３０の
出力端３６の電位レベルは第１電位レベルになり、前記
第２選択切り換え器４８の第２入力端５６及び出力端５
８の電位レベルは第２電位レベルに保たれ、前記第２レ
ジスタ３１の出力端３９の電位レベルは第２電位レベル
になり、前記第３選択切り換え器４９の第２入力端６０
及び出力端６２の電位レベルは第１電位レベルになり、
前記第３レジスタ４６の出力端６２の電位レベルは第２
電位レベルを保持し、前記第１アンド回路３２の出力端
４２、前記第２アンド回路３３の出力端４５及び前記第
３アント回路５０の出力端６８の電位しヘルは第２電位
レベルを保つ。この状態は第２図（ｂ）■の状態に相当
する。

上記■、■、■の状態か前記スタック装置１９のデータ
書き込み状態時の前記制御装置２７の動作である。

」二連のように前記制御装置２７を動作させることで、
第２実施例の変形例の動作を行なうこかＩｊ■能である
。

この第３実施例の変形例の効果は、第２実施例の変形例
の効果と同様であり、更に選択切り換え器と、レジスタ
と、アント回路を用いて少数の素子で前記スタック装置
１９に必要な人力制御信号及び出力制御信号を発生する
ことを可能にしている。

本第３実施例の変形例では、前記第１データ保持回路１
２．前記第２データ保持回路１３．前記第３データ保持
回路１８を備えた前記スタック装置１９に対応した前記
制御装置２７の構成を示しているか、出力制御信号出力
端、入力制御信号出力端１選択切り換え器、レジスタ、
アンド回路のそれぞれの個数をスタック装置中のデータ
保持回路、出力制御信号入力端及び入力制御信号入力端
のそれぞれの個数に一致させ、本実施例の変形例のよう
に接続を行なうことで、データ保持回路個数を３個以上
の複数個にしてもデータか順次対応するデータ保持回路
に書き込まれ、出力制御信号の変化に応じて、読み出し
か行なわれて、本実施例の変形例と同様の効果を実現で
きる。

前記制御装置２７に入力される前記制御信号Ｃ前記タイ
ミング信号Ｔはそれぞれ半導体チップ内部の水晶発振器
等の制御器で発生させてもよく、あるいは半導体チップ
外部から取り込んでもよい。

尚、１つのデータ保持回路に１つのデータ信号を入力す
るためには、前記タイミング信号Ｔの周期をデータ信号
の周期よりも太き（設定しなければならない。

この第３実施例では、３２ビツトのデータを入出力して
いるか、３２ビツトのデータを必ずしも入出力する必要
はなく、データ信号入力端、ブタ信号出力端及びデータ
保持回路中の１ビントレシスタのそれぞれの個数をデー
タのビット数に致させることて、１６ビソトや６４ピツ
）・等のデータにも対応できる。

この第３実施例の変形例では、書き込み指示信号及び読
み出し指示信号を第１電位レベルの信号に対応させてい
るか、電位の状帖によって書き込み指示又は読み出し指
示を行なうならは、書き込み指示信号及び読み出し指示
信号は第１電位レベルの信号でなくても構わない。

【図面の簡単な説明】

ｔｈ 第１図Ｊ＃（ａ）〜本発明のデータ処理装置の第１実施
例のブロック図、第１図（ｂ）は本発明のデータ処理装
置の第１実施例の動作概念図、第２図（ａ）は本発明の
データ処理装置の第１実施例の変形例のブロック図、第
２図（ｂ）は本発明のデータ処理装置の第１実施例の変
形例の動作概念図第３図は本発明のデータ処理装置の第
２実施例のブロック図１第５図は本発明のデータ処理装
置の第２実施例の変形例のブロック図１第５図は本発明
のデータ処理装置の第３実施例のブロック図第６図は本
発明のデータ処理装置の第３実施例のタイミングチャー
１〜．第７図は本発明のデータ処理装置の第３実施例の
変形例のブロック図、第８図は本発明のデータ処理装置
の第３実施例の変形例のタイミングチャート、第９図は
従来のデータ処理装置のブロック図、第１０図は従来の
データ処理装置のタイミングチャートである。 １１５　レジスタ、３．１２・・第１データ保持回路、
４．１３　　第２データ保持回路、　　５゜１８・第３
テータ保持回路、　　６．第２入力制御信号入力端、　
　７　第１入力制御信号端、　　８第１人力制御信号入
力端１　９・第２入力制御信号入力端、　　１０・・デ
ータ信号入力端、　　１１・・・データ信号出力端、　
　　１４．１９・・・スタック装置１６・・第３出力制
御信号入力端、　　１７・・第２入力制御信号入力端２
　１８・・第３スタツク。 ２０．２７・制御装置、　　２１・・・制御信号入力端
２２・・・タイミング信号入力端、　　２３・・・第２
入力制御信号出力端、　　２４・・第１入力制御信号出
力端、　　２５　第１人力制御信号出力端、２６第３出
力制御信号出力端、　　２８・・・第３出力制御信号出
力端、　　２９・第３出力制御信号出力端３０・第１レ
ジスタ２　３１　第２レジスタ。 ３２−・・第１アンド回路、　　３３・第２アント回路
、　　　３４，３７，４０，４３，５１，５５５９．６
３．　　δ５・・第１入力端、　　　３５．３ｇ。 ４１．４４，５２，５６，６０，６４．６７・・・第２
入力端、　　　３６，３９，４２，４５．５４５８．６
２，６５．６８・・・出力端　　５３．５７６１・・・
第３入力端

Claims (6)

【特許請求の範囲】
1. （１）データ信号が入力されるデータ信号入力端と、 前記データ信号が出力されるデータ信号出力端と、 第１入力制御信号が入力される第１入力制御信号入力端
   と、 第２入力制御信号が入力される第２入力制御信号入力端
   と、 第１出力制御信号が入力される第１出力制御信号入力端
   と、 第２出力制御信号が入力される第２出力制御信号入力端
   と、 前記データ信号入力端、前記データ信号出力端、前記第
   １入力制御信号入力端及び前記第１出力制御信号入力端
   に接続され、前記第１入力制御信号が書き込み指示信号
   である場合には、前記データ信号出力端の電位レベルを
   前記データ信号入力端の電位レベルに設定し且つ前記デ
   ータ信号入力端の電位レベルを保持し、前記第１入力制
   御信号が書き込み指示信号ではなく且つ前記第１出力制
   御信号が読み出し指示信号である場合には、前記データ
   信号出力端の電位レベルを内部に保持している電位レベ
   ルに設定し、前記第１入力制御信号が書き込み指示信号
   ではなく且つ前記第１出力制御信号が読み出し指示信号
   ではない場合には、内部に電位レベルを保持し且つ前記
   データ信号出力端の電位レベルを設定しない第１データ
   保持回路と、 前記データ信号入力端、前記データ信号出力端、前記第
   ２入力制御信号入力端及び前記第２出力制御信号入力端
   に接続され、前記第２入力制御信号が書き込み指示信号
   である場合には、前記データ信号出力端の電位レベルを
   前記データ信号入力端の電位レベルに設定し且つ前記デ
   ータ信号入力端の電位レベルを保持し、前記第２入力制
   御信号が書き込み指示信号ではなく且つ前記第２出力制
   御信号が読み出し指示信号である場合には、前記データ
   信号出力端の電位レベルを内部にに保持している電位レ
   ベルに設定し、前記第２入力制御信号が書き込み指示信
   号ではなく且つ前記第２出力制御信号が読み出し指示信
   号ではない場合には、内部に電位レベルを保持し且つ前
   記データ信号出力端の電位レベルを設定しない第２デー
   タ保持回路と を備えることを特徴とするスタック装置を有するデータ
   処理装置。
2. （２）データ信号が入力されるデータ信号入力端と、 前記データ信号が出力されるデータ信号出力端と、 第１入力制御信号が入力される第１入力制御信号入力端
   と、 第２入力制御信号が入力される第２入力制御信号入力端
   と、 第３入力制御信号が入力される第３入力制御信号入力端
   と、 第１出力制御信号が入力される第１出力制御信号入力端
   と、 第２出力制御信号が入力される第２出力制御信号入力端
   と、 前記データ信号入力端、前記データ信号出力端、前記第
   １入力制御信号入力端及び前記第１力制御信号入力端に
   接続され、前記第１入力制御信号が書き込み指示信号で
   ある場合には、前記データ信号出力端の電位レベルを前
   記データ信号入力端の電位レベルに設定し且つ前記デー
   タ信号入力端の電位レベルを保持し、前記第１入力制御
   信号が書き込み指示信号ではなく且つ前記第１出力制御
   信号が読み出し指示信号である場合には、前記データ信
   号出力端の電位レベルを内部に保持している電位レベル
   に設定し、前記第１入力制御信号が書き込み指示信号で
   はない信号であり且つ前記第１出力制御信号が読み出し
   指示信号ではない信号である場合には、内部に電位レベ
   ルを保持し且つ前記データ信号出力端の電位レベルを設
   定しない第１データ保持回路と、 前記データ信号入力端、前記データ信号出力端、前記第
   ２入力制御信号入力端及び前記第２出力制御信号入力端
   に接続され、前記第２入力制御信号が書き込み指示信号
   である場合には、前記データ信号出力端の電位レベルを
   前記データ信号入力端の電位レベルに設定し且つ前記デ
   ータ信号入力端の電位レベルを保持し、前記第２入力制
   御信号が書き込み指示信号ではない信号であり且つ前記
   第２出力制御信号が読み出し指示信号である場合には、
   前記データ信号出力端の電位レベルを内部に保持してい
   る電位レベルに設定し、前記第２入力制御信号が書き込
   み指示信号ではなく且つ前記第２出力制御信号が読み出
   し指示信号ではない信号である場合には、内部に電位レ
   ベルを保持し且つ前記データ信号出力端の電位レベルを
   設定しない第２データ保持回路と、 前記データ信号入力端、前記データ信号出力端、前記第
   ３入力制御信号入力端及び前記第３出力制御信号入力端
   に接続され、前記第３入力制御信号が書き込み指示信号
   である場合には、前記データ信号出力端の電位レベルを
   前記データ信号入力端の電位レベルに設定し且つ前記デ
   ータ信号入力端の電位レベルを保持し、前記第３入力制
   御信号が書き込み指示信号ではない信号であり且つ前記
   第３出力制御信号が読み出し指示信号である場合には、
   前記データ信号出力端の電位レベルを内部に保持してい
   る電位レベルに設定し、前記第３入力制御信号が書き込
   み指示信号ではなく且つ前記第３出力制御信号が書き込
   み指示信号ではない信号である場合には、内部に電位レ
   ベルを保持し且つ前記データ信号出力端の電位レベルを
   設定しない第３データ保持回路と を備え、前記第１入力制御信号、前記第２入力制御信号
   及び前記第３入力制御信号が書き込み指示信号である場
   合には、データが入力された順序と逆の順序で前記第１
   データ保持回路、前記第２データ保持回路又は前記第３
   データ保持回路よりそれぞれが保持しているデータを出
   力するように構成されることを特徴とするスタック装置
   を有するデータ処理装置。
3. （３）下記構成要件を備えることを特徴とする制御装置
   を有する請求項（１）記載のデータ処理装置。 （ａ）第１電位レベル又は第２電位レベルの信号である
   制御信号が入力される制御信号入力端と、（ｂ）第１電
   位レベル又は第２電位レベルの信号であるタイミング信
   号が入力されるタイミング信号入力端と、 （ｃ）前記制御信号入力端の電位レベルが第１電位レベ
   ルの場合には、書き込み指示信号又は書き込み指示信号
   ではない信号である第１入力制御信号を出力し、前記制
   御信号入力端の電位レベルが第２電位レベルの場合には
   、書き込み指示信号ではない信号である第１入力信号を
   出力し、前記スタック装置の前記第１入力制御信号入力
   端に接続される第１入力制御信号出力端と、 （ｄ）前記制御信号入力端の電位レベルが第１電位レベ
   ルであり且つ前記第１入力制御信号が書き込み指示信号
   である場合には、書き込み指示信号ではない信号である
   第２入力制御信号を出力し、前記制御信号入力端の電位
   レベルが第１電位レベルであり且つ前記第１入力制御信
   号が書き込み指示信号ではない信号である場合には、書
   き込み指示信号である第２入力制御信号を出力し、前記
   制御信号入力端の電位レベルが第２電位レベルの場合に
   は、書き込み指示信号ではない信号である第２入力制御
   信号を出力し、前記スタック装置の前記第２入力制御信
   号入力端に接続される第２入力制御信号出力端と、 （ｅ）書き込み指示信号又は書き込み指示信号ではない
   信号である第１出力制御信号を出力し、前記タイミング
   信号入力端の電位レベルが第２電位レベルから第１電位
   レベルへ変化する時に、それまで出力していた信号と異
   なる信号を出力し、前記スタック装置の前記第１出力制
   御信号入力端に接続される第１出力制御信号出力端と、 （ｆ）前記第１出力制御信号が書き込み指示信号である
   場合には、書き込み指示信号ではない信号を出力し、前
   記第１出力出力制御信号が書き込み指示信号ではない信
   号である場合には、書き込み指示信号を出力し、前記タ
   イミング信号入力端の電位レベルが第２電位レベルから
   、第１電位レベルへ変化する時に、それまで、読み出し
   指示信号を出力していた場合には、読み出し指示信号で
   はない信号を出力し、それまで読み出し指示信号ではな
   い信号を出力していた場合には、読み出し指示信号を出
   力し、前記スタック装置の前記第２出力制御信号入力端
   に接続される第２出力制御信号出力端。
4. （４）下記構成要件を備えることを特徴とする制御装置
   を有する請求項（２）記載のデータ処理装置。 （ａ）第１電位レベル又は第２電位レベルの信号である
   制御信号が入力される制御信号入力端と、（ｂ）第１電
   位レベル又は第２電位レベルの信号であるタイミング信
   号が入力されるタイミング信号入力端と、 （ｃ）前記制御信号入力端の電位レベルが第１電位レベ
   ルの場合には、書き込み指示信号又は書き込み指示信号
   ではない信号である第１入力制御信号を出力し、前記制
   御信号入力端の電位レベルが第２電位レベルの場合には
   、書き込み指示信号ではない信号である第１入力信号を
   出力し、前記スタック装置の前記第１入力制御信号入力
   端に接続される第１入力制御信号出力端と、 （ｄ）前記制御信号入力端の電位レベルが第１電位レベ
   ルであり且つ前記第１入力制御信号が書き込み指示信号
   である場合には、書き込み指示信号ではない信号である
   第２人力制御信号を出力し、前記制御信号入力端の電位
   レベルが第１電位レベルであり且つ前記第１入力制御信
   号が書き込み指示信号ではない信号である場合には、書
   き込み指示信号又は書き込み指示信号ではない信号であ
   る第２入力制御信号を出力し、前記制御信号入力端の電
   位レベルが第２電位レベルの場合には、書き込み指示信
   号ではない信号である第２入力制御信号を出力し、前記
   スタック装置の前記第２入力制御信号入力端に接続され
   る第２入力制御信号出力端と、 （ｅ）前記制御信号入力端の電位レベルが第１電位レベ
   ルであり、且つ前記第１入力制御信号又は前記第２入力
   制御信号が書き込み指示信号である場合には、書き込み
   指示信号ではない信号である第３入力制御信号を出力し
   、前記制御信号入力端の電位レベルが第１電位レベルで
   あり且つ前記第１入力制御信号及び前記第２入力制御信
   号が書き込み指示信号ではない信号である場合には、書
   き込み指示信号である第３入力制御信号を出力し、前記
   制御信号入力端の電位レベルが第２電位レベルである場
   合には、書き込み指示信号ではない信号である第３入力
   制御信号を出力する第３入力制御信号出力端と、 （ｆ）書き込み指示信号又は書き込み指示信号ではない
   信号である第１出力制御信号を出力し、前記スタック装
   置の前記第１出力制御信号入力端に接続される第１出力
   制御信号出力端と、 （ｇ）前記第１出力制御信号が書き込み指示信号である
   場合には、書き込み指示信号ではない信号である第２出
   力制御信号を出力し、前記第１出力制御信号が書き込み
   指示信号ではない信号である場合には、書き込み指示信
   号又は書き込み指示信号ではない信号である第２出力制
   御信号を出力し、前記スタック装置の前記第２出力制御
   信号入力端に接続される第２出力制御信号出力端と、 （ｈ）前記第１出力制御信号又は前記第２出力制御信号
   が書き込み指示信号である場合には、書き込み指示信号
   ではない信号である第３出力制御信号を出力し、前記第
   １出力制御信号及び前記第２出力制御信号が書き込み指
   示信号ではない信号である場合には、書き込み指示信号
   である第３出力制御信号を出力し、前記スタック装置の
   前記第３出力制御信号入力端に接続される第３出力制御
   信号出力端。
5. （５）前記制御装置が下記構成要件を有することを特徴
   とする請求項（３）記載のデータ処理装置。 （ａ）第１入力端に第１信号が入力され、第２入力端が
   前記タイミング信号入力端に接続され、出力端が前記第
   １出力制御信号出力端に接続され、前記第２入力端の電
   位レベルの変化に応じて、出力される信号の電位レベル
   が変化する第１レジスタと、 （ｂ）第１入力端が前記第１レジスタの出力端に接続さ
   れ、第２入力端が前記タイミング信号入力端に接続され
   、出力端が前記第２出力制御信号出力端に接続され且つ
   前記第１レジスタの第１入力端に接続され、第１信号を
   出力し、前記第２入力端の電位レベルの変化に応じて、
   出力される信号の電位レベルが変化する第２レジスタと
   、 （ｃ）第１入力端が前記第１レジスタの出力端に接続さ
   れ、第２入力端が前記制御信号入力端に接続され、出力
   端が前記第１入力制御信号出力端に接続される第１アン
   ド回路と、 （ｄ）第１入力端が前記第２レジスタの出力端に接続さ
   れ、第２入力端が前記制御信号入力端に接続され、出力
   端が前記第２入力制御信号出力端に接続される第２アン
   ド回路。
6. （６）前記制御装置が下記構成要件を有することを特徴
   とする請求項（４）記載のデータ処理装置。 （ａ）第１入力端に第１信号が入力され、第２入力端に
   第２信号が入力され、第３入力端が前記制御信号入力端
   に接続され、前記第３入力端の電位レベルが第１電位レ
   ベルである場合には、出力端より前記第１信号が出力さ
   れ、前記第３入力端の電位レベルが第２電位レベルであ
   る場合には、出力端より前記第２信号が出力される第１
   選択切り換え器と、 （ｂ）第１入力端が前記第１選択切り換え器の出力端に
   接続され、第２入力端が前記タイミング信号入力端に接
   続され、出力端が前記第１出力制御信号出力端に接続さ
   れ、前記第２入力端の電位レベルが第１電位レベルであ
   る場合には、前記出力端の電位レベルは前記第１入力端
   の電位レベルと等しくなり、前記第２入力端の電位レベ
   ルが第２電位レベルの場合には、前記出力端の電位レベ
   ルは前記第２入力端の電位レベルが第１電位レベルであ
   った時の前記出力端の電位レベルを保持する第１レジス
   タと、 （ｃ）第１入力端が前記第１レジスタの出力端に接続さ
   れ、第２入力端に前記第１信号が入力され、第３入力端
   が前記制御信号入力端に接続され、前記第３入力端の電
   位レベルが第１電位レベルの場合には、出力端より前記
   第１入力端に入力される信号が出力され、前記第３入力
   端の電位レベルが第２電位レベルの場合には、出力端よ
   り前記第２入力端に入力される信号が出力される第２選
   択切り換え器と、 （ｄ）第１入力端が前記第２選択切り換え器の出力端に
   接続され、第２入力端が前記タイミング信号入力端に接
   続され、出力端が前記第２出力制御信号出力端及び前記
   第１選択切り換え器の第２入力端に接続され且つ前記第
   ２信号を出力し、前記第２入力端の電位レベルが第１電
   位レベルの場合には、前記出力端の電位レベルは前記第
   １入力端の電位レベルとなり、前記第２入力端の電位レ
   ベルが第２電位レベルの場合には、前記出力端の電位レ
   ベルは、前記第２入力端の電位レベルが第１電位レベル
   であった時の前記出力端の電位レベルを保持する第２レ
   ジスタと、 （ｅ）第１入力端が前記第２レジスタの出力端に接続さ
   れ第２入力端が前記第１レジスタの出力端に接続され、
   第３入力端が前記制御信号入力端に接続され、前記第３
   入力端の電位レベルが第１電位レベルの場合には、出力
   端より前記第１入力端に入力される信号が出力され、前
   記第３入力端の電位レベルが第２電位レベルの場合には
   、前記出力端より前記第２入力端に入力される信号が出
   力される第３選択切り換え器と、 （ｆ）第１入力端が前記第３選択切り換え器の出力端に
   接続され、第２入力端が前記タイミング信号入力端に接
   続され、出力端が前記第３出力制御信号出力端、前記第
   １選択切り換え器の第１入力端及び前記第２選択切り換
   え器の第２入力端に接続され且つ前記第１信号を出力し
   、前記第２入力端の電位レベルが第１電位レベルの場合
   には、前記出力端の電位レベルは前記第１入力端の電位
   レベルに等しくなり、前記第２入力端の電位レベルが第
   ２電位レベルの場合には、前記出力端の電位レベルは前
   記第２入力端の電位レベルが第１電位レベルであった時
   の前記出力端の電位レベルを保持する第３レジスタと、 （ｇ）第１入力端が前記第１レジスタの出力端に接続さ
   れ、第２入力端が前記制御信号入力端に接続され、出力
   端が前記第１入力制御信号出力端に接続される第１アン
   ド回路と、 （ｈ）第１入力端が前記第２レジスタの出力端に接続さ
   れ、第２入力端が前記制御信号入力端に接続され、出力
   端が前記第２入力制御信号出力端に接続される第２アン
   ド回路と、 （ｉ）第１入力端が前記第３レジスタ出力端に接続され
   、第２入力端が前記制御信号端に接続され、出力端が前
   記第３入力制御信号出力端に接続される第３アンド回路
   。