JPS6379290A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えばフ
ァクシミリ装置等のシリアルメモリシステムを構成する
半導体記憶装置に利用して有効な技術に関するものであ
る。

〔従来の技術〕

選択されたワード線に結合される複数のメモリセルに対
し、記憶データをシリアルに入出力する半導体記憶装置
については、例えば、１９８５年２月１１日２日経マグ
ロウヒル社発行の「日経エレクトロニクスＪ２１９頁〜
２２９頁に記載されている。

〔発明が解決しようとする問題点〕

上記のような半導体記憶装置の内部に、１ワ一ド線分の
メモリセルに対する記憶データのシリアル入出力動作が
終了することによって歩進し、ワード線を順次選択・指
定するためのロウアドレスカウンタを設けることで、−
回のメモリアクセスによってそのメモリアレイを構成す
るすべてのメモリセルに対する記憶データのシリアル入
出力を行いうる半導体記憶装置を構成することが考えら
れる。また、このような半導体記憶装置を、第５図に示
すように、複数個接続して論理的に連続したアドレスを
割り当て、チップ選択制御回路Ｃ８Ｃによって順次チッ
プ選択状態とすることで、比較的大きな記憶容量を持つ
シリアルメモリシステムを構成することができる。

ところが、上記のようなシリアルメモリシステムにおい
ては、３個の半導体記憶装置ＭＥＭＩ〜Ｍ　Ｅ　Ｍ　ｓ
を順次選択するためのチップ選択信号Ｃ８１〜Ｃ３ｓを
形成するために、シリアルクロック信号ＳＣを計数しア
ドレス管理を行うための比較的大きなピント数のカウン
タ回路やアドレスデコーダ等をチップ選択制御回路ＣＳ
Ｃ内に設ける必要がある。このため、シリアルメモリシ
ステムを構成する場合の外付は部品点数が増えてコスト
が上昇するとともに、構成が複雑化して設計負担が増大
する。

この発明の目的は、新しい機能を有する半導体記憶装置
を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
−回のメモリアクセスにおいてそのメモリアレイを構成
するすべてのメモリセルに対する記憶データのシリアル
入出力機能を有する半導体記憶装置に、そのすべてのメ
モリセルに対する記憶データのシリアル入出力動作が終
了したことを示す出力信号端子を設けるものである。

〔作　　用〕

上記した手段によれば、上記半導体記憶装置を複数個接
続し、上記出力信号を論理的に連続した次のアドレスが
割り当てられる半導体記憶装置のチップ選択信号として
供給することによって、大容量で低コストのシリアルメ
モリシステムを実現できるものである。

〔実施例〕

第２図には、この発明が通用された半導体記憶装置の一
実施例のブロック図が示されている。同図の各回路ブロ
ックを構成する回路素子は、公知の半導体集積回路の製
造技術によって、単結晶シリコンのような一個の半導体
基板上において形成される。

この実施例の半導体記憶装置は、特に制限されないが、
スタティック型メモリセルからなるメモリアレイＭ−Ａ
ＲＹをその基本構成とする。この実施例の半導体記憶装
置は、外部から制御信号として供給されるチップ選択信
号Ｃ３及びライトイネーブル信号ＷＥによって起動され
、シリアルクロック信号ＳＣに従ってそのメモリアレイ
を構成するすべてのメモリセルに対し記憶データをシリ
アルに入出力する機能を持つ、このため、特に制限され
ないが、シリアルクロ７り信号ＳＣによって歩進され、
ワード線及びデータ線を順次選択するためのロウアドレ
スカウンタＲＡＣ及びカラムアドレスカウンタＣＡＣが
設けられる。また、ロウアドレスカウンタＲＡＣ及びカ
ラムアドレスカウンタＣＡＣがこの半導体記憶装置の最
終アドレスを示す計数値となり、一連のシリアル入出力
動作が終了したことを示す最終アドレス検出信号ＡＤＦ
が設けられる。これにより、この半導体記憶装置を複数
個接続し、最終アドレス検出信号ＡＤＦを論理的に連続
した次のアドレスが割り当てられる半導体記憶装置のチ
ップ選択信号ＣＳとすることで、比較的大容量のシリア
ルメモリシステムを、比較的簡単に構成することができ
る。

第２図において、メモリアレイＭ−ＡＲＹは、同図の垂
直方向に配置されるｍ＋１本のワード線と、水平方向に
配置されるｎ＋１組の相補データ線及びこれらのワード
線と相補データ線の交点に配置される（ｍ＋１）Ｘ　（
ｎ＋１）個のスタティック型メモリセルにより構成され
る。

メモリアレイＭ−ＡＲＹの同一の行に配置されるメモリ
セルの選択端子は、対応するワード線に結合される。こ
れらのワード線は、ロウアドレスデコーダＲＤＣＲに結
合され、そのうちの−本が選択・指定される。

ロウアドレスデコーダＲＤＣＲは、後述するタイミング
制御回路ＴＣから供給されるタイミング信号φｃｅによ
って動作状態とされ、ロウアドレスバッファＲＡＤＢか
ら供給される相補内部アドレス信号ａｘＱ〜ａｘｉ　　
（ここで、例えば非反転内部アドレス信号ａｘＯと反転
内部アドレス信号；ｘＯを相補内部アドレス信号上ｘＯ
のように表す。

以下同じ）をデコードし、対応する一本のワード線をハ
イレベルの選択状態とする。

ロウアドレスバッファＲＡＤＢは、ロウアドレスカウン
タＲＡＣによって形成されるｉ＋ｌビットのロウアドレ
ス信号を受け、相補内部アドレス信号ａＸＯ〜ａｘｉを
形成して、ロウアドレスデコーダＲＤＣＲ及び最終ロウ
アドレス検出回路ＲＡＤに供給する。ロウアドレスバッ
ファＲＡＤＩ３は、タイミング信号φｒｃのハイレベル
からロウレベルへの立ち下がりに同期して歩進されるロ
ウアドレスカウンタＲＡＣの出力信号を、タイミング信
号φ５ｃ（７）ロウレベルからハイレベルへの立ち上が
りに同期して取り込む。

ロウアドレスカウンタＲＡＣは、タイミング制御回路Ｔ
Ｃから供給されるタイミング信号φｃｅのハイレベルに
よって動作状態とされ、タイミング信号φｒｃにより歩
進される。タイミング信号φｒｃは、後述するように、
カラムアドレスカウンタＣＡＣの計数値が最大値になっ
たとき、すなわち選択されたワード線に結合される一行
分のメモリセルに対する記憶データのシリアル入出力が
終了した時点で形成される。また、ロウアドレスカウン
タＲＡＣは、タイミング信号φｃｅがロウレベルとされ
る半導体記憶装置の非選択状態において非動作状態とさ
れ、その出力信号は全ビットと論理１０′″とされる。

最終ロウアドレス検出回路ＲＡＤは、ロウアドレスバッ
ファＲＡＤＢから供給される非反転内部アドレス信号ａ
ＸＯ〜ａｘｉを受け、ロウアドレス信号が最終アドレス
すなわち全ビット論理“１”になることを検出し、その
出力信号ｒａｄｆをハイレベルとする。この最終ロウア
ドレス検出回路ＲＡＤの出力信号ｒａｄ　ｆは、タイミ
ング制御回路ＴＣに供給される。

一方、メモリアレイＭ−ＡＲＹの同一列に配置されるｍ
　＋　１　ｆｉｔのメモリセルの入出力端子は、対応す
る相補データ線に結合される。これらの相補データ線は
、さらにカラムスイッチＣ８Ｗの対応するスイッチＭＯ
３ＦＥＴ対を介して、相補共通データ線ＣＤ　−ＣＤに
選択的に結合される。

カラムスイッチＣ８Ｗは、それぞれが対応する相補デー
タ線に結合されるｆｉ＋ｌ対のスイッチＭＯ３ＦＥＴに
より構成される。各対のスイッチＭＯ３ＦＥＴのゲート
は共通接続され、カラムアドレスデコーダＣＤＣＲから
対応するデータ線選択信号が供給される。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＱ〜ａｙＪをデコードし、−組の相補データ線を選択
するためのデータ線選択信号を形成し、対応するカラム
スイッチＣ８ＷのスイッチＭＯ３ＦＥＴのゲートに供給
する。カラムアドレスデコーダＣＤＣＲは、タイミング
制御回路ＴＣから供給され、この半導体記憶装置が選択
状態であるときにハイレベルとされるタイミング信号φ
ｃｅによって動作状態とされる。

カラムアドレスバッファＣＡＤＢは、カラムアドレスカ
ウンタＣＡＣから供給されるｊ＋１ビットのカラムアド
レス信号を受け、相補内部アドレス信号上ｙＯ−ａｙｊ
を形成して、カラムアドレスデコーダＣＤＣＲ及び最終
カラムアドレス検出回路ＣＡＤに供給する。カラムアド
レスバッファＣＡＤＢは、タイミング信号φＣＣのハイ
レベルからロウレベルへの立ち下がりに同期して歩進さ
れるカラムアドレスカウンタＣＡＣの出力信号を、タイ
ミング信号φＳＣのロウレベルからハイレベルへの立ち
上がりに同期して取り込む。

カラムアドレスカウンタＣＡＣは、タイミング制御回路
ＴＣから供給されるタイミング信号φｃ。

のハイレベルによって動作状態とされ、タイミング信号
φｃｃにより歩進される。タイミング信号φｃｃは、後
述するように、この半導体記憶装置が選択状態とされる
とき、シリアルクロック信号ＳＣに同期して形成される
。また、カラムアドレスカウンタＣＡＣは、タイミング
信号φｃｅがロウレベルとされる半導体記憶装置の非選
択状態において非動作状態とされ、その出力信号は全ビ
ットと論理“０″とされる。

最終カラムアドレス検出回路ＣＡＤは、カラムアドレス
バッファＣＡＤＨから供給される非反転内部アドレス信
号ａｙＱ〜ａｙｊを受け、カラムアドレス信号が最終ア
ドレスすなわち全ビット論理“１１になることを検出し
、その出力信号ｃａｄｆをハイレベルとする。この最終
カラムアドレス検出回路ＣＡＤの出力信号ｃａｄｆは、
タイミング制御回路ＴＣに供給される。

ところで、相補データ線が順次選択的に結合される相補
共通データ線ＣＤ　−ＣＤには、データ入出力回路Ｉ１
０の入出力端子が結合される。データ入出力回路Ｉ１０
は、メインアンプと、メインアンプの出力信号を受ける
データ出力バッファ及びデータ入カバソファを含む、デ
ータ入出力回路Ｉ１０のメインアンプは、選択されたメ
モリセルから出力され相補共通データｉ［ｃＤ−ＣＤを
介して伝達される読み出し信号をさらに増幅する。デー
タ出カバ７フアは、この半導体記憶装置の読み出し動作
モードにおいて、タイミング制御回路ＴＣから供給され
るタイミング信号φＯｅのハイレベルによって動作状態
とされ、メインアンプの出力信号として得られる読み出
しデータを、出力端子Ｄｏｕｔから外部の装置にシリア
ルに出力する。タイミング信号φＯｅがロウレベルとさ
れるこの半導体記憶装置の非選択状態及び書き込み動作
モードにおいて、データ出力バッファの出力は）＼イイ
ンピーダンス状態とされる。一方、データ入出力回路Ｉ
１０のデータ入カバソファは、この半導体記憶装置の書
き込み動作モードにおいて、タイミング制御回路ＴＣか
ら供給されるタイミング信号φｗｅによって動作状態と
され、入力端子Ｄｉｎを介して外部の装置からシリアル
に供給される書き込みデータを相補暑き込み信号とし、
相補共通データ線ＣＤ−で）に伝達する。タイミング信
号φ賀Ｃがロウレベルとされるこの半導体記憶装置の非
選択状態及び読み出し動作モードにおいて、データ入カ
バンファの出力はハイインピーダンス状態とされる。

タイミング制御回路ＴＣは、外部の装置から制御信号と
して供給されチップ選択信号で１及びライトイネーブル
信’ｄＷＥと、シリアルクロック信号ＳＣを受け、上記
各種のタイミング信号を形成し、各回路に供給する。ま
た、最終ロウアドレス検出回路ＲＡＤの出力信号ｒａｄ
ｆ及び最終カラムアドレス検出回路ＣＡＤの出力信号ｃ
ａｄｆがともにハイレベルとなった場合、最終アドレス
検出信号ＡＤＦをロウレベルとする。

第１図には、この発明が適用されたタイミング制御回路
ＴＣの一部の一実施例が、最終ロウアドレス検出回路Ｒ
ＡＤ及び最終カラムアドレス検出回路ＣＡＤとともに示
されている。

第１図において、外部端子ＣＳを介して外部のメモリ制
御回路ＭＣから供給されるチップ選択信号Ｃ３は、イン
バータ回路Ｎ５により反転され、タイミング信号φｃｅ
が形成される。また、外部端子ＳＣを介して供給される
シリアルクロック信号ＳＣは、インバータ回路Ｎ６によ
り反転され、さらにインバータ回路Ｎ７により反転され
る。インバータ回路Ｎ６の出力信号は反転タイミング信
号Ｔπとして、またインバータ回路Ｎ７の出力信号はタ
イミング信号φｓｃとして、タイミング制御回路ＴＣ内
や他の各回路に供給される。

最終ロウアドレス検出回路ＲＡＤのアンドゲート回路Ａ
ＧＩのｉ＋１ｉＶＡの入力端子には、ロウアドレスバッ
ファＲＡＤＢから非反転内部アドレス信号ａｘＱ〜ａｘ
ｉが供給される。また、最終カラムアドレス検出回路Ｃ
ＡＤのアンドゲート回路ＡＣ３のｊ＋１（１の入力端子
には、カラムアドレスカンタァＣＡＤＢから非反転内部
アドレス信号ａｙＱ〜ａｙｊが供給される。これにより
、アンドゲート回路ＡＧＩの出力信号ｒａｄ　ｆは、非
反転内部アドレス信号ａｘＱｘａｘｉがすべて論理１１
”のハイレベルになったとき、すなわちロウアドレスカ
ウンタＲＡＣの針数値が最終ロウアドレスになったとき
にハイレベルとなる。また、アンドゲート回路ＡＧ２の
出力信号ｃａｄｆは、非反転内部アドレス信号ａｙＯ＝
ａｙｊがすべて論理“１″のハイレベルになったとき、
すなわち各ワード線に結合される複数のメモリセルに対
するシリアル入出力動作が終了しカラムアドレスカウン
タＣＡＣの計数値が最終カラムアドレスとなるたびにハ
イレベルとなる。

アンドゲート回路ＡＧ１の出力信号ｒａｄ　ｆ及びアン
ドゲート回路ＡＧ２の出力信号ｃａｄｆは、タイミング
制御回路ＴＣのアンドゲート回路ＡＧ３の二つの入力端
子にそれぞれ供給される。これにより、アンドゲート回
路ＡＧ３の出力信号ａｄｆｏは、アンドゲート回路ＡＧ
Ｉ及びＡＣ３の出力信号ｒａｄｆ及びｃａｄｆがともに
ハイレベルであるとき、すなわちロウアドレスカウンタ
ＲＡＣ及びカラムアドレスカウンタＣＡＣの計数値がと
もに全ピント論理“１′″となるこの半導体記憶装置の
ｉ＆終子アドレスなったときにハイレベルとなる。アン
ドゲート回路ＡＧ３の出力信号ａｄｆＯは、アンドゲー
ト回路ＡＧ４の第１の入力端子に供給されるとともに、
インバータ回路Ｎ１によって反転され、反転内部制御信
号ａｄｆｏが形成される。この反転内部制御信号ａｄｆ
ｏは、ナントゲート回路ＮＡＧ　１及びＮＡＧ２の第１
の入力端子に供給される。

ナントゲート回路ＮＡＧ２の第２の入力端子にはタイミ
ング１６号φ３Ｃが供給され、その第３の入力端子には
タイミング信号φｃｅが供給される。これにより、ナン
トゲート回路Ｎ／’Ｃ，２の出力信号は、タイミング信
号φｃｅがハイレベルとされるこの半導体記憶装置の選
択状態において、反転内部制御信号ａｄｆ　ｏがハイレ
ベルすなわちｏウアドレスカウンタＲＡＣ及びカラムア
ドレスカウンタＣＡＣの針数値が最終アドレスに達して
おらず、シリアルクロック信号ＳＣがハイレベルである
ときにロウレベルとなる。つまり、この半導体記憶装置
が起動されてから、全メモリセルに対する記憶データの
入出力が終了するまでの間、タイミング信号φｓｃがナ
ントゲート回路ＮＡＧ２の出力信号として反転され伝達
される。ナントゲート回路ＮＡＧ２の出力信号は、イン
バータ回路Ｎ４によって反転され、シリアルクロック信
号ＳＣと同相のタイミング信号φＣＣが形成される。こ
のタイミング信号φＣＣは、カラムアドレスカウンタＣ
ＡＣの歩進用クロック信号として供給される。

ナントゲート回路ＮＡＧｌの第２の入力端子にはタイミ
ング信号φｓｃが供給され、その第３の入力端子には上
記アンドゲート回路ＡＧ２の出力信号ｃａｄｆが供給さ
れる。これにより、ナントゲート回路ＮＡＧＬの出力信
号は、アンドゲート回路ＡＧ２の出力信号ｃａｄ　ｒ及
び反転内部制御信号ａｄｆｏがともにハイレベルすなわ
ち最終ロウアドレスが割り当てられたワード線を除き各
ワード線に結合される最終カラムアドレスが割り当てら
れたメモリセルに対する記憶データの入出力動作が行わ
れているとき、シリアルクロック信号ＳＣのハイレベル
に同期してロウレベルとされる。

つまり、この半導体記憶装置の最終アドレスを除き、１
ワード線に結合される複数のワード線に対する記憶デー
タのシリアル入出力動作が終了するたびに、シリアルク
ロック信号ＳＣのハイレベルに同期して、ナントゲート
回路Ｎ　Ａ　Ｇ　Ｌの出力信号がロウレベルとなる。ナ
ントゲート回路ＮＡＧ１の出力信号はインバータ回路Ｎ
３によって反転され、タイミング信号φｒｃが形成され
る。このタイミング信号φｒｃは、ロウアドレスカウン
タＲＡＣの歩進用クロック信号として供給される。

一方、その第１の入力端子にアンドゲート回路ＡＧ３の
出力信号ａｄｆｏを受けるアンドゲート回路ＡＧ４の第
２及び第３の入力端子には、反転り・Ｃミング信号φＳ
Ｃ及びタイミング信号φｃｅが供給される。このアンド
ゲート回路ＡＣ４の出力信号は、ＲＳフリンブフロフプ
ＦＦＩのセント入力端子に供給される。フリップフロッ
プＦＦＩのリセット入力端子にはタイミング信号φｃｅ
のインバータ回路Ｎ２による反転信号が供給される。こ
れにより、フリッププロップＦＦＩは、タイミング（Ｒ
号φｃｅがハイレベルとされるこの半導体記憶装置の選
択状態において、アンドゲート回路ＡＧ３の出力信号ａ
ｄｆｏがハイレベルとなる最終アドレス検出時、タイミ
ング信号φｓｃの反転信号すなわちシリアルクロック信
号ＳＣの立ち下がりに同期してセントされ、タイミング
信号φｃｅの反転信号がハイレベルとされこの半導体記
憶装置が非選択状態とされるまでその状態を維持する。

フリップフロップＦＦＩの反転出力信号Ｑは、最終アド
レス検出信号ＡＤＦとして、外部のメモリ制御回路ＭＣ
に出力される。

第３図には、この実施例の半導体記憶装置におけるシリ
アル読み出し動作の一実施例のタイミング図が示されて
いる。

第３図において、この実施例の半導体記憶装置は、外部
端子ＣＳを介して供給されるチップ選択信号Ｃ８がハイ
レベルからロウレベルに変化されることにより、起動さ
れる。このチップ選択信号Ｃ３の立ち下がりに先立って
、ライトイネーブル信号ＷＥがハイレベルとされ、シリ
アル読み出し動作モードを行うことが指定される。外部
端子ＳＣには、シリアルクロック信号ＳＣが連続して供
給される。

半導体記憶装置内では、チップ選択信号ＣＳのロウレベ
ルにより°でタイミング信号Ａ号φＣｅがハイレベルと
なり、半導体記憶装置は起動状態とされる。

また、タイミング信号φＣＯがハイレベルになって後タ
イミング信号φＳＣの最初のハイレベルによって、ロウ
アドレスバッファＲＡＤＢ及びカラムアドレスバッファ
ＣＡＤＢには全ビット論理１０′″のアドレスすなわち
先頭アドレスがセットされる。

さらに、タイミング信号φｃｅのハイレベルにより、デ
ータ入出力回路Ｉ１０をデータ出力状感とするためのタ
イミング信号φｏｅがハイレベルとされる争これらのこ
とから、半導体記憶装置内では先頭アドレスが割り当て
られたワード線の選択動作が行われ、そのワード線に結
合される選択カラムアドレスが割り当てられたメモリセ
ルからの読み出しデータ（０・Ｏ）が出力端子Ｄｏｕｔ
に出力される。

タイミング信号φｃｅのハイレベルにより、歩道用タイ
ミング信号φＣＣが形成され、カラムアドレスカウンタ
ＣＡＣに供給される。これにより、カラムアドレスカウ
ンタＣへＣは、タイミング信号φＣＣすなわちシリアル
クロック信号ＳＣのハイレベルからロウレベルへの立ち
下がりに同期して歩進し、この計数値に応じて、選択ロ
ウアドレスが割り当てられたワード線に結合されるメモ
リセルの読み出しデータが順次出力端子Ｄｏｕｔに出力
される。ここで、カラムアドレスカウンタＣＡＣの出力
信号はタイミング信号φｃｃすなわちシリアルクロック
信号ＳＣの立ち上がりに同期してカラムアドレスバッフ
ァＣＡＤＢに取り込まれる。したがって、出力端子Ｄｏ
ｕｔにはシリアルクロック信号ＳＣの立ち上がりから次
の立ち」二かりまでの間、対応するアドレスのメモリセ
ルの読み出しデータが出力される。

カラムアドレスカウンタＣＡＣの計数値が各ワード線の
最終カラムアドレス″ｎ”になると、最終カラムアドレ
ス検出回路ＣＡＤの出力信号ｃａｄｆがハイレベルとな
り、歩進用タイミング信号φｒｃが形成され、ロウアド
レスカウンタＲＡ　Ｃカ歩進される。これにより、カラ
ムアドレスカウンタＣＡＣ／ｌ＜ｉ終アドレス“ｎ′か
ら先頭アドレス“θ″に変化すると同時に、ロウアドレ
スカウンタＲＡＣが歩進され、次のロウアドレス＠１″
が割り当てられたワード線を指定する。

以下同様な動作が繰り返され、シリアルクロック信号Ｓ
Ｃに同期した読み出しデータのシリアル出力動作が行わ
れる。

ロウアドレスカウンタＲＡＣの計数値が最終ロウアドレ
ス″ｎｌ　’″となり、さらにカラムアドレスカウンタ
ＣＡＣの針数値も最終カラムアドレス“ｎ”となると、
最終ロウアドレス検出回路ＲＡＤ及び最終カラムアドレ
ス検出回路ＣＡＤの出力信号ｒａｄｆ及びｃａｄ　ｆが
ともにハイレベルとなリ、アンドゲート回路ＡＧＩの出
力信号ａｄｆ。

がハイレベルとなる。これにより、フリツブフロップＦ
ＦＩが、反転タイミング信号Ｔπのハイレベルすなわち
シリアルクロック信号ＳＣの立ち下がりに同期してセッ
ト状態とされ、最終アドレス検出信号π丁子がロウレベ
ルとなる。また、この最終アドレス検出信号ＡＤＦのロ
ウレベルにより、次のシリアルクロック信号ＳＣの立ち
上がりに同期して、タイミング信号φｏｅがロウレベル
となる。

これにより、データ入出力回路Ｉ１０による読み出しデ
ータのシリアル出力動作が停止され、その出力はハイイ
ンピーダンス状態とされる。

半導体記憶装置は、最終アドレス検出信号ｘ１Ｆをロウ
レベルとしたままの状態を維持し、チップ選択信すで１
がロウレベルからハイレベルに戻されることによって、
すべての回路が非動作状態となる。すなわち、チップ選
択信号Ｃ８がハイレベルとなることで、タイミング１８
号φｃｅがロウレベルとなり、フリツプフロツプＦＦＩ
がリセットされて最終アドレス検出信号ＡＤＦがハイレ
ベルになるとともに、ロウアドレスカウンタＲＡＣ。

カラムアドレスカラン′りＣＡＣ及びロウアドレスバン
ファＲＡＤＢ、カラムアドレスバッファＣＡＤＢが初期
状態の全ピント１ｏ”にリセットされる。これにより、
最終ロウアドレス検出回路ＲＡＤ及び最終カラムアドレ
ス検出回１＃ｃＡＤの出力１Ｍ号ｒａｄｆ及びｃ　；Ｊ
　ｄ　ｒがロウレベルとなり、アントゲ−１・回路ＡＧ
３の出力イδ号ａｄｃｏもロウレベルとなる。

以上のように、この実施例の半導体記↑、ｑ装置は、−
回の起動によって、メモリアレイを構成するすべてのメ
モリセルに対し“ζ記憶データをシリアルに入出力する
機能を持ち、そのシリアル入出力動作が終了したことす
なわち半導体記憶装置の最終アドレスに対応するメモリ
セルへの入出力動作が行われたことを示す最終アドレス
検出信号πＤ　Ｆを出力する。また、この最終アドレス
構出信号ＡＤＦは、シリアルクロック信号ｓｃの立ち下
がりに同期して形成され、−旦ロウレベルに変化された
後はチップ選択＋ｇ号ｃｓがハイレベルに戻されるまで
ロウレベルのままとされる。したがって、このような半
導体記憶装置を複数個接続し、最終アドレス検出信号Ａ
ＤＦ＠論理的に連続した次のアドレスが割り当てられる
半導体記憶装置のチップｍＲ偵号σ茗として用いること
により、シリアルメモリシステム；全構成することがで
きる。

第４図には、この実施例の半導体記憶装置を用いたシリ
アルメモリシステムの一実施例のブロック図が示されζ
いる。同図のシリアルメモリシステムは、８個の半導体
記憶装置ＦＬＥＭＩ・〜ＭＥＭＳか論理的に連続したア
ドレスが割り当てられるように直列形態に？Ｍされて構
成され、半導体記憶装置のＳ（ふの記・億容量を持つ。

半導体記憶装置Ｐ４　Ｅ　Ｍ　１〜Ｍ　Ｅ　Ｍ　ｓの外
部端子ＷＥ及びＳＣは共通接続され、外部のメモリ制御
回路Ｍｅからライトイネーブル信号Ｗ　Ｅ及びシリアル
クロックイｇ号ＳＣがそれぞれ供給される。また各半導
体記憶装置の入力端子Ｄｉｎは、データ入力バスＤＩＢ
に共通接続され、書き込みデータが共通に供給される。

各半導体記憶装置の出力端子Ｄｏｕｔは、それぞれの非
選択状態においてハイインピーダンス状態とされるため
、そのままデータ出力バスＤＯ８にワイプド・オア結合
される。

一方、メモリ制御回１９ＭＣから出力されるチップ選択
信号σ５は、先頭アドレスが割り当てられる単導体記憶
装置ＭＥＭＩの外部端子σ石に供給される。また、半導
体記憶装置ＭＥＭ２の外部端子τ下には、半導体記憶装
置ＭＥＭｌの最終アドレス検出信号にπ７が供給される
。同様に、半導体記憶装置ＭＥＭ２の最終アドレス構出
信号にτ下は半導体記憶装置ＭＥＭ３の外部端子Ｃ百に
供給され、半導体記１．２装置ＭＥＭｓ−１の最終アド
レス検出信号にπ７は半導体記憶装置ＭＥＭｓの外部端
子σ石に供給される１、半導体記憶装置ＭＥＭＳの最終
アドレス検出信号にツボ゛は、シリアル入出力完了信号
として、メモリ制御回路ＭＣに人力される。

ライトイネーブル信号薄τがハイレベルとされチップ選
択信号（１がロウレベルされることによって、例えばこ
のシリアルメモリシステムの読み出し動作モードが開始
されると、まず半導体記憶装置ＭＥＭＩが選択状態とさ
れ、その読み出しデータがアドレス順にシリアルにデー
タ出力バスＤＯＢに出力される。このとき、他の半導体
記憶装置Ｍ　Ｅ　Ｍ　２〜ＭＥＭｓは、それぞれの前段
に配置される半導体記憶装置ＭＥＭ１＝ＭＥＭｓ−１の
最終アドレス挾Ｌｌ：ｌ　（７ｉ号πＤ　Ｊ−’がハイ
レベルであることから非選択状態とされ、そ、ルぞれの
出力端子Ｄｏｕｔはハイインピーダンス状態とされる。

次に、半導体記憶装置＆ＭＥＭ１のすべてのメモリセル
の読み出しデータのシリアル出力動作が終了すると、シ
リアルクロック信号ＳＣの立ち下がりに同期してその最
柊アドレス検出ｆｉｔ号ＡＤ下がロウレベルとされる。

これにより、半導体記憶装置Ｍ　Ｅ　Ｍ　２が、次のシ
リアルクロック信号ＳＣの立ち上がりに同期して選択状
態とされ、その読み出しデータがシリアルにデータ出力
バスＤＯＢに出力される。このとき、半導体記憶装置Ｍ
ＥＭ３〜Ｐａｌ　Ｅ　Ｍ　ｓは非選択状態であり、半導
体記憶装置ＭＥＭ１は最終アドレス検出信号ＡＤＦを出
力したままの状態を維持し、その出力端子Ｄｏｕｔはハ
イインピーダンス状態とされる。

以下、同様な動作が繰り返し行われ、最後の半導体記憶
装置ＭＥ　Ｍ　３の最終アドレス検出信号Ｘ百下がロウ
レベルになることで、メモリ制御回路ＭＣはすべての半
導体記憶装置の記憶データのシリアル読み出し動作が終
了したことをｉｉ別する。

メモリ制御回路ＭＣによってチップ選択信号■がハイレ
ベルに戻されると、半導体記憶装置ＭＥＭ１〜ＭＥＭＳ
の各回路は一斉にリセ・ントされ、非選択状態とされる
。

以上のように、この実施例の半導簿記１．Ｏ装置に最終
アドレス検出信号Ａ　Ｄ　Ｆが設けられることによって
、各半導体記憶装置を接続するための配線を付加するだ
けで、比較的大きな記憶容置とされるシリアルメモリシ
ステムを構成することができ、その低コスト化を図るこ
とができる。

以上の本実施例に示されるように、この発明をシリアル
入出力機能を有する半導体記憶装置に適用した場合、次
のような効果が得られる。すなわち、 （１１−回のメモリアクセスにおいてそのメモリアレイ
を構成するすべてのメモリセルに対する記憶データのシ
リアル入出力機能を有する半導体記憶装置に、そのすべ
てのメモリセルに対する記憶データのシリアル入出力動
作が終了したことを示す出力信号端子を設けることで、
上記半導体記憶装置を複数個接続し、上記出力信号を綿
理的に連続した次のアドレスが割り当てられる半導体記
憶装置のチップ選択信号として供給することによって、
シリアルメモリシステム−ｔ−構成できるという効果が
得られる。

（Ｗｔ上記（１）項により、外付は部品を設けることな
くシリアルメモリシステムを構成することかでさるため
、低コスト化を図ったシリアルメモリシステムを実現で
き、またその設計負ｍを軽減することができるという効
果が得シれる。

以上本先明者によってなされた発明を実施例に基づき具
体的に説明したが、この究明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図の半導
体記憶装置のブロック構成は、カラムアドレスカウンタ
ＣＡＣを設けず、シフトレジスタにセントされた論理′
１”の信号を順次シフトすることによってデータ線選択
ｆｉ号を形成するためのボ・インタを用いるものや、こ
のようなポインタも設けず、選ｊ尺されたワード線に結
合される複数のメモリセルとの間でバシレルに記憶デー
タを入出力するためのデータ月シフトレジスタ’ｔｃ設
け、直接記憶データの直並列変喚を行うものであっても
よい。前者の場合、ポインタのａ終ビア１−がハイレベ
ルとなることで最終カラムアドレスをｉ＆別でき、後者
の場合・、カラムアドレスカウンタＣＡＣのみを設ける
こと゛で最終カラムアドレスの識別ができる。また、第
２図の実施例では、半導簿記ｉ恵装置は記憶データのシ
リアル入出力動作機能のみを持つようにされ°ζいるが
、ロウアドレス信号又はロウアドレス信号及びカラムア
ドレノ、信号の両方−Ｃ外部から供給することで、ワー
ド線単位又は−アドレス単位の任意なアクセスを行える
ようにしてもよい、第１図におけるフリップフロップＦ
ＦＩを外部に設け、半導体記憶装置はアンドゲート回路
ＡＧ３の出力信号に相当する最終アドレス信号ａｄｆｏ
を出力するだけとしてもよい、さらに、第２図において
、半導体記憶装置を？ｊｊ数のメモリアレイによっ′ζ
構成することもよいし、入力端子Ｄｉｎ及び出力端子Ｄ
ｏｕｔを複数１設りたりまた入出力端子として共用する
ものであってもよい、第１図のタイミング制御回路ＴＣ
の員体的回路構成や！＠２図のブロック構成及び各制御
信号の組み合ね七等、種々の実施形態を採りうるちので
ある。

以上の説明では土として本発明者によってなされた発明
をその背景となった利用分野であるファクシミリ装置等
のシリアルメモリシステムに用いらイしる半導体記憶装
置につい′ζ説明したが、それに墓定されるものではな
く、例えば、シリアル通侶のシステムバッファや音声記
憶装置、複写装置及び′１′！グリンタ等に用いられる
シリアルメモリシステムなどにも通用できる０本発明は
、少なくともシリアル入出力機能を持つ半導体記憶装置
には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、−回のメモリアクセスにおいてそのメモ
リアレイを構成するすべてのメモリセルに対する記憶デ
ータのシリアル入出力機能を有する半導体記憶装置に、
そのずべてのメモリセルに対する記憶データのシリアル
入出力動作が終了したことを示す出力信号端子を設ける
ことで、上記半導体記憶装置を複数個接続し、上記出力
信号を論理的に連続した次のアドレスが割り当てられる
半導体記憶装置のチップ選択信号として供給することに
よって、その設計負担を軽減した低コストのシリアルメ
モリモリシステムを実現できるものである。

【図面の簡単な説明】

第１図は、この実施例が通用された半導体記憶装置のタ
イミング制御回路の一部の一実施例を示す回路図、 第２図は、第１図のタイミング制御回路を含む半導体記
憶装置の一実施例を示すブロック図、第３図は、この実
施例の半導体記憶装置におけるシリアル読み出し動作モ
ードの一実施例を示すタイミング図、 第４図は、この実施列の半導体記憶装置を用いたシリア
ルメモリシステムの一実施例を示すブロック図、 第５図は、従来の半導体記憶装置を用いたシリアルメモ
リシステムの一σ１１を示すブロック図である。 ＴＣ・・・タイミング制御回路、ＲＡＤ・・・最終ロウ
アドレス検出回路、ＣＡＤ・・・最終カラムアドレス検
出回路、ＦＦ１・・・フリップフロップ、ＡＧＩ〜ＡＧ
４・・・アンドゲート回路、ＮＡＧＩ〜ＮＡＧ２・・・
ナントゲート回路、Ｎ１〜Ｎ７・・・インバーダ回路。 Ｍ−ＡＲＹ・・・メモリアレイ、ＣＳＷ・・・カラムス
イッチ、ＲＤＣＲ・・・ロウアドレスデコーダ、ＣＤＣ
Ｒ・・・カラムアドレスデコーダ、ＲＡＣ・・・ロウア
ドレスカウンタ、ＣＡＣ・・・カラムアドレスカウンタ
、ＲＡＤＢ・・・ロウアドレスバッファ、ＣＡＤＢ・・
・カラムアドレスカウンタ、Ｉｌｏ・・・データ入出力
回路。 ＭＥΔＩＩ〜Ｍ　Ｅ　Ｍ　ｓ・・・半導体記憶装置、Ｃ
８Ｃ・・・チップ３Ｘ沢制価回砿。 第　１　図 第２図 第３図 Ｃコーーー−−−−一一一−ゴー ７　ｒ−−−−−−−−ｍ−− ｓｃ　］」］１ｆＬ−＋ロ１し一一−コＵ−−−−ロー
φ〔＝ｙ＝”　　　　　　＝−−１ Ｃｐｒｃ　　　　　　　＋＋＋　　　　　　　＋＋＋Ｄ
ｏｕｔ　−σ）（ＤΩ３＝’４Ｏｎ”＋０］、ｏｔｔ■
工、ｎｑ＋　、ｎ＋　　”−第４図 莞５凶

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と複数のデータ線及びこれらのワー
   ド線及びデータ線の交点に格子状に配置される複数のメ
   モリセルからなるメモリアレイと、外部から供給される
   クロック信号に従って上記ワード線及びデータ線を順次
   選択する選択回路と、上記メモリアレイを構成する複数
   のメモリセルに対して実質的にシリアルにデータの入出
   力を行う入出力回路と、上記選択回路により最終アドレ
   スが選択されたことを示す最終アドレス検出信号端子を
   含むことを特徴とする半導体記憶装置。 ２、上記選択回路は、上記複数のワード線を順次選択す
   るためのロウアドレスカウンタと、上記ロウアドレスカ
   ウンタにより順次選択されるワード線のそれぞれに結合
   される複数のメモリセルを順次選択するためのカラムア
   ドレスカウンタを含むものであることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３、上記最終アドレス検出信号は、上記半導体記憶装置
   が複数個接続されてなるシリアルメモリにおいて、論理
   的に連続する次のアドレスが与えられる半導体記憶装置
   のチップ選択信号として用いられることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体記憶装置。