JPS61160130A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS61160130A JPS61160130A JP60001303A JP130385A JPS61160130A JP S61160130 A JPS61160130 A JP S61160130A JP 60001303 A JP60001303 A JP 60001303A JP 130385 A JP130385 A JP 130385A JP S61160130 A JPS61160130 A JP S61160130A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- signal
- input
- type memory
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多相タイミング信号が必要な情報処理装置に
使用されるプログラム可能なタイミング発生回路に関す
る。
使用されるプログラム可能なタイミング発生回路に関す
る。
（従来の技術）
一般に情報処理装置においては、複数のタイミング回路
が必要であり、従来、この種のタイミング発生回路は複
数の縦続接続されたゲート群により構成されていた。こ
のような従来技術による構成では、上記ゲート群の入力
端子と出力端子とのうちのいずれかを他のゲート群の入
力端子に印刷配線の導線によシ接続して縦続接続がなさ
れていた。
が必要であり、従来、この種のタイミング発生回路は複
数の縦続接続されたゲート群により構成されていた。こ
のような従来技術による構成では、上記ゲート群の入力
端子と出力端子とのうちのいずれかを他のゲート群の入
力端子に印刷配線の導線によシ接続して縦続接続がなさ
れていた。
（発明が解決しようとする問題点）
斯かる従来技術によるプログラム可能なタイミング発生
回路では、ゲート段数を変化させて第１段目の入力端子
から入力されるタイミング信号の入力に対して種々の遅
延時間を有するタイミング出力信号を得ているため、タ
イミング出力信号の設定変更が困難であると共に汎用性
に欠け、外部端子数が多くなるという欠点があった。
回路では、ゲート段数を変化させて第１段目の入力端子
から入力されるタイミング信号の入力に対して種々の遅
延時間を有するタイミング出力信号を得ているため、タ
イミング出力信号の設定変更が困難であると共に汎用性
に欠け、外部端子数が多くなるという欠点があった。
本発明の目的は、複数の縦続接続用の複数のゲ−ト群を
備えて上記縦続接続用の複数のゲート群の一つの入力か
、あるいは出力とのうちのいずれかをプログラムによシ
選択することによ）上記欠点を除去し、高集積化に適し
、タイミング出力を仮設定できるように構成したプログ
ラム可能なタイミング発生回路を提供することにある。
備えて上記縦続接続用の複数のゲート群の一つの入力か
、あるいは出力とのうちのいずれかをプログラムによシ
選択することによ）上記欠点を除去し、高集積化に適し
、タイミング出力を仮設定できるように構成したプログ
ラム可能なタイミング発生回路を提供することにある。
（問題点を解決するための手段）
本発明によるタイミング発生回路は、複数の縦続接続し
たゲート群と、複数の選択回路と、複数のメモリセルと
、書込み回路と、複数の続出し回路とを備えて構成した
ものである。
たゲート群と、複数の選択回路と、複数のメモリセルと
、書込み回路と、複数の続出し回路とを備えて構成した
ものである。
複数の選択回路は、複数の縦続接続したゲート群の入力
と出力とのうち、いずれかを選択するためのものである
。
と出力とのうち、いずれかを選択するためのものである
。
複数のメモリセルは選択回路の選択信号、およびタイミ
ング出力信号初期値を書込んでおくためのマトリクス状
に配置されたものである。
ング出力信号初期値を書込んでおくためのマトリクス状
に配置されたものである。
書込み回路は、選択信号、およびタイミング出力信号初
期値を複数のメモリセルに書込むためのものである。
期値を複数のメモリセルに書込むためのものである。
複数の読出し回路は、選択信号およびタイミング出力信
号初期値を複数のメモリセルよシ読出すため、複数の選
択回路に対応した数量だけ備えたものである。
号初期値を複数のメモリセルよシ読出すため、複数の選
択回路に対応した数量だけ備えたものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるタイミング発生回路の一実施例
を示すブロック図である。第２図は、本発明の第１図に
示す実施例の動作を説明するためその入出力端子の波形
を示す波形図である。
を示すブロック図である。第２図は、本発明の第１図に
示す実施例の動作を説明するためその入出力端子の波形
を示す波形図である。
第１図において、遅延ゲート群２４〜２６および上記遅
延ゲート群２４〜２６ごとに入力か、あるいは出力かを
それぞれ信号線２１〜２９上の選択信号により出力する
ための選択回路ｊ 、 ６ 、９から成る多段回路と、
選択信号およびタイミング出力信号の初期値を書込むた
めの７リツプフロツブ（Ｆ／Ｆ ）形メモリセル１６〜
２２と、Ｆ／Ｆ形メセメモリセル１５〜２２選択信号お
よびタイミング出力信号初期値を読出すための読出し回
路１０〜１３と、選択信号およびタイミング出力信号の
初期値をＦ／Ｆ形メセメモリセル１５〜２２込むための
書込み回路２３と、Ｆ／Ｆ形メ子メモリセル１５〜１８
るいはＦ／Ｆ形メ子メモリセル１９〜２２イミング入力
信号によシフモリセル列として選択するための選択ゲー
ト１４とによ多構成されている。ここで、遅延ゲート群
２４は遅延ゲート２〜５から成シ、遅延ゲート群鵞５は
遅延ゲート７．８から成り、遅延ゲート２６は一つの遅
延ゲート２６から成る。！０．５１はそれぞれ電流源で
ある。
延ゲート群２４〜２６ごとに入力か、あるいは出力かを
それぞれ信号線２１〜２９上の選択信号により出力する
ための選択回路ｊ 、 ６ 、９から成る多段回路と、
選択信号およびタイミング出力信号の初期値を書込むた
めの７リツプフロツブ（Ｆ／Ｆ ）形メモリセル１６〜
２２と、Ｆ／Ｆ形メセメモリセル１５〜２２選択信号お
よびタイミング出力信号初期値を読出すための読出し回
路１０〜１３と、選択信号およびタイミング出力信号の
初期値をＦ／Ｆ形メセメモリセル１５〜２２込むための
書込み回路２３と、Ｆ／Ｆ形メ子メモリセル１５〜１８
るいはＦ／Ｆ形メ子メモリセル１９〜２２イミング入力
信号によシフモリセル列として選択するための選択ゲー
ト１４とによ多構成されている。ここで、遅延ゲート群
２４は遅延ゲート２〜５から成シ、遅延ゲート群鵞５は
遅延ゲート７．８から成り、遅延ゲート２６は一つの遅
延ゲート２６から成る。！０．５１はそれぞれ電流源で
ある。
Ｆ／Ｆ形メセメモリセル１５〜２２べて同一の構成を有
し、Ｆ／Ｆ形メセメモリセル１５ロスカップルされたマ
ルチエミッタトランジスタ１０１゜１０２、および抵抗
器１０！ 、１０４によシフリップフロップを形成して
いる。トランジスタ１０１．１０２の一つのエミッタは
、それぞれビット線Ｄｏ 、Ｄｏを通して読出し回路１
０、および書込み回路２５１Ｃ接続されている。他方の
エミッタはメモリセルの内容を保持するための電流源３
０に接続されている。Ｆ／Ｆ形メセメモリセル１５−ド
線Ｗ１、あるいはＷ！が高レベルの時に選択され、読出
し動作、あるいは書込み動作が行われる。つまシ、これ
らのＦ／Ｆ形メセメモリセル１６〜２２値情報を記憶す
る一種の続出し／書込みメモリとして動作する。
し、Ｆ／Ｆ形メセメモリセル１５ロスカップルされたマ
ルチエミッタトランジスタ１０１゜１０２、および抵抗
器１０！ 、１０４によシフリップフロップを形成して
いる。トランジスタ１０１．１０２の一つのエミッタは
、それぞれビット線Ｄｏ 、Ｄｏを通して読出し回路１
０、および書込み回路２５１Ｃ接続されている。他方の
エミッタはメモリセルの内容を保持するための電流源３
０に接続されている。Ｆ／Ｆ形メセメモリセル１５−ド
線Ｗ１、あるいはＷ！が高レベルの時に選択され、読出
し動作、あるいは書込み動作が行われる。つまシ、これ
らのＦ／Ｆ形メセメモリセル１６〜２２値情報を記憶す
る一種の続出し／書込みメモリとして動作する。
次に、第２図を参照して選択ゲート１４の端子５２にタ
イミング入力信号〔第２図ｒａ）参照〕を与えてタイミ
ング出力信号〔第２図（ｂ） 、 （ｃ）参照、〕を得
る動作について説明する。
イミング入力信号〔第２図ｒａ）参照〕を与えてタイミ
ング出力信号〔第２図（ｂ） 、 （ｃ）参照、〕を得
る動作について説明する。
また、Ｆ／Ｆ形メセメモリセル１５択信号情報およびタ
イミング出力信号の初期値情報を書込んでおく。選択ゲ
ート１４０入力端子３２に高レベル、あるいは低レベル
の信号を入力する。入力が高レベルの時にＦ／Ｆ形メ子
メモリセル１５〜１８択され、入力が低レベルの時にＦ
／Ｆ形メ子メモリセル１９〜２２択される。書込みデー
タ端子！４〜ａ ７ （Ｄｏ −Ｄｓ ）にタイミン
グ出力信号の初期値情報および選択信号情報を入力し、
読出し／書込み動作制御端子ｓ ｓ （ＥＮＡＢＬＥ
）に書込み動作（実際には１０１および％１１の２値
）を指定することによシ書込みは行われる。すなわち、
書込みデータ端子ｓ４〜５１に与えられた情報にもとづ
き、書込み回路２３によりそれぞれビット線の電位を高
レベル、あるいは低レベルにすることによＦ）Ｆ／Ｆ形
メ子メモリセル１６〜２２リツプフロツプがセットされ
る。また、読出し動作は選択されたＦ／Ｆ形メ子メモリ
セル列れぞれのビット線の電位を読出し回路１０〜１３
によシ検出し、Ｆ／Ｆ形メ子メモリセル列れぞれの情報
を読出すことによシ行われる。このとき、端子５３は読
出し動作に使用されるようになっている。
イミング出力信号の初期値情報を書込んでおく。選択ゲ
ート１４０入力端子３２に高レベル、あるいは低レベル
の信号を入力する。入力が高レベルの時にＦ／Ｆ形メ子
メモリセル１５〜１８択され、入力が低レベルの時にＦ
／Ｆ形メ子メモリセル１９〜２２択される。書込みデー
タ端子！４〜ａ ７ （Ｄｏ −Ｄｓ ）にタイミン
グ出力信号の初期値情報および選択信号情報を入力し、
読出し／書込み動作制御端子ｓ ｓ （ＥＮＡＢＬＥ
）に書込み動作（実際には１０１および％１１の２値
）を指定することによシ書込みは行われる。すなわち、
書込みデータ端子ｓ４〜５１に与えられた情報にもとづ
き、書込み回路２３によりそれぞれビット線の電位を高
レベル、あるいは低レベルにすることによＦ）Ｆ／Ｆ形
メ子メモリセル１６〜２２リツプフロツプがセットされ
る。また、読出し動作は選択されたＦ／Ｆ形メ子メモリ
セル列れぞれのビット線の電位を読出し回路１０〜１３
によシ検出し、Ｆ／Ｆ形メ子メモリセル列れぞれの情報
を読出すことによシ行われる。このとき、端子５３は読
出し動作に使用されるようになっている。
ここでは、上記のようにしてＦ／Ｆ形メセメモリセル１
５７．２０に％ＩＩが書込まれ、他のＦ／Ｆ形メ子メモ
リセル１８８，１９，２１．２２には％ＯＮが書込まれ
たものとする。端子３ｓ上の状態が読出し動作にセット
され、タイミングｔ０では入力タイミング信号が高レベ
ルから低レベルに変化している。これによシ、ワード線
Ｗ。
５７．２０に％ＩＩが書込まれ、他のＦ／Ｆ形メ子メモ
リセル１８８，１９，２１．２２には％ＯＮが書込まれ
たものとする。端子３ｓ上の状態が読出し動作にセット
され、タイミングｔ０では入力タイミング信号が高レベ
ルから低レベルに変化している。これによシ、ワード線
Ｗ。
が高レベル、ワード線Ｗ１が低レベルとなる。つまシ、
このときＫはＦ／Ｆ形メ子メモリセル１９〜２２択され
て情報が読出される。このとき、Ｆ／Ｆ形メセメモリセ
ル１９％Ｏｌが書込まれているため、最終的には出力端
子３８の状態は％Ｏｌとなるが、同時に読出されたＦ／
Ｆ形メセメモリセル２０〜２２報はそれぞれ％１１１％
Ｑｌ１％Ｏｌである。これらの情報が選択回路９，６．
１の選択信号となっているため、選択信号が％１１の時
にはゲート群２Ｂ、２５．２４の出力力βＯｌの時には
入力信号が直接出力され、Ｆ／Ｆ形メセメモリセル１９
報はゲート群２６，２５．２４を通過して出力端子８８
よシ出力される。すなわち、ゲート１段で遅延したタイ
ミング信号がタイミングｔ、で出力される。
このときＫはＦ／Ｆ形メ子メモリセル１９〜２２択され
て情報が読出される。このとき、Ｆ／Ｆ形メセメモリセ
ル１９％Ｏｌが書込まれているため、最終的には出力端
子３８の状態は％Ｏｌとなるが、同時に読出されたＦ／
Ｆ形メセメモリセル２０〜２２報はそれぞれ％１１１％
Ｑｌ１％Ｏｌである。これらの情報が選択回路９，６．
１の選択信号となっているため、選択信号が％１１の時
にはゲート群２Ｂ、２５．２４の出力力βＯｌの時には
入力信号が直接出力され、Ｆ／Ｆ形メセメモリセル１９
報はゲート群２６，２５．２４を通過して出力端子８８
よシ出力される。すなわち、ゲート１段で遅延したタイ
ミング信号がタイミングｔ、で出力される。
次に１タイミング１．では入力タイミング信号が低レベ
ルから高レベルに変化し、つｔ ！５ Ｆ／Ｆ形メセメ
モリセル１６〜１８択されて情報が読出される。このと
き、Ｆ／Ｆ形メセメモリセル１５％１１が書込まれてい
るため、最終的には出力端子５８の状態は％ １１とな
る。しかし、同時に読出されたＦ／Ｆ形メセメモリセル
１６〜１８報はそれぞれ１０１９％ｌ Ｉ、％ Ｑ ＃
となシ、この情報が選択回路９，６．１の選択信号とな
っているため、Ｆ／Ｆ形メセメモリセル１６報は遅延ゲ
ート群２５を通過して出力端子５８より出力される。
ルから高レベルに変化し、つｔ ！５ Ｆ／Ｆ形メセメ
モリセル１６〜１８択されて情報が読出される。このと
き、Ｆ／Ｆ形メセメモリセル１５％１１が書込まれてい
るため、最終的には出力端子５８の状態は％ １１とな
る。しかし、同時に読出されたＦ／Ｆ形メセメモリセル
１６〜１８報はそれぞれ１０１９％ｌ Ｉ、％ Ｑ ＃
となシ、この情報が選択回路９，６．１の選択信号とな
っているため、Ｆ／Ｆ形メセメモリセル１６報は遅延ゲ
ート群２５を通過して出力端子５８より出力される。
２段の遅延ゲート８．７よシ成る遅延ゲート群２６で遅
延したタイミング出力となる。すなわち、Ｆ／Ｆ形メセ
メモリセル１６〜１８上シのタイミングを決定し、Ｆ／
Ｆ形メセメモリセル２０〜２２下りのタイミングを決定
する。
延したタイミング出力となる。すなわち、Ｆ／Ｆ形メセ
メモリセル１６〜１８上シのタイミングを決定し、Ｆ／
Ｆ形メセメモリセル２０〜２２下りのタイミングを決定
する。
第２図の（ｂ ） 、 （ｅ ）Ｋ示すタイミング出力
信号端子３８の出力波形は、入力タイミング信号をその
１ま遅延させるか、あるいは反転して遅延させるかした
ものである。つまり、上記タイミング出力信号はＦ／Ｆ
形メセメモリセル１６Ｏｌを書込み、Ｆ／Ｆ形メセメモ
リセル１Ｂ１１を書込むことにより得られるものである
。
信号端子３８の出力波形は、入力タイミング信号をその
１ま遅延させるか、あるいは反転して遅延させるかした
ものである。つまり、上記タイミング出力信号はＦ／Ｆ
形メセメモリセル１６Ｏｌを書込み、Ｆ／Ｆ形メセメモ
リセル１Ｂ１１を書込むことにより得られるものである
。
（発明の効果）
以上のように本発明では、タイミング入力信号の立上シ
タイミングと立下りタイミングとを独立に、プログラム
によって設定できるため、回路に汎用性をもたせること
ができると共に、外部端子数を削減できるため、高集積
化に適していて、プログラムすることが可能であるとい
う効果がある。
タイミングと立下りタイミングとを独立に、プログラム
によって設定できるため、回路に汎用性をもたせること
ができると共に、外部端子数を削減できるため、高集積
化に適していて、プログラムすることが可能であるとい
う効果がある。
なお、本発明の実施例では記憶セルとしてフリップフロ
ップ形（Ｆ／Ｆ形）のメモリセルを用いたが、ＦＲＯＭ
のようなメモリセルによる応用も考えられることはいう
までもない。
ップ形（Ｆ／Ｆ形）のメモリセルを用いたが、ＦＲＯＭ
のようなメモリセルによる応用も考えられることはいう
までもない。
第１図は、本発明によるタイミング発生回路の一実施例
を示すブロック図である。 第２図は、第１図に示すタイミング発生回路の動作を説
明する波形図である。 １．６．９−・・選択回路 ２〜６，７，８，１４．２６ ・・・ゲート１０〜１３
−・・読出し回路 １５〜２２・・・Ｆ／Ｆ形メセメモリ セル２５−ｅ・書込み回路 ３０．３１・・・電流源 １０１．１０２−・・トランジスタ １０３．１０４・・・抵抗器 ３２〜３８・・・端子 ２７〜２９・・・信号線
を示すブロック図である。 第２図は、第１図に示すタイミング発生回路の動作を説
明する波形図である。 １．６．９−・・選択回路 ２〜６，７，８，１４．２６ ・・・ゲート１０〜１３
−・・読出し回路 １５〜２２・・・Ｆ／Ｆ形メセメモリ セル２５−ｅ・書込み回路 ３０．３１・・・電流源 １０１．１０２−・・トランジスタ １０３．１０４・・・抵抗器 ３２〜３８・・・端子 ２７〜２９・・・信号線
Claims (1)
- 複数の縦続接続したゲート群と、前記複数の縦続接続
したゲート群の入力と出力とのうちのいずれかを選択す
るため、前記複数の縦続接続したゲート群に対応して設
けた複数の選択回路と、前記選択回路の選択信号および
タイミング出力信号初期値を書込んでおくためマトリク
ス状に配列された複数のメモリセルと、前記選択信号お
よび前記タイミング出力信号初期値を前記複数のメモリ
セルに書込むための書込み回路と、前記選択信号および
前記タイミング出力信号初期値を前記複数のメモリセル
より読出すため前記複数の選択回路に対応した複数の読
出し回路とを具備して構成したことを特徴とするタイミ
ング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001303A JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001303A JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160130A true JPS61160130A (ja) | 1986-07-19 |
| JPH0421884B2 JPH0421884B2 (ja) | 1992-04-14 |
Family
ID=11497709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001303A Granted JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160130A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US7320082B2 (en) | 1997-10-10 | 2008-01-15 | Rambus Inc. | Power control system for synchronous memory device |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
-
1985
- 1985-01-08 JP JP60001303A patent/JPS61160130A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6931467B2 (en) | 1995-10-19 | 2005-08-16 | Rambus Inc. | Memory integrated circuit device which samples data upon detection of a strobe signal |
| US7287109B2 (en) | 1995-10-19 | 2007-10-23 | Rambus Inc. | Method of controlling a memory device having a memory core |
| US9647857B2 (en) | 1997-06-20 | 2017-05-09 | Massachusetts Institute Of Technology | Digital transmitter |
| US7320082B2 (en) | 1997-10-10 | 2008-01-15 | Rambus Inc. | Power control system for synchronous memory device |
| US7626880B2 (en) | 1997-10-10 | 2009-12-01 | Rambus Inc. | Memory device having a read pipeline and a delay locked loop |
| US7986584B2 (en) | 1997-10-10 | 2011-07-26 | Rambus Inc. | Memory device having multiple power modes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0421884B2 (ja) | 1992-04-14 |
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