JPH0421884B2 - - Google Patents
Info
- Publication number
- JPH0421884B2 JPH0421884B2 JP60001303A JP130385A JPH0421884B2 JP H0421884 B2 JPH0421884 B2 JP H0421884B2 JP 60001303 A JP60001303 A JP 60001303A JP 130385 A JP130385 A JP 130385A JP H0421884 B2 JPH0421884 B2 JP H0421884B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- selection
- memory cells
- signal
- type memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多相タイミング信号が必要な情報処
理装置に使用されるプログラム可能なタイミング
発生回路に関する。
理装置に使用されるプログラム可能なタイミング
発生回路に関する。
（従来の技術）
一般に情報処理装置においては、複数のタイミ
ング回路が必要であり、従来、この種のタイミン
グ発生回路は複数の縦続接続されたゲート群によ
り構成されていた。このような従来技術による構
成では、上記ゲート群の入力端子と出力端子との
うちのいずれかを他のゲート群の入力端子に印刷
配線の導線により接続して縦続接続がなされてい
た。
ング回路が必要であり、従来、この種のタイミン
グ発生回路は複数の縦続接続されたゲート群によ
り構成されていた。このような従来技術による構
成では、上記ゲート群の入力端子と出力端子との
うちのいずれかを他のゲート群の入力端子に印刷
配線の導線により接続して縦続接続がなされてい
た。
（発明が解決しようとする問題点）
斯かる従来技術によるプログラム可能なタイミ
ング発生回路では、ゲート段数を変化させて第１
段目の入力端子から入力されるタイミング信号の
入力に対して種々の遅延時間を有するタイミング
出力信号を得ているため、タイミング出力信号の
設定変更が困難であると共に汎用性に欠け、外部
端子数が多くなるという欠点があつた。
ング発生回路では、ゲート段数を変化させて第１
段目の入力端子から入力されるタイミング信号の
入力に対して種々の遅延時間を有するタイミング
出力信号を得ているため、タイミング出力信号の
設定変更が困難であると共に汎用性に欠け、外部
端子数が多くなるという欠点があつた。
本発明の目的は、複数の縦続接続用の複数のゲ
ート群を備えて上記縦続接続用の複数のゲート群
の一つの入力か、あるいは出力とのうちのいずれ
かをプログラムにより選択することにより上記欠
点を除去し、高集積化に適し、タイミング出力を
仮設定できるように構成したプログラム可能なタ
イミング発生回路を提供することにある。
ート群を備えて上記縦続接続用の複数のゲート群
の一つの入力か、あるいは出力とのうちのいずれ
かをプログラムにより選択することにより上記欠
点を除去し、高集積化に適し、タイミング出力を
仮設定できるように構成したプログラム可能なタ
イミング発生回路を提供することにある。
（問題点を解決するための手段）
本発明によるタイミング発生回路は、複数の縦
続接続したゲート群と、複数の選択回路と、複数
のメモリセルと、書込み回路と、複数の読出し回
路とを備えて構成したものである。
続接続したゲート群と、複数の選択回路と、複数
のメモリセルと、書込み回路と、複数の読出し回
路とを備えて構成したものである。
複数の選択回路は、複数の縦続接続したゲート
群の入力と出力とのうち、いずれかを選択するた
めのものである。
群の入力と出力とのうち、いずれかを選択するた
めのものである。
複数のメモリセルは選択回路の選択信号、およ
びタイミング出力信号初期値を書込んでおくため
のマトリクス状に配置されたものである。
びタイミング出力信号初期値を書込んでおくため
のマトリクス状に配置されたものである。
書込み回路は、選択信号、およびタイミング出
力信号初期値を複数のメモリセルに書込むための
ものである。
力信号初期値を複数のメモリセルに書込むための
ものである。
複数の読出し回路は、選択信号およびタイミン
グ出力信号初期値を複数のメモリセルより読出す
ため、複数の選択回路に対応した数量だけ備えた
ものである。
グ出力信号初期値を複数のメモリセルより読出す
ため、複数の選択回路に対応した数量だけ備えた
ものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるタイミング発生回路の
一実施例を示すブロツク図である。第２図は、本
発明の第１図に示す実施例の動作を説明するため
その入出力端子の波形を示す波形図である。
一実施例を示すブロツク図である。第２図は、本
発明の第１図に示す実施例の動作を説明するため
その入出力端子の波形を示す波形図である。
第１図において、遅延ゲート群２４〜２６およ
び上記遅延ゲート群２４〜２６ごとに入力か、あ
るいは出力かをそれぞれ信号線２７〜２９上の選
択信号により出力するための選択回路１，６，９
から成る多段回路と、選択信号およびタイミング
出力信号の初期値を書込むためのフリツプフロツ
プ（Ｆ／Ｆ）形メモリセル１５〜２２と、Ｆ／Ｆ
形メモリセル１５〜２２より選択信号およびタイ
ミング出力信号初期値を読出すための読出し回路
１０〜１３と、選択信号およびタイミング出力信
号の初期値をＦ／Ｆ形メモリセル１５〜２２に書
込むための書込み回路２３と、Ｆ／Ｆ形メモリセ
ル１５〜１８、あるいはＦ／Ｆ形メモリセル１９
〜２２をタイミング入力信号によりメモリセル列
として選択するための選択ゲート１４とにより構
成されている。ここで、遅延ゲート群２４は遅延
ゲート２〜５から成り、遅延ゲート群２５は遅延
ゲート７，８から成り、遅延ゲート２６は一つの
遅延ゲート２６から成る。３０，３１はそれぞれ
電流源である。
び上記遅延ゲート群２４〜２６ごとに入力か、あ
るいは出力かをそれぞれ信号線２７〜２９上の選
択信号により出力するための選択回路１，６，９
から成る多段回路と、選択信号およびタイミング
出力信号の初期値を書込むためのフリツプフロツ
プ（Ｆ／Ｆ）形メモリセル１５〜２２と、Ｆ／Ｆ
形メモリセル１５〜２２より選択信号およびタイ
ミング出力信号初期値を読出すための読出し回路
１０〜１３と、選択信号およびタイミング出力信
号の初期値をＦ／Ｆ形メモリセル１５〜２２に書
込むための書込み回路２３と、Ｆ／Ｆ形メモリセ
ル１５〜１８、あるいはＦ／Ｆ形メモリセル１９
〜２２をタイミング入力信号によりメモリセル列
として選択するための選択ゲート１４とにより構
成されている。ここで、遅延ゲート群２４は遅延
ゲート２〜５から成り、遅延ゲート群２５は遅延
ゲート７，８から成り、遅延ゲート２６は一つの
遅延ゲート２６から成る。３０，３１はそれぞれ
電流源である。
Ｆ／Ｆ形メモリセル１５〜２２はすべて同一の
構成を有し、Ｆ／Ｆ形メモリセル１５はクロスカ
ツプルされたマルチエミツタトランジスタ１０
１，１０２、および抵抗器１０３，１０４により
フリツプフロツプを形成している。トランジスタ
１０１，１０２の一つのエミツタは、それぞれビ
ツト線D0，0を通して読出し回路１０、および
書込み回路２３に接続されている。他方のエミツ
タはメモリセルの内容を保持するための電流源３
０に接続されている。Ｆ／Ｆ形メモリセル１５は
ワード線W1、あるいはW2が高レベルの時に選択
され、読出し動作、あるいは書込み動作が行われ
る。つまり、これらのＦ／Ｆ形メモリセル１５〜
２２は２値情報を記憶する一種の読出し／書込み
メモリとして動作する。
構成を有し、Ｆ／Ｆ形メモリセル１５はクロスカ
ツプルされたマルチエミツタトランジスタ１０
１，１０２、および抵抗器１０３，１０４により
フリツプフロツプを形成している。トランジスタ
１０１，１０２の一つのエミツタは、それぞれビ
ツト線D0，0を通して読出し回路１０、および
書込み回路２３に接続されている。他方のエミツ
タはメモリセルの内容を保持するための電流源３
０に接続されている。Ｆ／Ｆ形メモリセル１５は
ワード線W1、あるいはW2が高レベルの時に選択
され、読出し動作、あるいは書込み動作が行われ
る。つまり、これらのＦ／Ｆ形メモリセル１５〜
２２は２値情報を記憶する一種の読出し／書込み
メモリとして動作する。
次に、第２図を参照して選択ゲート１４の端子
３２にタイミング入力信号〔第２図ａ参照〕を与
えてタイミング出力信号〔第２図ｂ，ｃ参照〕を
得る動作について説明する。
３２にタイミング入力信号〔第２図ａ参照〕を与
えてタイミング出力信号〔第２図ｂ，ｃ参照〕を
得る動作について説明する。
また、Ｆ／Ｆ形メモリセル１５へ選択信号情報
およびタイミング出力信号の初期値情報を書込ん
でおく。選択ゲート１４の入力端子３２に高レベ
ル、あるいは低レベルの信号を入力する。入力が
高レベルの時にＦ／Ｆ形メモリセル１５〜１８が
選択され、入力が低レベルの時にＦ／Ｆ形メモリ
セル１９〜２２が選択される。書込みデータ端子
３４〜３７（D0〜D3）にタイミング出力信号の
初期値情報および選択信号情報を入力し、読出
し／書込み動作制御端子３３（ENABLE）に書
込み動作（実際には“０”および“１”の２値）
を指定することにより書込みは行われる。すなわ
ち、書込みデータ端子３４〜３７に与えられた情
報にもとづき、書込み回路２３によりそれぞれビ
ツト線の電位を高レベル、あるいは低レベルにす
ることによりＦ／Ｆ形メモリセル１５〜２２のフ
リツプフロツプがセツトされる。また、読出し動
作は選択されたＦ／Ｆ形メモリセル列のそれぞれ
のビツト線の電位を読出し回路１０〜１３により
検出し、Ｆ／Ｆ形メモリセル列のそれぞれの情報
を読出すことにより行われる。このとき、端子３
３は読出し動作に使用されるようになつている。
およびタイミング出力信号の初期値情報を書込ん
でおく。選択ゲート１４の入力端子３２に高レベ
ル、あるいは低レベルの信号を入力する。入力が
高レベルの時にＦ／Ｆ形メモリセル１５〜１８が
選択され、入力が低レベルの時にＦ／Ｆ形メモリ
セル１９〜２２が選択される。書込みデータ端子
３４〜３７（D0〜D3）にタイミング出力信号の
初期値情報および選択信号情報を入力し、読出
し／書込み動作制御端子３３（ENABLE）に書
込み動作（実際には“０”および“１”の２値）
を指定することにより書込みは行われる。すなわ
ち、書込みデータ端子３４〜３７に与えられた情
報にもとづき、書込み回路２３によりそれぞれビ
ツト線の電位を高レベル、あるいは低レベルにす
ることによりＦ／Ｆ形メモリセル１５〜２２のフ
リツプフロツプがセツトされる。また、読出し動
作は選択されたＦ／Ｆ形メモリセル列のそれぞれ
のビツト線の電位を読出し回路１０〜１３により
検出し、Ｆ／Ｆ形メモリセル列のそれぞれの情報
を読出すことにより行われる。このとき、端子３
３は読出し動作に使用されるようになつている。
ここでは、上記のようにしてＦ／Ｆ形メモリセ
ル１５，１７，２０に“１”が書込まれ、他の
Ｆ／Ｆ形メモリセル１６，１８，１９，２１，２
２には“０”が書込まれたものとする。端子３３
上の状態が読出し動作にセツトされ、タイミング
t0では入力タイミング信号が高レベルから低レベ
ルに変化している。これにより、ワード線W2が
高レベル、ワード線W1が低レベルとなる。つま
り、このときにはＦ／Ｆ形メモリセル１９〜２２
が選択されて情報が読出される。このとき、Ｆ／
Ｆ形メモリセル１９には“０”が書込まれている
ため、最終的には出力端子３８の状態は“０”と
なるが、同時に読出されたＦ／Ｆ形メモリセル２
０〜２２の情報はそれぞれ“１”，“０”，“０”で
ある。これらの情報が選択回路９，６，１の選択
信号となつているため、選択信号が“１”の時に
はゲート群２６，２５，２４の出力が“０”の時
には入力信号が直接出力され、Ｆ／Ｆ形メモリセ
ル１９の情報はゲート群２６，２５，２４を通過
して出力端子３８より出力される。すなわち、ゲ
ート１段で遅延したタイミング信号がタイミング
t1で出力される。
ル１５，１７，２０に“１”が書込まれ、他の
Ｆ／Ｆ形メモリセル１６，１８，１９，２１，２
２には“０”が書込まれたものとする。端子３３
上の状態が読出し動作にセツトされ、タイミング
t0では入力タイミング信号が高レベルから低レベ
ルに変化している。これにより、ワード線W2が
高レベル、ワード線W1が低レベルとなる。つま
り、このときにはＦ／Ｆ形メモリセル１９〜２２
が選択されて情報が読出される。このとき、Ｆ／
Ｆ形メモリセル１９には“０”が書込まれている
ため、最終的には出力端子３８の状態は“０”と
なるが、同時に読出されたＦ／Ｆ形メモリセル２
０〜２２の情報はそれぞれ“１”，“０”，“０”で
ある。これらの情報が選択回路９，６，１の選択
信号となつているため、選択信号が“１”の時に
はゲート群２６，２５，２４の出力が“０”の時
には入力信号が直接出力され、Ｆ／Ｆ形メモリセ
ル１９の情報はゲート群２６，２５，２４を通過
して出力端子３８より出力される。すなわち、ゲ
ート１段で遅延したタイミング信号がタイミング
t1で出力される。
次に、タイミングt2では入力タイミング信号が
低レベルから高レベルに変化し、つまりＦ／Ｆ形
メモリセル１５〜１８が選択されて情報が読出さ
れる。このとき、Ｆ／Ｆ形メモリセル１５には
“１”が書込まれているため、最終的には出力端
子３８の状態は“１”となる。しかし、同時に読
出されたＦ／Ｆ形メモリセル１６〜１８の情報は
それぞれ“０”，“１”，“０”となり、この情報が
選択回路９，６，１の選択信号となつているた
め、Ｆ／Ｆ形メモリセル１５の情報は遅延ゲート
群２５を通過して出力端子３８より出力される。
２段の遅延ゲート８，７より成る遅延ゲート群２
５で遅延したタイミング出力となる。すなわち、
Ｆ／Ｆ形メモリセル１５〜１８は立上りのタイミ
ングを決定し、Ｆ／Ｆ形メモリセル２０〜２２は
立下りのタイミングを決定する。
低レベルから高レベルに変化し、つまりＦ／Ｆ形
メモリセル１５〜１８が選択されて情報が読出さ
れる。このとき、Ｆ／Ｆ形メモリセル１５には
“１”が書込まれているため、最終的には出力端
子３８の状態は“１”となる。しかし、同時に読
出されたＦ／Ｆ形メモリセル１６〜１８の情報は
それぞれ“０”，“１”，“０”となり、この情報が
選択回路９，６，１の選択信号となつているた
め、Ｆ／Ｆ形メモリセル１５の情報は遅延ゲート
群２５を通過して出力端子３８より出力される。
２段の遅延ゲート８，７より成る遅延ゲート群２
５で遅延したタイミング出力となる。すなわち、
Ｆ／Ｆ形メモリセル１５〜１８は立上りのタイミ
ングを決定し、Ｆ／Ｆ形メモリセル２０〜２２は
立下りのタイミングを決定する。
第２図のｂ，ｃに示すタイミング出力信号端子
３８の出力波形は、入力タイミング信号をそのま
ま遅延させるか、あるいは反転して遅延させるか
したものである。つまり、上記タイミング出力信
号はＦ／Ｆ形メモリセル１５へ“０”を書込み、
Ｆ／Ｆ形メモリセル１８へ“１”を書込むことに
より得られるものである。
３８の出力波形は、入力タイミング信号をそのま
ま遅延させるか、あるいは反転して遅延させるか
したものである。つまり、上記タイミング出力信
号はＦ／Ｆ形メモリセル１５へ“０”を書込み、
Ｆ／Ｆ形メモリセル１８へ“１”を書込むことに
より得られるものである。
（発明の効果）
以上のように本発明では、タイミング入力信号
の立上りタイミングと立下りタイミングとを独立
に、プログラムによつて設定できるため、回路に
汎用性をもたせることができると共に、外部端子
数を削減できるため、高集積化に適していて、プ
ログラムすることが可能であるという効果があ
る。
の立上りタイミングと立下りタイミングとを独立
に、プログラムによつて設定できるため、回路に
汎用性をもたせることができると共に、外部端子
数を削減できるため、高集積化に適していて、プ
ログラムすることが可能であるという効果があ
る。
なお、本発明の実施例では記憶セルとしてフリ
ツプフロツプ形（Ｆ／Ｆ形）のメモリセルを用い
たが、PROMのようなメモリセルによる応用も
考えられることはいうまでもない。
ツプフロツプ形（Ｆ／Ｆ形）のメモリセルを用い
たが、PROMのようなメモリセルによる応用も
考えられることはいうまでもない。
第１図は、本発明によるタイミング発生回路の
一実施例を示すブロツク図である。第２図は、第
１図に示すタイミング発生回路の動作を説明する
波形図である。 １，６，９……選択回路、２〜５，７，８，１
４，２６……ゲート、１０〜１３……読出し回
路、１５〜２２……Ｆ／Ｆ形メモリセル、２３…
…書込み回路、３０，３１……電流源、１０１，
１０２……トランジスタ、１０３，１０４……抵
抗器、３２〜３８……端子、２７〜２９……信号
線。
一実施例を示すブロツク図である。第２図は、第
１図に示すタイミング発生回路の動作を説明する
波形図である。 １，６，９……選択回路、２〜５，７，８，１
４，２６……ゲート、１０〜１３……読出し回
路、１５〜２２……Ｆ／Ｆ形メモリセル、２３…
…書込み回路、３０，３１……電流源、１０１，
１０２……トランジスタ、１０３，１０４……抵
抗器、３２〜３８……端子、２７〜２９……信号
線。
Claims (1)
- １ 複数の縦続接続したゲート群と、前記複数の
縦続接続したゲート群の入力と出力とのうちのい
ずれかを選択するため、前記複数の縦続接続した
ゲート群に対応して設けた複数の選択回路と、前
記選択回路の選択信号およびタイミング出力信号
初期値を書込んでおくためマトリクス状に配列さ
れた複数のメモリセルと、前記選択信号および前
記タイミング出力信号初期値を前記複数のメモリ
セルに書込むための書込み回路と、前記選択信号
および前記タイミング出力信号初期値を前記複数
のメモリセルより読出すため前記複数の選択回路
に対応した複数の読出し回路とを具備して構成し
たことを特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001303A JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001303A JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160130A JPS61160130A (ja) | 1986-07-19 |
| JPH0421884B2 true JPH0421884B2 (ja) | 1992-04-14 |
Family
ID=11497709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001303A Granted JPS61160130A (ja) | 1985-01-08 | 1985-01-08 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160130A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
-
1985
- 1985-01-08 JP JP60001303A patent/JPS61160130A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160130A (ja) | 1986-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001493B1 (ko) | 반도체 메모리 | |
| US4575825A (en) | Semiconductor memory device | |
| US4707811A (en) | Semiconductor memory device having extended period for outputting data | |
| JPH0645912A (ja) | 構成を変更可能な記憶回路 | |
| JPS6329359B2 (ja) | ||
| KR970017659A (ko) | 반도체 메모리 장치와 그 리이드 및 라이트 방법 | |
| JPH0421884B2 (ja) | ||
| KR880013070A (ko) | 디지탈 신호처리장치 | |
| JPH0421883B2 (ja) | ||
| JPS62291788A (ja) | メモリ回路 | |
| US3284640A (en) | Memory addressing register comprising bistable circuit with current steering means having disabling means | |
| US3428951A (en) | Memory addressing apparatus | |
| US4380058A (en) | Stage tracer | |
| JP2659222B2 (ja) | メモリ回路 | |
| JPH02137189A (ja) | メモリ回路およびディジタル装置 | |
| JPS63313250A (ja) | 半導体メモリの語調可変回路 | |
| JPS63253592A (ja) | 集積回路 | |
| JPS6132758B2 (ja) | ||
| JPS61194909A (ja) | デイジタル信号遅延用回路装置 | |
| JPS626500A (ja) | 半導体装置 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPS6089895A (ja) | 半導体記憶装置 | |
| JPH0581868A (ja) | 半導体記憶装置 | |
| JPH02143989A (ja) | 半導体記憶装置 | |
| JPS6273171A (ja) | 論理波形生成回路 |