JPS63313250A - 半導体メモリの語調可変回路 - Google Patents
半導体メモリの語調可変回路Info
- Publication number
- JPS63313250A JPS63313250A JP62149551A JP14955187A JPS63313250A JP S63313250 A JPS63313250 A JP S63313250A JP 62149551 A JP62149551 A JP 62149551A JP 14955187 A JP14955187 A JP 14955187A JP S63313250 A JPS63313250 A JP S63313250A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- bits
- line
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体メモリの語調可変回路に関し、特に、
複数のメモリセルが行および列方向に配列されていて、
行または列のメモリセルに対応してシフトレジスタが設
けられた半導体メモリにおいて、シフトレジスタにシリ
アルにアクセスされる語調の長さを可変できるような半
導体メモリの語調可変回路に関する。
複数のメモリセルが行および列方向に配列されていて、
行または列のメモリセルに対応してシフトレジスタが設
けられた半導体メモリにおいて、シフトレジスタにシリ
アルにアクセスされる語調の長さを可変できるような半
導体メモリの語調可変回路に関する。
［従来の技術］
従来より、半導体メモリセルのアクセス方法として、ラ
ンダムアクセス方式とシリアルアクセス方式とがある。
ンダムアクセス方式とシリアルアクセス方式とがある。
シリアルアクセス方式は、データ入出力部にシフトレジ
スタを設け、成る一定の長さのビット（以下、ワードと
称する）を高速でシリアルに入出力するものであり、特
に、成るブロックのデータ群を高速に転送する（メモリ
セルアレイに対して入出力する）場合に有利である。
スタを設け、成る一定の長さのビット（以下、ワードと
称する）を高速でシリアルに入出力するものであり、特
に、成るブロックのデータ群を高速に転送する（メモリ
セルアレイに対して入出力する）場合に有利である。
第７図はシリアルアクセス方式を備えた半導体メモリを
示す概略ブロック図である。この第７図に示した半導体
メモリは、ダイナミック型ＭＯＳＲＡＭをメモリセルア
レイとして使用した場合の例であるが、以下の説明はこ
れに限定されない。
示す概略ブロック図である。この第７図に示した半導体
メモリは、ダイナミック型ＭＯＳＲＡＭをメモリセルア
レイとして使用した場合の例であるが、以下の説明はこ
れに限定されない。
ダイナミック型ＭＯＳＲＡＭは、メモリセルアレイ１と
ロウデコーダ２とセンスアンプ３とシフトレジスタ４と
ロウアドレスバッファ５０と制御信号発生回路６０とデ
ータインバッファ７０とデータアウトバッファ８とを含
んで構成されている。メモリセルアレイ１は、図示しな
いが複数のワード線とこれに直交するビット線と両者の
交点に位置するメモリセル群とから構成されてい名。ロ
ウデコーダ２はロウアドレスバッファ５０に入力された
外部からのロウアドレス信号により対応するワード線を
選択するものである。いずれかのワード線が選択される
と、選択された１行分のメモリセル群に蓄積されたデー
タがビット線上に信号電位となって現われる。この信号
電位はセンスアンプ３によって検知されかつ増幅される
。
ロウデコーダ２とセンスアンプ３とシフトレジスタ４と
ロウアドレスバッファ５０と制御信号発生回路６０とデ
ータインバッファ７０とデータアウトバッファ８とを含
んで構成されている。メモリセルアレイ１は、図示しな
いが複数のワード線とこれに直交するビット線と両者の
交点に位置するメモリセル群とから構成されてい名。ロ
ウデコーダ２はロウアドレスバッファ５０に入力された
外部からのロウアドレス信号により対応するワード線を
選択するものである。いずれかのワード線が選択される
と、選択された１行分のメモリセル群に蓄積されたデー
タがビット線上に信号電位となって現われる。この信号
電位はセンスアンプ３によって検知されかつ増幅される
。
各メモリセル群は、１トランジスタ・１キヤパシタ型で
構成されていて、センスアンプ３は各メモリセル群のデ
ータのリフレッシュ動作も行なうようになっている。さ
らに、センスアンプ３はデータラッチの役割を果たして
いて、各ビット線ごとにシフトレジスタ４に接続されて
いる。シフトレジスタ４にはデータインバッファ７０と
データアウトバッファ８が接続されていて、データイン
バッファ７０は外部から入力されたデータをシフトレジ
スタ４に与える。また、データの読出し時には、センス
アンプ３によって検知されかつ増幅されたデータがシフ
トレジスタ４に与えられ、シフトレジスタ４のシフト動
作に従ってシリアルに選択されて、データアウトバッフ
ァ８に出力される。
構成されていて、センスアンプ３は各メモリセル群のデ
ータのリフレッシュ動作も行なうようになっている。さ
らに、センスアンプ３はデータラッチの役割を果たして
いて、各ビット線ごとにシフトレジスタ４に接続されて
いる。シフトレジスタ４にはデータインバッファ７０と
データアウトバッファ８が接続されていて、データイン
バッファ７０は外部から入力されたデータをシフトレジ
スタ４に与える。また、データの読出し時には、センス
アンプ３によって検知されかつ増幅されたデータがシフ
トレジスタ４に与えられ、シフトレジスタ４のシフト動
作に従ってシリアルに選択されて、データアウトバッフ
ァ８に出力される。
また、データの書込み時には、逆にデータインバッファ
７０から送られ４て（る書込データが、シフトレジスタ
４によってシリアルにシフトされ、対応するセンスアン
プ３を介してビット線より対応のメモリセルに書込まれ
る。
７０から送られ４て（る書込データが、シフトレジスタ
４によってシリアルにシフトされ、対応するセンスアン
プ３を介してビット線より対応のメモリセルに書込まれ
る。
第８図は第７図に示したダイナミック型ＭＯ３ＲＡＭの
動作を説明するための波形図である。制御信号発生口路
６０に与えられる外部制御信号ＲＡＳが第８図（ａ）に
示すように立下がると、ロウアドレスバッファ昶は外部
から与えられる外部ロウアドレス信号をラッチする。な
お、第８図（ｂ）では、ロウアドレス信号として、複数
ビット分を代表して“ＲＡ”で示している。ロウアドレ
ス信号がロウアドレスバッフアシにラッチされると、ロ
ウデコーダ２は対応するワード線を選択して活性化し、
メモリセルアレイ１のうち選択された複数ビットのメモ
リセルのデータがセンスアンプ３により増幅されかつラ
ッチされる。
動作を説明するための波形図である。制御信号発生口路
６０に与えられる外部制御信号ＲＡＳが第８図（ａ）に
示すように立下がると、ロウアドレスバッファ昶は外部
から与えられる外部ロウアドレス信号をラッチする。な
お、第８図（ｂ）では、ロウアドレス信号として、複数
ビット分を代表して“ＲＡ”で示している。ロウアドレ
ス信号がロウアドレスバッフアシにラッチされると、ロ
ウデコーダ２は対応するワード線を選択して活性化し、
メモリセルアレイ１のうち選択された複数ビットのメモ
リセルのデータがセンスアンプ３により増幅されかつラ
ッチされる。
なお、データ読出しの場合には、第８図（ｃ）に示すよ
うに、外部制御信号ＣＡＳが立下がる１回のサイクルご
とに、第８図（ｅ）に示すように、データがシリアルに
シフトレジスタ４により選択されてデータバッファ８に
ラッチされ、外部に出力される。一方、データ書込みの
場合には、外部制御信号ＣＡＳが立下がってから立上が
り再び立下がるごとにデータインバッファ７０にラッチ
されていたデータがシリアルにメモリセルに書込まれる
。
うに、外部制御信号ＣＡＳが立下がる１回のサイクルご
とに、第８図（ｅ）に示すように、データがシリアルに
シフトレジスタ４により選択されてデータバッファ８に
ラッチされ、外部に出力される。一方、データ書込みの
場合には、外部制御信号ＣＡＳが立下がってから立上が
り再び立下がるごとにデータインバッファ７０にラッチ
されていたデータがシリアルにメモリセルに書込まれる
。
第９Ａ図ないし第９Ｃ図は第７図に示したシフトレジス
タの動作を説明するための概念図である。
タの動作を説明するための概念図である。
この第９Ａ図ないし第９Ｃ図では、−例として、シリア
ルに８ビツトのデータの書込みおよび読出しを行なう場
合を示す。まず、８ビツトのシフトレジスタ４のうちの
第１ビツトに１”を初期設定し、他のビットにすべて０
０”のデータを初期設定する。その後、外部制御信号Ｃ
ＡＳの１サイクルごとにシフトレジスタ４を１ビツトず
つシフトするに従って、シフトレジスタ４のデータ“１
”に対応するビット線対がデータ入出力線“Ｉ１０線”
に順次接続され、データ入出力が行なわれる。
ルに８ビツトのデータの書込みおよび読出しを行なう場
合を示す。まず、８ビツトのシフトレジスタ４のうちの
第１ビツトに１”を初期設定し、他のビットにすべて０
０”のデータを初期設定する。その後、外部制御信号Ｃ
ＡＳの１サイクルごとにシフトレジスタ４を１ビツトず
つシフトするに従って、シフトレジスタ４のデータ“１
”に対応するビット線対がデータ入出力線“Ｉ１０線”
に順次接続され、データ入出力が行なわれる。
シフト動作を８回行なうと、再びシフトレジスタ４の第
１ビツトに“１４”が設定され、他のビットにすべて“
Ｏ”が設定され、以下同様の動作が行なわれる。
１ビツトに“１４”が設定され、他のビットにすべて“
Ｏ”が設定され、以下同様の動作が行なわれる。
［発明が解決しようとする問題点コ
上述の第７図に示したダイナミックＭＯＳ ＲＡＭでは
、シリアルにアクセスされる一群のビット数（以下、ワ
ード長と称する）は、１ワード線により選択されるメモ
リセル数と同じになるが、実際にはこのような制限によ
り、メモリ素子の用途が限られてしまう。このために、
製造後に簡単な方法によりワード長を変えることができ
ないという問題点があった。
、シリアルにアクセスされる一群のビット数（以下、ワ
ード長と称する）は、１ワード線により選択されるメモ
リセル数と同じになるが、実際にはこのような制限によ
り、メモリ素子の用途が限られてしまう。このために、
製造後に簡単な方法によりワード長を変えることができ
ないという問題点があった。
それゆえに、この発明の主たる目的は、簡単な方法によ
りワード長を可変できるような半導体メモリの語調可変
回路を提供することである。
りワード長を可変できるような半導体メモリの語調可変
回路を提供することである。
［問題点を解決するための手段］
この発明は半導体メモリの語調可変回路であって、複数
のメモリセルを行および列方向に配列してメモリセルア
レイとし、メモリセルアレイの行または列に対応してて
シフトレジスタを設け、このシフトレジスタの初段の入
力と最終段の出力とを接続し、一巡することによって行
または列のメモリセルを順次選択するようにし、シフト
レジスタの初期設定データを切換えてシフトレジスタの
一巡する周期を切換えるように構成したものである。
のメモリセルを行および列方向に配列してメモリセルア
レイとし、メモリセルアレイの行または列に対応してて
シフトレジスタを設け、このシフトレジスタの初段の入
力と最終段の出力とを接続し、一巡することによって行
または列のメモリセルを順次選択するようにし、シフト
レジスタの初期設定データを切換えてシフトレジスタの
一巡する周期を切換えるように構成したものである。
［作用コ
この発明に係る半導体メモリの語調可変回路は、シリア
ルアクセスに使用するシフトレジスタの構造を変えるこ
となく、初期設定データを変えるだけで、容易に語調を
変えることができる。
ルアクセスに使用するシフトレジスタの構造を変えるこ
となく、初期設定データを変えるだけで、容易に語調を
変えることができる。
［発明の実施例コ
第１図および第２図はこの発明の一実施例のシフトレジ
スタを示す図であり、第３図は第１図および第２図に含
まれる切換回路の具体的な電気回路図であり、第４図は
シフトレジスタを分割してワー下長を変える例を示す図
である。
スタを示す図であり、第３図は第１図および第２図に含
まれる切換回路の具体的な電気回路図であり、第４図は
シフトレジスタを分割してワー下長を変える例を示す図
である。
第１図および第２図に示した実施例は、８ビツトのシフ
トレジスタ４を用いた例であって、このシフトレジスタ
４の先頭ビットの入力と最終ビットの出力とが接続され
るとともに、それぞれ４ビツトずつ分割されて、２つの
グループに分けられている。前半の各ビットにはデータ
１１０線が接続され、後半の各ビットにはデータｌ１０
２線が接続される。これらのデータＩ１０．線およびデ
ータｌ１０２線は切換回路５を介して共通のデータＩ１
０線に接続されている。切換回路５は２つのＭＯＳトラ
ンジスタ５１．５２によって構成される。
トレジスタ４を用いた例であって、このシフトレジスタ
４の先頭ビットの入力と最終ビットの出力とが接続され
るとともに、それぞれ４ビツトずつ分割されて、２つの
グループに分けられている。前半の各ビットにはデータ
１１０線が接続され、後半の各ビットにはデータｌ１０
２線が接続される。これらのデータＩ１０．線およびデ
ータｌ１０２線は切換回路５を介して共通のデータＩ１
０線に接続されている。切換回路５は２つのＭＯＳトラ
ンジスタ５１．５２によって構成される。
上述のごとくシフトレジスタ４と切換回路５とを構成し
、切換回路５のＭＯＳ）ランジスタ５１゜５２の各ゲー
トに電源電圧を与えて同時にＯＮすると、データＩ１０
．線とデータ１１０２線が共通のデータＩ１０線に接続
されることになる。このために、第１図に示した例では
、８ビツトのシリアルデータの入出力を行なうことにな
る。
、切換回路５のＭＯＳ）ランジスタ５１゜５２の各ゲー
トに電源電圧を与えて同時にＯＮすると、データＩ１０
．線とデータ１１０２線が共通のデータＩ１０線に接続
されることになる。このために、第１図に示した例では
、８ビツトのシリアルデータの入出力を行なうことにな
る。
第２図に示すように、切換回路５のＭＯＳ）ランジスタ
５１．５２にそれぞれ交互に“Ｈ”レベル、 “Ｌ°レ
ベルになるアドレス信号Ａ、、Ａ。
５１．５２にそれぞれ交互に“Ｈ”レベル、 “Ｌ°レ
ベルになるアドレス信号Ａ、、Ａ。
を外部から与える。すると、データ１１０．線とデータ
１１０線が交互に共通のデータ線１１０線に接続される
ことになり、４ビツトずつ交互にシリアルにアクセスす
ることになる。すなわち、初期データ“１”を第１ビツ
トと第５ビツトに設定し、その他のビットに初期データ
“Ｏ”を設定する。そして、シフト動作を行なうと、４
回目には、初期設定時と全く同じ状態になる。すなわち
、見掛は上４回のシフト動作で一巡するシフトレジスタ
が実現できる。このような方法は、第４図に示すように
、シフトレジスタ４自体の接続を変えても行なうことが
できるが、第２図に示した方法の方がはるかに簡単な構
成で、見掛は上全く同じ動作を行なうことができる。
１１０線が交互に共通のデータ線１１０線に接続される
ことになり、４ビツトずつ交互にシリアルにアクセスす
ることになる。すなわち、初期データ“１”を第１ビツ
トと第５ビツトに設定し、その他のビットに初期データ
“Ｏ”を設定する。そして、シフト動作を行なうと、４
回目には、初期設定時と全く同じ状態になる。すなわち
、見掛は上４回のシフト動作で一巡するシフトレジスタ
が実現できる。このような方法は、第４図に示すように
、シフトレジスタ４自体の接続を変えても行なうことが
できるが、第２図に示した方法の方がはるかに簡単な構
成で、見掛は上全く同じ動作を行なうことができる。
次に、第３図を参照して、切換回路５の具体的な構成に
ついて説明する。前述の第１図および第２図に示したＭ
ＯＳトランジスタ５１のゲートはＭＯＳトランジスタ５
３．５４のそれぞれのソースに接続され、ＭＯＳトラン
ジスタ５３のドレインは電源ラインに接続され、ＭＯＳ
トランジスタ５４のドレインにはアドレス信号ＡＯが与
えられる。ＭＯＳトランジスタ５３のゲートはヒューズ
リンク５８と抵抗５９との接続点に接続される。
ついて説明する。前述の第１図および第２図に示したＭ
ＯＳトランジスタ５１のゲートはＭＯＳトランジスタ５
３．５４のそれぞれのソースに接続され、ＭＯＳトラン
ジスタ５３のドレインは電源ラインに接続され、ＭＯＳ
トランジスタ５４のドレインにはアドレス信号ＡＯが与
えられる。ＭＯＳトランジスタ５３のゲートはヒューズ
リンク５８と抵抗５９との接続点に接続される。
また、ＭＯＳトランジスタ５２のゲートはＭＯＳトラン
ジスタ５５．５６のそれぞれのソースに接続され、ＭＯ
Ｓトランジスタ５５のドレインにはアドレス信号Ａ、が
与えられ、ＭＯＳトランジスタ５６のドレインは電源ラ
イン（＋Ｖ）に接続される。ＭＯＳ）ランジスタ５６の
ゲートはヒユーズリンク５８と抵抗５９との接続点に接
続される。この接続点にはインバータ５７の入力が接続
され、インバータ５７の出力はＭＯＳトランジスタ５４
．５５のそれぞれのゲートに接続される。
ジスタ５５．５６のそれぞれのソースに接続され、ＭＯ
Ｓトランジスタ５５のドレインにはアドレス信号Ａ、が
与えられ、ＭＯＳトランジスタ５６のドレインは電源ラ
イン（＋Ｖ）に接続される。ＭＯＳ）ランジスタ５６の
ゲートはヒユーズリンク５８と抵抗５９との接続点に接
続される。この接続点にはインバータ５７の入力が接続
され、インバータ５７の出力はＭＯＳトランジスタ５４
．５５のそれぞれのゲートに接続される。
上述のごとく構成された切換回路５において、ヒユーズ
リンク５８が切断されていない状態では、ＭＯＳトラン
ジスタ５３．５６の各ゲートとインバータ５７の入力端
には“Ｈ”レベル信号が与えられるので、ＭＯＳトラン
ジスタ５３．５６は導通する。インバータ５７の出力は
“Ｌ”レベルになるので、ＭＯＳ）ランジスタ５４，５
５はそれぞれＯＦＦになる。このため、ＭＯＳトランジ
スタ５１のゲートには、ＭＯＳトランジスタ５３を介し
て“Ｈ”レベル信号が与えられ、ＭＯＳ）ランジスタ５
２のゲートには、ＭＯＳトランジスタ５６を介して“Ｈ
”レベル信号が与えられる。それによって、ＭＯＳトラ
ンジスタ５１．５２がＯＮし、第１図に示したように、
データｌ１０２線とデータｌ１０２線が共通のデータＩ
１０線に接続されることになる。
リンク５８が切断されていない状態では、ＭＯＳトラン
ジスタ５３．５６の各ゲートとインバータ５７の入力端
には“Ｈ”レベル信号が与えられるので、ＭＯＳトラン
ジスタ５３．５６は導通する。インバータ５７の出力は
“Ｌ”レベルになるので、ＭＯＳ）ランジスタ５４，５
５はそれぞれＯＦＦになる。このため、ＭＯＳトランジ
スタ５１のゲートには、ＭＯＳトランジスタ５３を介し
て“Ｈ”レベル信号が与えられ、ＭＯＳ）ランジスタ５
２のゲートには、ＭＯＳトランジスタ５６を介して“Ｈ
”レベル信号が与えられる。それによって、ＭＯＳトラ
ンジスタ５１．５２がＯＮし、第１図に示したように、
データｌ１０２線とデータｌ１０２線が共通のデータＩ
１０線に接続されることになる。
次に、ヒユーズリンク５８をレーザ溶断などの方法によ
′り切断すると、前述の説明とは逆にして、ＭＯＳ）ラ
ンジスタ５３，５６の各ゲートとインバータ５７の入力
端には“Ｌ”レベル信号が与えられる。インバータ５７
の出力は°Ｈ”レベルになるので、ＭＯＳトランジスタ
５４．５５がそれぞれＯＮし、アドレス信号ＡＯがＭＯ
Ｓ）ランジスタ、５４を介してＭＯＳ）ランジスタ５１
のゲートに与えられ、アドレス信号ＡｏがＭＯＳ）ラン
ジスタ５５を介してＭＯＳ）ランジスタ５２のゲートに
与えられる。それによって、ＭＯＳ）ランジスタ５１，
５２はそれぞれ交互に導通し、第２図に示したように、
データｌ１０２線とデータＩ／ ０２線が共通のデータ
Ｉ１０線に接続されることになる。
′り切断すると、前述の説明とは逆にして、ＭＯＳ）ラ
ンジスタ５３，５６の各ゲートとインバータ５７の入力
端には“Ｌ”レベル信号が与えられる。インバータ５７
の出力は°Ｈ”レベルになるので、ＭＯＳトランジスタ
５４．５５がそれぞれＯＮし、アドレス信号ＡＯがＭＯ
Ｓ）ランジスタ、５４を介してＭＯＳ）ランジスタ５１
のゲートに与えられ、アドレス信号ＡｏがＭＯＳ）ラン
ジスタ５５を介してＭＯＳ）ランジスタ５２のゲートに
与えられる。それによって、ＭＯＳ）ランジスタ５１，
５２はそれぞれ交互に導通し、第２図に示したように、
データｌ１０２線とデータＩ／ ０２線が共通のデータ
Ｉ１０線に接続されることになる。
第５図はこの発明の他の実施例のシフトレジスタおよび
切換回路を示す図である。
切換回路を示す図である。
この第５図に示した実施例は、シフトレジスタ４の各ビ
ットの出力とデータＩ１０線との間に切換回路６を構成
するＭＯＳ）ランジスタロ１ないし６８を接続し、前半
のビットに対応するＭＯＳトランジスタ６１ないし６４
の各ゲートにアドレス信号Ａ、を与え、後半の４ビツト
に対応するＭＯＳ）ランジスタロ５ないし６８の各ゲー
トにアドレス信号Ａ、を与えるようにしたものである。
ットの出力とデータＩ１０線との間に切換回路６を構成
するＭＯＳ）ランジスタロ１ないし６８を接続し、前半
のビットに対応するＭＯＳトランジスタ６１ないし６４
の各ゲートにアドレス信号Ａ、を与え、後半の４ビツト
に対応するＭＯＳ）ランジスタロ５ないし６８の各ゲー
トにアドレス信号Ａ、を与えるようにしたものである。
そして、第１ビツトと第５ビツトに前述の第２図の説明
と同様にして、初期データ“１”を設定し、その他のビ
ットには初期データ′０”を設定する。
と同様にして、初期データ“１”を設定し、その他のビ
ットには初期データ′０”を設定する。
このようにシフトレジスタ４および切換回路６を構成し
、アドレス信号ＡＱ 、ＡＱによってＭＯＳトランジス
タ６１ないし６４と６５ないし６８を交互に切換えれば
、４ビツトのワード長でデータの入出力が可能となる。
、アドレス信号ＡＱ 、ＡＱによってＭＯＳトランジス
タ６１ないし６４と６５ないし６８を交互に切換えれば
、４ビツトのワード長でデータの入出力が可能となる。
第６図はこの発明のその他の実施例を示す図である。
前述の実施例では、最終データ入出力ビット幅を１ビツ
トとして説明したが、この第６図で示した実施例は、た
とえば８ビツト×１ワード構成と、４ビツト×２ワード
構成のように、データ入出力ビット幅もレジスタが一巡
する周期とともに切換えるように構成したものである。
トとして説明したが、この第６図で示した実施例は、た
とえば８ビツト×１ワード構成と、４ビツト×２ワード
構成のように、データ入出力ビット幅もレジスタが一巡
する周期とともに切換えるように構成したものである。
このために、シフトレジスタ４は前述の第１図および第
２図と同様にして、前半４ビツトと後半４ビツトにグル
ープ化されるとともに、切換回路７を構成するＭＯＳト
ランジスタ７１．７２のゲートには、インバータ７３の
出力が接続され、インバータ７３の入力端はヒユーズリ
ンク７４と抵抗７５との接続点に接続される。そして、
シフトレジスタ４の５ビツト目に”Ｏ”を入力しかつヒ
ユーズリンク７４を切断すると、インバータ７３の出力
が“Ｈ”レベルとなり、ＭＯＳトランジスタ７１．７２
が導通する。このため、シフトレジスタ４の前半４ビツ
トおよび後半４ビツトから読出されたデータは８ビツト
×１ワード構成としてデータ線Ｉ１０に出力され、シフ
トレジスタ４が８回シフトすることによって、８ビツト
のデータが出力される。
２図と同様にして、前半４ビツトと後半４ビツトにグル
ープ化されるとともに、切換回路７を構成するＭＯＳト
ランジスタ７１．７２のゲートには、インバータ７３の
出力が接続され、インバータ７３の入力端はヒユーズリ
ンク７４と抵抗７５との接続点に接続される。そして、
シフトレジスタ４の５ビツト目に”Ｏ”を入力しかつヒ
ユーズリンク７４を切断すると、インバータ７３の出力
が“Ｈ”レベルとなり、ＭＯＳトランジスタ７１．７２
が導通する。このため、シフトレジスタ４の前半４ビツ
トおよび後半４ビツトから読出されたデータは８ビツト
×１ワード構成としてデータ線Ｉ１０に出力され、シフ
トレジスタ４が８回シフトすることによって、８ビツト
のデータが出力される。
シフトレジスタ４の５ビツト目にデータ“１”を設定し
かつヒユーズリンク７４を切断しなければ、インバータ
７３の出力が“Ｌ”レベルになって、ＭＯＳ）ランジス
タフ１．７２がＯＦＦするので、シフトレジスタ４の前
半４ビツトおよび後半４ビツトから出力されたデータは
データＩ１０、線およびデータＩ１０□線を介して出力
される。
かつヒユーズリンク７４を切断しなければ、インバータ
７３の出力が“Ｌ”レベルになって、ＭＯＳ）ランジス
タフ１．７２がＯＦＦするので、シフトレジスタ４の前
半４ビツトおよび後半４ビツトから出力されたデータは
データＩ１０、線およびデータＩ１０□線を介して出力
される。
それによって、４ビツト×２ワード構成となり、シフト
レジスタ４の前半および後半がそれぞれ４回シフトする
ことによって一巡する。
レジスタ４の前半および後半がそれぞれ４回シフトする
ことによって一巡する。
なお、上述の第６図に示した実施例における４ビツト×
２ワード構成と、何らかの並列入出力手段を併用すると
、メモリセルアレイのテスト時に時間短縮を図ることも
できる。このような場合には、ヒユーズリンクの切断に
よるものではなく、外部制御信号によりワード長を切換
えるようにすればよい。
２ワード構成と、何らかの並列入出力手段を併用すると
、メモリセルアレイのテスト時に時間短縮を図ることも
できる。このような場合には、ヒユーズリンクの切断に
よるものではなく、外部制御信号によりワード長を切換
えるようにすればよい。
また、上述の実施例ではワード長として８ビツトまたは
４ビツトの場合について説明したが、これに限ることな
く３段階以上のワード長可変方式も全く同様にして実現
できる。
４ビツトの場合について説明したが、これに限ることな
く３段階以上のワード長可変方式も全く同様にして実現
できる。
［発明の効果］
以上のように、この発明によれば、シフトレジスタの初
期設定データを切換えて一巡する周期を切換えるだけで
シリアルアクセスメモリのワード長を任意に可変するこ
とができ、幅広い用途に適用可能なシリアルアクセスメ
モリを実現できる。
期設定データを切換えて一巡する周期を切換えるだけで
シリアルアクセスメモリのワード長を任意に可変するこ
とができ、幅広い用途に適用可能なシリアルアクセスメ
モリを実現できる。
第１図および第２図はこの発明の一実施例のシフトレジ
スタを示す図である。第３図は第１図および第２図に示
した切換回路の具体的な電気回路図である。第４図はシ
フトレジスタを分割してワード長を変える例を示した図
である。第５図はこの発明の他の実施例のシフトレジス
タと切換回路を示す図である。第６図はこの発明のその
他の実施例を示す図である。第７図は、シリアルアクセ
ス方式を備えた半導体メモリを示す概略ブロック図であ
る。第８図は、第７図に示したダイナミック型ＭＯ３Ｒ
ＡＭの動作を説明するための波形図である。第９Ａ図な
いし第９Ｃ図は第７図に示したシフトレジスタの動作を
説明するための概念図である。 図において、４はシフトレジスタ、５． ６． ７は切
換回路、５１ないし５６，６１ないし６８゜７１．７２
はＭＯＳ）ランジスタ、５７．７３はインバータ、５８
．７４はヒユーズリンク、５９゜７５は抵抗を示す。
スタを示す図である。第３図は第１図および第２図に示
した切換回路の具体的な電気回路図である。第４図はシ
フトレジスタを分割してワード長を変える例を示した図
である。第５図はこの発明の他の実施例のシフトレジス
タと切換回路を示す図である。第６図はこの発明のその
他の実施例を示す図である。第７図は、シリアルアクセ
ス方式を備えた半導体メモリを示す概略ブロック図であ
る。第８図は、第７図に示したダイナミック型ＭＯ３Ｒ
ＡＭの動作を説明するための波形図である。第９Ａ図な
いし第９Ｃ図は第７図に示したシフトレジスタの動作を
説明するための概念図である。 図において、４はシフトレジスタ、５． ６． ７は切
換回路、５１ないし５６，６１ないし６８゜７１．７２
はＭＯＳ）ランジスタ、５７．７３はインバータ、５８
．７４はヒユーズリンク、５９゜７５は抵抗を示す。
Claims (3)
- （１）複数のメモリセルが行および列方向に配列された
メモリセルアレイ、 前記メモリセルアレイの行または列に対応して設けられ
、かつ初段の入力と最終段の出力とが接続され、一巡す
ることによって行または列のメモリセルを順次選択する
ためのシフトレジスタ、および 前記シフトレジスタの初期設定データを切換えて、前記
シフトレジスタの一巡する周期を切換える周期切換手段
を備えた、半導体メモリの語調可変回路。 - （２）前記シフトレジスタの出力は、複数のグループに
分割されかつ各グループごとにデータ入出力ラインが接
続されていて、 前記グループごとのデータ入出力ラインを共通的に接続
するかあるいはグループごとに分離するための手段を含
む、特許請求の範囲第１項記載の半導体メモリの語調可
変回路。 - （３）さらに、前記メモリセルアレイに与えられるデー
タのビット幅を切換える手段を含む、特許請求の範囲第
１項記載の半導体メモリの語調可変回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149551A JP2982902B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体メモリ |
| US07/206,417 US4890261A (en) | 1987-06-16 | 1988-06-14 | Variable word length circuit of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149551A JP2982902B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313250A true JPS63313250A (ja) | 1988-12-21 |
| JP2982902B2 JP2982902B2 (ja) | 1999-11-29 |
Family
ID=15477633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149551A Expired - Fee Related JP2982902B2 (ja) | 1987-06-16 | 1987-06-16 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4890261A (ja) |
| JP (1) | JP2982902B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
| US5036489A (en) * | 1990-04-27 | 1991-07-30 | Codex Corp. | Compact expandable folded first-in-first-out queue |
| JPH04192809A (ja) * | 1990-11-27 | 1992-07-13 | Kawasaki Steel Corp | プログラマブル集積回路 |
| US5528602A (en) * | 1992-12-30 | 1996-06-18 | International Business Machines Corporation | Method for determining computer subsystem property |
| DE10002082A1 (de) | 2000-01-19 | 2001-08-02 | Infineon Technologies Ag | Schaltungsanordnung mit variabler Anzahl von Datenausgängen und Vorrichtung zum Auslesen von Daten aus einer Schaltungsanordnung mit variabler Anzahl von Datenausgängen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| FR2558979B1 (fr) * | 1984-01-31 | 1986-05-23 | Commissariat Energie Atomique | Procede d'adressage au moyen de registres a decalage formes de memoires statiques d'un imageur matriciel |
| FR2564619B1 (fr) * | 1984-05-21 | 1986-09-26 | Enertec | Dispositif elementaire de traitement de donnees |
| US4648077A (en) * | 1985-01-22 | 1987-03-03 | Texas Instruments Incorporated | Video serial accessed memory with midline load |
-
1987
- 1987-06-16 JP JP62149551A patent/JP2982902B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-14 US US07/206,417 patent/US4890261A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694589A (en) * | 1979-12-27 | 1981-07-31 | Nec Corp | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4890261A (en) | 1989-12-26 |
| JP2982902B2 (ja) | 1999-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4567579A (en) | Dynamic memory with high speed nibble mode | |
| US4675845A (en) | Semiconductor memory | |
| US5717901A (en) | Variable depth and width memory device | |
| US4675850A (en) | Semiconductor memory device | |
| JP2600304B2 (ja) | 半導体記憶装置とこれを用いたデータパス | |
| KR100241079B1 (ko) | 병렬 데이터 초기화기능을 가진 멀티포트 메모리셀및 메모리 | |
| JPS61224520A (ja) | 構成を変更可能な論理要素 | |
| US4422160A (en) | Memory device | |
| JPH0378720B2 (ja) | ||
| JPS61160898A (ja) | 半導体記憶装置 | |
| US6034910A (en) | Semiconductor memory device to which serial access is made and a method for accessing the same | |
| US4972380A (en) | Decoding circuit for functional block | |
| US5267212A (en) | Random access memory with rapid test pattern writing | |
| US5369618A (en) | Serial access memory | |
| JPS63313250A (ja) | 半導体メモリの語調可変回路 | |
| US5309045A (en) | Configurable logic element with independently clocked outputs and node observation circuitry | |
| US5305258A (en) | Semiconductor memory and memory cell | |
| US4875189A (en) | Random access memory device with nibble mode operation | |
| JPS628877B2 (ja) | ||
| JPH01307091A (ja) | マルチポートメモリ | |
| KR0164879B1 (ko) | 반도체 기억 장치 | |
| JPS59132489A (ja) | 半導体記憶装置 | |
| JPH06223597A (ja) | 半導体装置 | |
| USRE38651E1 (en) | Variable depth and width memory device | |
| US4025909A (en) | Simplified dynamic associative cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |