JPH0581868A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体記憶装置に係り、詳しくは同期式ＲＡＭ
の読出し及び書き込み動作に関し、読み出し動作時の読
み出し電流に基づくメモリセルに蓄積する電荷を抑え、
書き込み時間を短縮することを目的とする。 【構成】ワード線ＷＬ，バーＷＬと一対のビット線Ｂ
Ｌ，バーＢＬを選択することにより特定の飽和型メモリ
セルＣを選択し、ビット線ＢＬ，バーＢＬに読出し電流
ＩR を流してデータ読み出し動作を行うとともに、ビッ
ト線ＢＬ，バーＢＬに書き込み電流ＩW を流してデータ
書き込みを行うようにした半導体記憶装置において、前
記読み出し動作時の読出し電流ＩR を一定時間経過後に
遮断する遮断制御回路１を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは同期式ＲＡＭの読出し及び書き込み動作に関す
る。

【０００２】近年、バッファメモリ等に使用される同期
式ＲＡＭはより高速化が要求されている。その一つとし
て書き込み時間を短縮し高速化を図る必要がある。

【０００３】

【従来の技術】従来、同期式ＲＡＭ（以下、ＳＴＲＡＭ
という）は図８に示すクロック信号ＣＬＫによって読み
出し動作及び書き込み動作のタイミングが決定される。
つまり、チップセレクト信号ＣＳがＬレベルの状態でク
ロック信号ＣＬＫがＨレベルに立ち上がった時、反転ラ
イトイネーブル信号バーＷＥがＬレベルのときには当該
ＳＴＲＡＭは読み出し動作を開始し、反転ライトイネー
ブル信号バーＷＥがＨレベルのときには当該ＳＴＲＡＭ
は書き込み動作を開始する。

【０００４】このＳＴＲＡＭは図６に示すように一対の
各ビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２間
にはメモリセルＭＣが多数接続され、その各メモリセル
ＭＣにはそれぞれ対応するワード線ＷＬ，バーＷＬが接
続されている。メモリセルＭＣは図７に示すような一対
のバイポーラ型トランジスタＴ１，Ｔ２と同じく一対の
マルチエミッタのトランジスタＴ３，Ｔ４とからなるＰ
ＮＰＮ型の飽和型メモリセルにて構成されている。

【０００５】各ビット線ＢＬ１，バーＢＬ１，ＢＬ２，
バーＢＬ２の一端にはマルチエミッタのトランジスタＱ
１，Ｑ２が接続され、各トランジスタＱ１，Ｑ２の一方
のエミッタはそれぞれ読み出し電流ＩR のための共通の
定電流源にそれぞれ接続されている。また、各トランジ
スタＱ１，Ｑ２の他方のエミッタはそれぞれ書き込み電
流ＩW のための共通の定電流源にそれぞれ接続されてい
る。そして、トランジスタＱ１，Ｑ２のベースにそれぞ
れ図示しないコラムアドレスデコーダから選択信号Ａ，
Ｂがそれぞれ入力されると、当該ビット線が選択される
ことになる。

【０００６】又、各ビット線ＢＬ１，バーＢＬ１，ＢＬ
２，バーＢＬ２間にはそれぞれ一対のトランジスタＱ
４，Ｑ５のエミッタが接続されている。この一対のトラ
ンジスタＱ４，Ｑ５は図示しないリードライトコントロ
ーラがチップセレクト信号ＣＳ及び反転ライトイネーブ
ル信号バーＷＥ及びクロック信号ＣＬＫに基づいて出力
される制御信号に基づいて各ビット線ＢＬ１，バーＢＬ
１，ＢＬ２，バーＢＬ２のレベルを制御する。そして、
読み出し動作の場合にはトランジスタＱ４，Ｑ５のベー
スにリードレベル（メモリセルＭＣのＨレベルとＬレベ
ルの中間の電圧）となる制御信号を出力する。書き込み
動作の場合には、トランジスタＱ４，Ｑ５において前記
メモリセルＭＣのトランジスタＴ３，Ｔ４のうちオンさ
せるがわビット線に接続されたトランジスタをオフさ
せ、その反対にトランジスタＴ３，Ｔ４のうちオフさせ
るがわビット線に接続されたトランジスタをオンさせる
制御信号が出力される。

【０００７】また、各ビット線ＢＬ１，バーＢＬ１，Ｂ
Ｌ２，バーＢＬ２間にはトランジスタＱ６〜Ｑ８からな
る差動増幅型のプリセンスアンプが設けられ、エミッタ
結合したトランジスタＱ６，Ｑ７のベースがそれぞれ対
応するビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ
２に接続されている。そして、トランジスタＱ６，Ｑ７
のエミッタにはトランジスタＱ８を介して定電流源ＩS
に接続され、各トランジスタＱ８のベースにそれぞれ選
択信号Ａ，Ｂが入力されると、その選択されたビット線
ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２のレベルを増
幅し次段の図示しないセンスアンプに出力する。

【０００８】さらに、各ビット線ＢＬ１，バーＢＬ１，
ＢＬ２，バーＢＬ２間にはトランジスタＱ９〜Ｑ１１、
抵抗Ｒ及びダイオードＤ１，Ｄ２とからなるビット線ク
ランプ回路が設けられている。そして、互いにベース結
合されたトランジスタＱ９，Ｑ１０はそのエミッタがそ
れぞれ対応するビット線ＢＬ１，バーＢＬ１，ＢＬ２，
バーＢＬ２に接続されている。また、互いに結合された
トランジスタＱ９，Ｑ１０のベースには抵抗Ｒを介して
ダイオードＤ１，Ｄ２が接続されているとともに、トラ
ンジスタＱ１１を介してクランプ用の定電流源ＩCLP に
接続されている。そして、トランジスタＱ１１のベース
に入力されるそれぞれの選択信号Ａ，Ｂに基づいてそれ
ぞれのビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ
２のレベルがクランプ制御されるようになっている。

【０００９】また、前記書き込み用の定電流源ＩW には
図示しないライトアンプからの制御信号に基づいてオン
・オフするトランジスタＱ１２，Ｑ１３のエミッタが接
続されている。

【００１０】そして、このように構成されたＳＴＲＡＭ
において、例えばビット線ＢＬ１，バーＢＬ１間のメモ
リセルＭＣのデータを読み出す場合、メモリセルＭＣを
選択するワード線ＷＬに選択信号がロウアドレスデコー
ダから出力され、同ワード線ＷＬがＨレベルとなる。ま
た、コラムアドレスデコーダからビット線ＢＬ１，バー
ＢＬ１を選択するためのＨレベルの選択信号Ａがトラン
ジスタＱ１，Ｑ２，Ｑ８，Ｑ１１のベースに出力され
る。

【００１１】また、ライトアンプからのＨレベルの制御
信号に基づいてトランジスタＱ１２，Ｑ１３はオンす
る。その結果、トランジスタＱ１２，Ｑ１３とエミッタ
結合しているトランジスタＱ１，Ｑ２の一方のエミッタ
には書き込み電流ＩW が流れなくり、他方のエミッタの
み読み出し電流ＩR のみが流れることになる。また、こ
の時、トランジスタＱ４，Ｑ５にはＨレベルとＬレベル
の中間電圧が供給されている。

【００１２】従って、メモリセルＭＣのビット線ＢＬ１
側のトランジスタＴ３がオン状態に書き込まれている
と、ワード線ＷＬからメモリセルＭＣ及びビット線ＢＬ
１を介してトランジスタＱ１に流れる読み出し電流ＩR
によって、当該ビット線ＢＬ１がＨレベルとなる。一
方、ビット線バーＢＬ１にはメモリセルＭＣのビット線
バーＢＬ１側のトランジスタＴ４がオフ状態であること
から、トランジスタＱ５がオンし、同トランジスタＱ５
からビット線バーＢＬ１に読み出し電流がトランジスタ
Ｑ２に流れる。

【００１３】この時、ビット線ＢＬ１の電位はメモリセ
ルＭＣのトランジスタＴ３のＨレベルにあるベース電位
よりそのベースエミッタ電圧分だけ低い電位であって、
反対にビット線バーＢＬ１の電位はトランジスタＱ５の
中間電位にあるベース電位よりベースエミッタ電圧分だ
け低い電位である。その結果、ビット線ＢＬ１の電位は
ビット線バーＢＬ１の電位より高い電位となる。すなわ
ち、ビット線ＢＬ１はＨレベルで、ビット線バーＢＬ１
はＬレベルとなる。そして、この各ビット線ＢＬ１，バ
ーＢＬ１の状態をトランジスタＱ６〜Ｑ８からなる差動
増幅型のプリセンスアンプが増幅し次段のセンスアンプ
に出力する。

【００１４】一方、例えばビット線ＢＬ１，バーＢＬ１
間のメモリセルＭＣにデータを書き込む場合（この場
合、メモリセルＭＣのトランジスタＴ３をオフからオン
にする）、メモリセルＭＣを選択するワード線ＷＬに選
択信号がロウアドレスデコーダから出力され、同ワード
線ＷＬがＨレベルとなる。また、コラムアドレスデコー
ダからビット線ＢＬ１，バーＢＬ１を選択するためのＨ
レベルの選択信号ＡがトランジスタＱ１，Ｑ２，Ｑ８，
Ｑ１１のベースに出力される。

【００１５】また、ライトアンプからトランジスタＱ１
２にＨレベルの制御信号が出力され、同トランジスタＱ
１２をオンさせるとともに、ライトアンプからトランジ
スタＱ１３にＬレベルの制御信号が出力され、同トラン
ジスタＱ１３をオフさせる。これと同時にトランジスタ
Ｑ４をオフし、トランジスタＱ５をオンさせるための制
御信号が図示しないリード・ライトコントローラから出
力される。

【００１６】そして、ビット線バーＢＬ１には読み出し
電流ＩR のみが流れ、ビット線ＢＬ１には読み出し電流
ＩR と書き込み電流ＩW を加算した電流（＝ＩR ＋ＩW
）が流れる。その結果、ビット線ＢＬ１はビット線バ
ーＢＬ１より大電流が流れ、メモリセルＭＣのトランジ
スタＴ３をオン状態にする。

【００１７】

【発明が解決しようとする課題】ところで、上記のＳＴ
ＲＡＭにおいては、読み出し電流ＩR をより多く流すこ
とにより読み出し速度をより速くなる。しかしながら、
読み出し時間を速くすべく読み出し電流ＩR を多く流す
と、メモリセルＭＣ（トランジスタＴ１〜Ｔ４）に蓄積
電荷が溜まり書き込み時にその溜まった蓄積電荷を抜く
のに時間がかかり、書き込み時間が遅くなることが知ら
れている。

【００１８】従って、読み出しサイクルの時間が速くて
も書き込みサイクルに時間がかかることから、ＳＴＲＡ
Ｍのサイクル時間の高速化を図ることができなかった。
本発明は上記問題点を解決するためになされたものであ
って、その目的は読み出し動作時の読み出し電流に基づ
くメモリセルに蓄積する電荷を抑え、書き込み時間を短
縮することができる半導体記憶装置を提供することにあ
る。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。図１において、ビット線ＢＬ，バーＢＬ間に
は飽和型メモリセルＣが多数接続され、その各メモリセ
ルＣにはそれぞれ対応するワード線ＷＬ，バーＷＬが接
続されている。そして、所定のワード線ＷＬ，バーＷＬ
及びビット線ＢＬ，バーＢＬを選択することによって、
所定のメモリセルＣが選択される。ビット線ＢＬ，バー
ＢＬに読み出し電流ＩR を流すと、該メモリセルＣのデ
ータが読み出される。ビット線ＢＬ，バーＢＬに書き込
み電流ＩW を流すと、該メモリセルＣにデータが書き込
まれる。

【００２０】遮断制御回路１はビット線ＢＬ，バーＢＬ
に流れる電流を制御する回路であって、読み出し動作時
に流す読出し電流ＩR を一定時間経過後に遮断する。

【００２１】

【作用】所定のメモリセルＣが選択され、ビット線Ｂ
Ｌ，バーＢＬに読み出し電流ＩRを一定時間流すと、即
ち該メモリセルＣのデータが読み出されると、遮断制御
回路１は該読出し電流ＩR を遮断する。従って、読み出
し電流ＩR が一定時間経過すると遮断されることから、
読み出し電流ＩR に基づく該メモリセルの蓄積電荷の蓄
積は抑制される。その結果、続いて書き込み電流ＩW を
流して該メモリセルＣにデータを書き込む際、蓄積電荷
を抜くに必要がなくその分だけ書き込み時間の短縮され
ることになる。

【００２２】

【実施例】以下、本発明を具体化した一実施例を図２〜
図４に従って説明する。なお、本実施例は図６，７に示
した従来のクロック信号ＣＬＫに基づいて読み出し動作
及び書き込み動作を行うＳＴＲＡＭに新たな構成要件を
加えたものなので、同一ものは符号を同じにしてその詳
細は省略する。

【００２３】トランジスタＱ２１，２２はトランジスタ
Ｑ１，Ｑ２の読み出し電流ＩR を流すエミッタに対して
エミッタ結合されている。そして、トランジスタＱ１，
Ｑ２がオンし読み出し電流ＩR が流れている状態にある
とき、トランジスタＱ２１，２２がオンすると、同トラ
ンジスタＱ２１，２２を介して読み出し電流ＩR の定電
流源に電流が流れてトランジスタＱ１，Ｑ２の読み出し
電流ＩR を遮断させる。トランジスタＱ２１，２２のオ
ン・オフ制御はベースに入力される制御信号発生回路１
０からの電流制御信号ＳＧに基づいて行われる。そし
て、メモリセルＭＣの読み出し動作時には、読み出し動
作が開始され後一定時間経過した時にトランジスタＱ２
１，２２をオフからオンに制御する。つまり、ビット線
ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２に流れる読み
出し電流ＩR を一定時間流した後、遮断する。また、書
き込み動作時には、本実施例ではトランジスタＱ２１，
２２をオンに制御する。つまり、書き込み動作時には書
き込み電流ＩW のみ流し続ける。

【００２４】制御信号発生回路１０について図３に従っ
て説明すると、遮断期間設定回路部１１は一入力・一出
力のノア回路１２が奇数段（本実施例では３段）直列に
接続されている。遮断期間設定回路部１１は入力端子と
出力端子が接続され、その入力端子には図４に示すよう
にクロック信号ＣＬＫの反転クロック信号バーＣＬＫと
ライトイネーブル信号ＷＥの反転ライトイネーブル信号
バーＷＥとチップセレクト信号ＣＳの論理和が入力信号
ＩＮがとして入力される。

【００２５】従って、チップセレクト信号ＣＳ及び反転
ライトイネーブル信号バーＷＥが共にＬレベルの状態で
反転クロック信号バーＣＬＫがＬレベルに立ち下がる
と、入力信号ＩＮがＨレベルからＬレベルとなり、今ま
でＨレベルにあった出力端子の出力ＯＵＴ１はＬレベル
に立ち下がる。やがて、Ｌレベルの入力信号ＩＮに基づ
いて３段目のノア回路１２がＨレベルとなり出力端子の
出力ＯＵＴ１はＨレベルとなる。反転ライトイネーブル
信号バーＷＥがＨレベルになり次の反転クロック信号バ
ーＣＬＫがＬレベルに立ち下がることによって書き込み
動作時になると、出力端子の出力ＯＵＴ１はＨレベルを
保持し続ける。

【００２６】つまり、遮断期間設定回路部１１は、読み
出し動作において反転クロック信号バーＣＬＫがＬレベ
ルに立ち下がると一定の期間Ｌレベルを保持する出力Ｏ
ＵＴ１を次段の遮断開始設定回路部１３に出力する。そ
して、このＬレベルの保持期間はノア回路１２の数によ
って決定される。また、書き込み動作時には出力ＯＵＴ
１のレベルがＨレベルに保持される。

【００２７】遮断開始設定回路部１３は遅延回路を構成
する直列接続された偶数段の一入力・一出力のノア回路
１４とフリップフロップ回路を構成するナンド回路１５
とからなる。遅延回路は前記出力ＯＵＴ１を入力し、そ
の出力ＯＵＴ１をノア回路１４の段数に基づいて遅延さ
せ出力ＯＵＴ２としてフリップフロップ回路に出力す
る。フリップフロップはその出力ＯＵＴ２と前記入力信
号ＩＮを入力する。従って、フリップフロップの出力、
すなわち電流制御信号ＳＧはチップセレクト信号ＣＳ及
び反転ライトイネーブル信号バーＷＥが共にＬレベルの
状態で反転クロック信号バーＣＬＫがＬレベルに立ち下
がり入力信号ＩＮがＨレベルからＬレベルとなると、Ｌ
レベルに立ち下がる。やがて、所定時間遅延してＬレベ
ルの出力ＯＵＴ２が入力されると、電流制御信号ＳＧは
Ｈレベルとなる。そして、反転ライトイネーブル信号バ
ーＷＥがＨレベルになり次の反転クロック信号バーＣＬ
ＫがＬレベルに立ち下がって書き込み動作時になると、
電流制御信号ＳＧはＨレベルを保持し続ける。

【００２８】つまり、遮断開始設定回路部１３は、読み
出し動作時において反転クロック信号バーＣＬＫがＬレ
ベルに立ち下がると一定の時間経過後にＨレベルとなる
電流制御信号ＳＧをトランジスタＱ２１，Ｑ２２に出力
する。また、書き込み動作時においてはＨレベルとなる
電流制御信号ＳＧをトランジスタＱ２１，Ｑ２２に出力
することになる。

【００２９】このようにメモリセルＭＣの読み出し動作
時には、読み出し動作が開始され後一定時間経過した時
に制御信号ＳＧはＬレベルからＨレベルとなりトランジ
スタＱ２１，２２をオフからオンに制御する。従って、
ビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２に流
れる読み出し電流ＩR は一定時間流れた後に遮断される
ので、メモリセルＭＣのトランジスタＴ１〜Ｔ４に蓄積
電荷が溜まることが抑制される。その結果、次の書き込
み動作において、当該メモリセルＭＣの蓄積電荷を抜く
ことなく書き込みが行われることから、書き込み時間を
その蓄積電荷が溜まらない分だけ短縮することができ
る。

【００３０】なお、前記実施例では遮断期間設定回路部
１１の入力信号ＩＮは反転クロック信号バーＣＬＫと反
転ライトイネーブル信号バーＷＥとチップセレクト信号
ＣＳの論理和としたが、これを反転クロック信号バーＣ
ＬＫとチップセレクト信号ＣＳの論理和としてもよい。
この場合、図５に示すように書き込み動作時においても
反転クロック信号バーＣＬＫがＬレベルに立ち下がると
Ｌレベルとなり一定の時間経過後にＨレベルとなる制御
信号ＳＧをトランジスタＱ２１，Ｑ２２に出力する。そ
の結果、書き込み動作時においてもビット線ＢＬ１，バ
ーＢＬ１，ＢＬ２，バーＢＬ２には一定期間読み出し電
流ＩR と書き込み電流ＩW が流れた後に両電流ＩR ，Ｉ
W とも遮断されることになる。

【００３１】

【発明の効果】以上詳述したように本発明によれば、読
み出し動作時の読み出し電流に基づくメモリセルに蓄積
する電荷を抑え、書き込み時間を短縮することができる
優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例を示すＳＴＲＡＭの回路図で
ある。

【図３】その制御信号発生回路を示す回路図である。

【図４】その制御信号発生回路の動作を示す波形図であ
る。

【図５】制御信号発生回路の動作の別例を示す波形図で
ある。

【図６】従来のＳＴＲＡＭの回路図である。

【図７】そのＳＴＲＡＭに設けられたメモリセルの回路
図である。

【図８】従来のＳＴＲＡＭの動作を示す波形図である。

【符号の説明】

ＢＬ，バーＢＬ ビット線 ＷＬ，バーＷＬ ワード線 Ｃ 飽和型メモリセル ＩR 読み出し電流 ＩW 書き込み電流 １ 遮断制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ワード線（ＷＬ，バーＷＬ）と一対のビ
   ット線（ＢＬ，バーＢＬ）を選択することにより特定の
   飽和型メモリセル（Ｃ）を選択し、ビット線（ＢＬ，バ
   ーＢＬ）に読出し電流（ＩR ）を流してデータ読み出し
   動作を行うとともに、ビット線（ＢＬ，バーＢＬ）に書
   き込み電流（ＩW ）を流してデータ書き込みを行うよう
   にした半導体記憶装置において、 前記読み出し動作時の読出し電流（ＩR ）を一定時間経
   過後に遮断する遮断制御回路（１）を設けたことを特徴
   とする半導体記憶装置。