JPS6019533B2 - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6019533B2 JPS6019533B2 JP53119507A JP11950778A JPS6019533B2 JP S6019533 B2 JPS6019533 B2 JP S6019533B2 JP 53119507 A JP53119507 A JP 53119507A JP 11950778 A JP11950778 A JP 11950778A JP S6019533 B2 JPS6019533 B2 JP S6019533B2
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- JP
- Japan
- Prior art keywords
- circuit
- memory
- input
- output
- signal
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- Test And Diagnosis Of Digital Computers (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサによる制御装置における
記憶回路の制御に関するものである。
記憶回路の制御に関するものである。
半導体技術の発達に伴なつて現われたマイクロＺプロセ
ッサを中核とするは１（高密度集積回路）群は、従来の
ハードワイヤードロジツク（ＨａｒｄＷｉｒｅｄＬｏｇ
ｃ金物形成論理回路）で組まれた制御装置のプログラム
による置換を可能にしつつある。このような場合、マイ
クロプロセッサからなる中央演算処理回路が動作を行な
うのは、記憶回路に含まれるプログラムやデータとの授
受、及びそれらの実行の起動を行なわせる入出力装置と
のデータの授受が基本となっている。そして、通常の中
央演算処理回路では、両者のデータの授受を行なう場合
は異なる命令・異なる制御方法をとるのが通例である。
本発明は、このような構成をとるマイクロプロセッサに
よる制御装置について、新規の有用な手段を提供しよう
とするものである。
ッサを中核とするは１（高密度集積回路）群は、従来の
ハードワイヤードロジツク（ＨａｒｄＷｉｒｅｄＬｏｇ
ｃ金物形成論理回路）で組まれた制御装置のプログラム
による置換を可能にしつつある。このような場合、マイ
クロプロセッサからなる中央演算処理回路が動作を行な
うのは、記憶回路に含まれるプログラムやデータとの授
受、及びそれらの実行の起動を行なわせる入出力装置と
のデータの授受が基本となっている。そして、通常の中
央演算処理回路では、両者のデータの授受を行なう場合
は異なる命令・異なる制御方法をとるのが通例である。
本発明は、このような構成をとるマイクロプロセッサに
よる制御装置について、新規の有用な手段を提供しよう
とするものである。
第１図は、従来のマイクロプロセッサを用いた制御装置
のブロック図である。
のブロック図である。
マイクロプロセッサ（ＭＰＵ）からなる中央演算処理回
路１１は、プログラムを格納するりードオンリーメモリ
回路（ＲＯＭ）１３と、そのプログラムによるデータ授
受を行なうランダムアクセスメモリ回路（ＲＡＭ）１２
との間の実行により、入力回路（Ｉｎｐｕｔ）１ ４や
出力回路（０山ｐｕｔ）１５を制御しており、これらは
共通バス１０を介して行なわれる。
路１１は、プログラムを格納するりードオンリーメモリ
回路（ＲＯＭ）１３と、そのプログラムによるデータ授
受を行なうランダムアクセスメモリ回路（ＲＡＭ）１２
との間の実行により、入力回路（Ｉｎｐｕｔ）１ ４や
出力回路（０山ｐｕｔ）１５を制御しており、これらは
共通バス１０を介して行なわれる。
第２図は、従来装置における記憶回路と入出力機器との
制御方法の説明図である。
制御方法の説明図である。
マイクロプロセッサ（Ｍ円Ｕ）１ １は、メモリ回路Ｒ
ＡＭ１２・ＲＯＭ１３の総称である記憶回路２１や、入
出力回路２２とデータ転送を行なう場合には、アドレス
信号２３を出力した自分が指定するアドレスを選択し、
記憶回路２１にデータを書き込む場合にはメモリ信号２
４を出力したり、記憶回路２１のデータを読み出したい
場合には、メモリリード信号２５を出力したりする。
ＡＭ１２・ＲＯＭ１３の総称である記憶回路２１や、入
出力回路２２とデータ転送を行なう場合には、アドレス
信号２３を出力した自分が指定するアドレスを選択し、
記憶回路２１にデータを書き込む場合にはメモリ信号２
４を出力したり、記憶回路２１のデータを読み出したい
場合には、メモリリード信号２５を出力したりする。
同様に、入出力回路２２についても、アドレス信号２３
を出力した後、出力回路１５にデータを出したい場合は
１／０ライト（入出力回路へ書き込み）信号２６を出力
し、入力回路１４からデータを読みたい場合は１／０１
Ｊード（入出力回路から読み出し）信号２５を出力する
。これら一連の制御信号、つまりアドレス信号２３、メ
モリライト信号２４、メモリリード信号２５、１／０ラ
イト信号２６、１／０リード信号がマイクロプロセッサ
（ＭＰＵ）１１、メモリ回路のＲＡＭ１２・ＲＯＭ１３
、入力回路１４、出力回路１５の間に共通バス１０を介
して結合され、制御装槽の所望の動作を行なわせるため
の、プログラム実行上木可欠な信号線となっている。通
常のマイクロプロセッサ（ＭｍＵ）１ １においては、
前述のようなデータの書き込み動作・読み出し動作につ
いて、記憶回路２１に対する実行命令は豊富であり、制
御信号はメモリライト信号２４とメモリリード信号２５
が用いられ、一方、入出力回路２２に対する実行命令は
、記憶回路２１に対するそれとは比較にならないほど少
なく、制御信号は１／０ライト信号２６と１／０リード
信号２７によっていたために、入出力回路２２と実行動
作を行なうことは効率が悪かった。ここにおいて、本発
明はマイクロプロセッサ（ＭｍＵ）１ １が記憶回路２
１とデータ転送を行なう実行方式と同じ方法で、入出力
回路２２も制御することを可能にしたもので、同一の命
令で入出力回路２２とデータ転送ができるようにしてあ
る。
を出力した後、出力回路１５にデータを出したい場合は
１／０ライト（入出力回路へ書き込み）信号２６を出力
し、入力回路１４からデータを読みたい場合は１／０１
Ｊード（入出力回路から読み出し）信号２５を出力する
。これら一連の制御信号、つまりアドレス信号２３、メ
モリライト信号２４、メモリリード信号２５、１／０ラ
イト信号２６、１／０リード信号がマイクロプロセッサ
（ＭＰＵ）１１、メモリ回路のＲＡＭ１２・ＲＯＭ１３
、入力回路１４、出力回路１５の間に共通バス１０を介
して結合され、制御装槽の所望の動作を行なわせるため
の、プログラム実行上木可欠な信号線となっている。通
常のマイクロプロセッサ（ＭｍＵ）１ １においては、
前述のようなデータの書き込み動作・読み出し動作につ
いて、記憶回路２１に対する実行命令は豊富であり、制
御信号はメモリライト信号２４とメモリリード信号２５
が用いられ、一方、入出力回路２２に対する実行命令は
、記憶回路２１に対するそれとは比較にならないほど少
なく、制御信号は１／０ライト信号２６と１／０リード
信号２７によっていたために、入出力回路２２と実行動
作を行なうことは効率が悪かった。ここにおいて、本発
明はマイクロプロセッサ（ＭｍＵ）１ １が記憶回路２
１とデータ転送を行なう実行方式と同じ方法で、入出力
回路２２も制御することを可能にしたもので、同一の命
令で入出力回路２２とデータ転送ができるようにしてあ
る。
さらに、本発明を適用することによって、入出力回路２
２に割り当てられた記憶回路２１のアドレスの部分には
、マイクロプロセッサ（ＭＰＵ）１ １、メモリ回路の
ＲＡＭ１ ２・ＲＯＭ１３の診断プログラムを内蔵させ
ておいて、テストモードの切換回路を併用することによ
り、入出力回路２２に影響を与えずに、自己診断を行な
わせることを可能とすることも、その目的の一つである
。
２に割り当てられた記憶回路２１のアドレスの部分には
、マイクロプロセッサ（ＭＰＵ）１ １、メモリ回路の
ＲＡＭ１ ２・ＲＯＭ１３の診断プログラムを内蔵させ
ておいて、テストモードの切換回路を併用することによ
り、入出力回路２２に影響を与えずに、自己診断を行な
わせることを可能とすることも、その目的の一つである
。
第３図は、本発明の一実施例のブロックダイアグラムで
ある。本発明は、マイクロプロセッサ（Ｍ円Ｕ）１ １
から出力されるアドレス信号２３をデコードする回路、
すなわちデコーダ（Ｄｅｃｏｄｅｒ）３２と、テストモ
ードか否かを示す切換回路３１と、記憶回路２１や入出
力回路２２とのデータ転送を制御するメモリライト信号
２４とメモリリード信号２５を授受する信号線と、条４
件回路３０から成る。
ある。本発明は、マイクロプロセッサ（Ｍ円Ｕ）１ １
から出力されるアドレス信号２３をデコードする回路、
すなわちデコーダ（Ｄｅｃｏｄｅｒ）３２と、テストモ
ードか否かを示す切換回路３１と、記憶回路２１や入出
力回路２２とのデータ転送を制御するメモリライト信号
２４とメモリリード信号２５を授受する信号線と、条４
件回路３０から成る。
条件回路３０は３３〜３８の論理積（アンド）回路、３
９１〜３９３のインバータ（電圧位相反転）回路をもっ
て構成されている。
９１〜３９３のインバータ（電圧位相反転）回路をもっ
て構成されている。
テストモードの時に診断プログラムへのアクセスを可能
にするアンド回路３３と、テストモードでない時に入出
力回路２２とマイクロプ。セツサ（ＭＰＵ）１１とのデ
ータ転送を可能にするためのアンド回路３４によって、
条件回路１と条件回路２に分ける。アンド回路３５，３
６の条件回路３，４は、アンド回路３４の条件回路２の
条件がとれた時に、記憶回路２１へメモリライト信号２
４・メモリリード信号２５を送るアンド回路、アンド回
路３７，３８の条件回路５，６はアンド回路３４の条件
回路２の条件がとれない時に、入出力回路２２へメモリ
ライト信号２４とメモリリード信号２５を送るアンド回
路である。第４図は、記憶回路２１において各部に割り
当てたアドレス４０，４１，４２…・・・を示す説明図
である。
にするアンド回路３３と、テストモードでない時に入出
力回路２２とマイクロプ。セツサ（ＭＰＵ）１１とのデ
ータ転送を可能にするためのアンド回路３４によって、
条件回路１と条件回路２に分ける。アンド回路３５，３
６の条件回路３，４は、アンド回路３４の条件回路２の
条件がとれた時に、記憶回路２１へメモリライト信号２
４・メモリリード信号２５を送るアンド回路、アンド回
路３７，３８の条件回路５，６はアンド回路３４の条件
回路２の条件がとれない時に、入出力回路２２へメモリ
ライト信号２４とメモリリード信号２５を送るアンド回
路である。第４図は、記憶回路２１において各部に割り
当てたアドレス４０，４１，４２…・・・を示す説明図
である。
さて、この実施例の動作はこうなる。
テストモードスイッチ３１がテストモードでない場合、
マイクロプロセッサ（ＭＰＵ）１ １が入出力回路２２
に割り当てたアドレス（第４図に示した斜線部４１とし
よう）を、アドレス信号２３として出力すると、それを
検出したデコーダ３２はアンド回路３４の条件回路２を
アクティブにして、メモリライト信号２４とメモリリー
ド信号２５が来た場合に、ァンド回路３７の条件回路５
およびアンド回路３８の条件回路６を介して入出力回路
２２を制御する。
マイクロプロセッサ（ＭＰＵ）１ １が入出力回路２２
に割り当てたアドレス（第４図に示した斜線部４１とし
よう）を、アドレス信号２３として出力すると、それを
検出したデコーダ３２はアンド回路３４の条件回路２を
アクティブにして、メモリライト信号２４とメモリリー
ド信号２５が来た場合に、ァンド回路３７の条件回路５
およびアンド回路３８の条件回路６を介して入出力回路
２２を制御する。
このとき、記憶回路２１へのメモリライト信号２４とメ
モリリード信号２５はアンド回路３５の条件回路３とア
ンド回路３６の条件回路４で条件が成立されないために
出力されない。
モリリード信号２５はアンド回路３５の条件回路３とア
ンド回路３６の条件回路４で条件が成立されないために
出力されない。
つぎに、テストモードスイッチ３１をテストモードにし
た場合、記憶回路２１内の第４図に示した斜線部４１に
格納されている診断プログラムをマイクロプロセッサ（
ＭＰＵ）１１とデータ転送を行なわせるために、アンド
回路３３の条件回路１がアクティブになったきには、メ
モリライト信号２４とメモリリード信号２５はアンド回
路３５，３６の条件回路３，４を介して出力される。
た場合、記憶回路２１内の第４図に示した斜線部４１に
格納されている診断プログラムをマイクロプロセッサ（
ＭＰＵ）１１とデータ転送を行なわせるために、アンド
回路３３の条件回路１がアクティブになったきには、メ
モリライト信号２４とメモリリード信号２５はアンド回
路３５，３６の条件回路３，４を介して出力される。
そのさし、入出力回路２２に割り当てられたアドレスは
、診断プログラムに置き換えられるために、アンド回路
３７，３８の条件回路５，６では条件が不成立となり、
入出力回路２２へメモリライト信号２４とメモリリード
信号２５は出力されなくなる。かくして本発明を利用す
ることにより、マイク。
、診断プログラムに置き換えられるために、アンド回路
３７，３８の条件回路５，６では条件が不成立となり、
入出力回路２２へメモリライト信号２４とメモリリード
信号２５は出力されなくなる。かくして本発明を利用す
ることにより、マイク。
プロセッサ（ＭＰＵ）１１は入出力回路２２とのデータ
転送を記憶回路２１とのデータ転送と同様に実行させる
ことができ、同一の命令で制御できることで高速な処理
が可能となった。また、入出力回路に割り当てられた記
憶回路中のアドレス部分４１に診断プログラムを内蔵さ
せて、テストモードスイッチ３１を附加することにより
制御装置の診断も可能となり、したがって入出力回路２
２に割り当てられた記憶回路２１の容量を効率的に利用
できるようになった。
転送を記憶回路２１とのデータ転送と同様に実行させる
ことができ、同一の命令で制御できることで高速な処理
が可能となった。また、入出力回路に割り当てられた記
憶回路中のアドレス部分４１に診断プログラムを内蔵さ
せて、テストモードスイッチ３１を附加することにより
制御装置の診断も可能となり、したがって入出力回路２
２に割り当てられた記憶回路２１の容量を効率的に利用
できるようになった。
さらに従来の方式では、入出力回路２２の制御用信号と
して、１／０ライト信号、１／０リード信号が必要であ
ったが、本発明を適用すれば、それらの信号も不用とな
り益するところが多い。
して、１／０ライト信号、１／０リード信号が必要であ
ったが、本発明を適用すれば、それらの信号も不用とな
り益するところが多い。
第１図は従来のマイクロプロセッサを用いた制御装置の
ブロック図、第２図は従来装置における記憶回路と入出
力機器との制御方法の説明図、第３図は本発明の一実施
例のブロックダイアグラム、第４図は記憶回路の各部に
割り当てたアドレスの説明である。 １０・・・・・・共通バス、１１・・…・マイクロプロ
セッサ（ＭＰＵ）、１２……ランダムアクセスメモリ回
路（ＲＡＭ）、１３・・・…リードオンリーメモリ回路
（ＲＯＭ）、１４……入力回路（Ｉｎｐｕｔ）、１５・
・・・・・０出力回路（Ｏｕｔｐｕｔ）、２１・・・・
・・記憶回路、２２・・・・・・入出力回路、２３・・
・・・・アドレス信号、２４・・・・・・メモリライト
信号、２５・・・・・・メモリリード信号、２６・・・
・・・１／０ライト信号、２７・・・・・・１／０リー
ド信号、３１・・・・・・テストモードスイッチ、３２
・・・夕・・・デコード回路、３３〜３８・・・・・・
論理頭回路（条件回路）、３９１〜３９３・・・・・・
インバータ（電圧位相反転）回路。 券！図 第２図 第３図 第４図
ブロック図、第２図は従来装置における記憶回路と入出
力機器との制御方法の説明図、第３図は本発明の一実施
例のブロックダイアグラム、第４図は記憶回路の各部に
割り当てたアドレスの説明である。 １０・・・・・・共通バス、１１・・…・マイクロプロ
セッサ（ＭＰＵ）、１２……ランダムアクセスメモリ回
路（ＲＡＭ）、１３・・・…リードオンリーメモリ回路
（ＲＯＭ）、１４……入力回路（Ｉｎｐｕｔ）、１５・
・・・・・０出力回路（Ｏｕｔｐｕｔ）、２１・・・・
・・記憶回路、２２・・・・・・入出力回路、２３・・
・・・・アドレス信号、２４・・・・・・メモリライト
信号、２５・・・・・・メモリリード信号、２６・・・
・・・１／０ライト信号、２７・・・・・・１／０リー
ド信号、３１・・・・・・テストモードスイッチ、３２
・・・夕・・・デコード回路、３３〜３８・・・・・・
論理頭回路（条件回路）、３９１〜３９３・・・・・・
インバータ（電圧位相反転）回路。 券！図 第２図 第３図 第４図
Claims (1)
- １ 中央演算処理回路と記憶回路と入出力回路とから構
成される演算装置において、記憶回路の一部の領域を入
出力回路のアドレス指定と重ねて用いることにより、入
出力回路と中央演算処理回路のデータ授受が記憶回路と
中央演算処理回路のデータ授受と同様に行なえるように
するとともに、重なり合つた記憶回路には制御装置の診
断プログラムを内蔵させることにより、中央演算処理回
路と記憶回路の点検を可能にしたことを特徴とする制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53119507A JPS6019533B2 (ja) | 1978-09-28 | 1978-09-28 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53119507A JPS6019533B2 (ja) | 1978-09-28 | 1978-09-28 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5547547A JPS5547547A (en) | 1980-04-04 |
| JPS6019533B2 true JPS6019533B2 (ja) | 1985-05-16 |
Family
ID=14762964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53119507A Expired JPS6019533B2 (ja) | 1978-09-28 | 1978-09-28 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357435A (ja) * | 1986-08-25 | 1988-03-12 | Mitsui Eng & Shipbuild Co Ltd | コンテナクレ−ン |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156356A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | マイクロコンピユ−タ |
-
1978
- 1978-09-28 JP JP53119507A patent/JPS6019533B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6357435A (ja) * | 1986-08-25 | 1988-03-12 | Mitsui Eng & Shipbuild Co Ltd | コンテナクレ−ン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5547547A (en) | 1980-04-04 |
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