JPS5892005A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS5892005A JPS5892005A JP18977681A JP18977681A JPS5892005A JP S5892005 A JPS5892005 A JP S5892005A JP 18977681 A JP18977681 A JP 18977681A JP 18977681 A JP18977681 A JP 18977681A JP S5892005 A JPS5892005 A JP S5892005A
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- JP
- Japan
- Prior art keywords
- input
- output
- card
- memory
- address
- Prior art date
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- Granted
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1188—Detection of inserted boards, inserting extra memory, availability of boards
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、逐次実行方式のプログラマブル・コントロ
ーラ（以下、これをＰＣという）に係わり、特に処理速
度の＾連化を達成したものである。
ーラ（以下、これをＰＣという）に係わり、特に処理速
度の＾連化を達成したものである。
周知の如く、ＰＣには入力の制御方式によって１１０リ
フレッシュ方式と逐次実行方式とが知られている。
フレッシュ方式と逐次実行方式とが知られている。
Ｉ１０１０リフレツシユ方、定期的に入力→メモリ、メ
モリ→出力というデータの転送を繰り返し行なうもので
、プログラムの実行は全てメモリ上のデータに基づいて
行なわれる。このため、使用されていない入出力、メモ
リをも含めてリフレッシュされるため、それが無駄な時
間になる他、プログラムを逐次実行する時点において、
入出力。
モリ→出力というデータの転送を繰り返し行なうもので
、プログラムの実行は全てメモリ上のデータに基づいて
行なわれる。このため、使用されていない入出力、メモ
リをも含めてリフレッシュされるため、それが無駄な時
間になる他、プログラムを逐次実行する時点において、
入出力。
メモリとも処理が済んでしまうような方式が存在すると
、このリフレッシュのための時間そのものが完全な無駄
時間となる。
、このリフレッシュのための時間そのものが完全な無駄
時間となる。
このような理由で逐次実行方式の方が原理的にリフレッ
シュ方式より処理速度を速めることが可能である。
シュ方式より処理速度を速めることが可能である。
しかしながら、従来の逐次実行方式の場合、パ□ スラ
インが入出力装置とメモリとで別々であったり、たとえ
パスラインが同じであってもアドレスの割付けが興なる
等のため、実行時点でメモリと入出力装置とに別々にデ
ータを与えたり、入力カードがあるかないかを予めスキ
ャンした後、入出力何れかのデータを選択的に取込む必
要があり、その処理が速度を遅らす一つの要因となって
いた。
インが入出力装置とメモリとで別々であったり、たとえ
パスラインが同じであってもアドレスの割付けが興なる
等のため、実行時点でメモリと入出力装置とに別々にデ
ータを与えたり、入力カードがあるかないかを予めスキ
ャンした後、入出力何れかのデータを選択的に取込む必
要があり、その処理が速度を遅らす一つの要因となって
いた。
この結榮、リフレッシュ方式と処理速度が殆ど変らず、
結局プログラム構成が簡単なリフレッシュ方式が採用さ
れているのが現状である。
結局プログラム構成が簡単なリフレッシュ方式が採用さ
れているのが現状である。
この発明は、上記の問題を解決するためになされたもの
で、その目的とするところは入出力装置（入出カラツク
）とメモリとが同じ方式（リード・入力／ライト・出力
）で制御されることに着目し、両者を同じパスラインに
配した上、アドレスは同一のものを割付け、更に入出力
カードの別を示す信号をゲートとしてメモリをコントロ
ールできるようにしたものである。
で、その目的とするところは入出力装置（入出カラツク
）とメモリとが同じ方式（リード・入力／ライト・出力
）で制御されることに着目し、両者を同じパスラインに
配した上、アドレスは同一のものを割付け、更に入出力
カードの別を示す信号をゲートとしてメモリをコントロ
ールできるようにしたものである。
すなわち、出力時にはメモリと入出力＠置には同じデー
タが書込まれ、入力時には入力カードが存在する場合は
メモリに禁止が掛かり、入力カードの内容のみが読込ま
れる。
タが書込まれ、入力時には入力カードが存在する場合は
メモリに禁止が掛かり、入力カードの内容のみが読込ま
れる。
これに対して入力カードが存在しないかあるい読込まれ
ることにより、前述のような処理は不要となって入出力
カードでの無駄時間を節約し、＾速のＰＣを提供するこ
とが可能となるのである。
ることにより、前述のような処理は不要となって入出力
カードでの無駄時間を節約し、＾速のＰＣを提供するこ
とが可能となるのである。
以下に、この発明の好適な一実施例を添付図面に従って
詳細に説明する。
詳細に説明する。
第１図は、この実施例に係わるＰＣの電気的な全体構成
を示すブロック図、第２図は内部メモリの構成を示すメ
モリマツプ、第３図は入力カード。
を示すブロック図、第２図は内部メモリの構成を示すメ
モリマツプ、第３図は入力カード。
出力カードにそれぞれ設けられた識別用パターンの構成
を示す図、第４図はこのＰＣで使用されるラダーダイヤ
グラムの一例を示す図、第５図はシステムプログラムの
構成を示すフローチャートである。
を示す図、第４図はこのＰＣで使用されるラダーダイヤ
グラムの一例を示す図、第５図はシステムプログラムの
構成を示すフローチャートである。
第１図に示す如く、この実施例のＰＣは、マイクロプロ
セッサで構成されたＣＰＵ１と、ＲＯＭで構成されたシ
ステムプログラムメモリ２と、ＲＡＭで構成されたユー
ザプログラムメモリ３と、キーボード等で構成される操
作部４と、ＲＡＭで構成される内部メモリ５及び複数台
（図示例では２台）の入出カラツク６−１．６−２とに
より構成されている。そして、内部メモリ５と入出カラ
ツク６−１．６−２とはそれぞれＣＰＵ１へ通ずる共通
のパスライン７に接続されている。
セッサで構成されたＣＰＵ１と、ＲＯＭで構成されたシ
ステムプログラムメモリ２と、ＲＡＭで構成されたユー
ザプログラムメモリ３と、キーボード等で構成される操
作部４と、ＲＡＭで構成される内部メモリ５及び複数台
（図示例では２台）の入出カラツク６−１．６−２とに
より構成されている。そして、内部メモリ５と入出カラ
ツク６−１．６−２とはそれぞれＣＰＵ１へ通ずる共通
のパスライン７に接続されている。
各入出カラツク６−１．６−２内には、それぞれ全部で
８枚の入力又は出力カードが接続可能に構成されるとと
もに、パスライン７上に当該ラックの何れのカードに対
応するアドレスデータが送出されたかを検出するアドレ
ス選択回路８−１゜８−２が設けられている。
８枚の入力又は出力カードが接続可能に構成されるとと
もに、パスライン７上に当該ラックの何れのカードに対
応するアドレスデータが送出されたかを検出するアドレ
ス選択回路８−１゜８−２が設けられている。
そして、パスライン７上に何れかのアドレスデータが送
出されると、該当するアドレス選択回路８−１又は８−
２が動作し、これによりアドレス指定された入力又は出
力カードは、パスライン７を構成するデータバスに接続
されることとなる。
出されると、該当するアドレス選択回路８−１又は８−
２が動作し、これによりアドレス指定された入力又は出
力カードは、パスライン７を構成するデータバスに接続
されることとなる。
入力カ一ド９．出力カード１０はそれぞれ８回路分の入
力回路又は出力口路を内蔵して０る。入力カードとして
は、例えば入力端子に供給された電流信号を電圧信号に
変換するＩ ／Ｖｌｌ換回路と、このＩ／Ｖ変挽回路の
出力電圧をデータバスに載せるためのゲート回路等によ
って構成されており、この入力ゲート回路はＣＰＬｌｌ
からパスライン７上に送出されるライト信号によって開
閉Ｉ制御される。また、出力回路は例えば、ｃｐｕｉか
ら／＜スライン７上に送出されるライト信号に応じて、
データバス上に送出された出力データをラッチするラッ
チ回路と、このラッチ回路の出力で駆動されるドライバ
回路等によって構成されており、これらの入り又は出力
回路は＃紀アドレス選択回路８−１．８−２の作用によ
ってカード単位で能動化されることとなる。
力回路又は出力口路を内蔵して０る。入力カードとして
は、例えば入力端子に供給された電流信号を電圧信号に
変換するＩ ／Ｖｌｌ換回路と、このＩ／Ｖ変挽回路の
出力電圧をデータバスに載せるためのゲート回路等によ
って構成されており、この入力ゲート回路はＣＰＬｌｌ
からパスライン７上に送出されるライト信号によって開
閉Ｉ制御される。また、出力回路は例えば、ｃｐｕｉか
ら／＜スライン７上に送出されるライト信号に応じて、
データバス上に送出された出力データをラッチするラッ
チ回路と、このラッチ回路の出力で駆動されるドライバ
回路等によって構成されており、これらの入り又は出力
回路は＃紀アドレス選択回路８−１．８−２の作用によ
ってカード単位で能動化されることとなる。
そして、各出力カードあるいは入力カードが接続される
べきラックのコネクタには、第１図に示す如＜０００〜
１７７のアドレスが付されている。
べきラックのコネクタには、第１図に示す如＜０００〜
１７７のアドレスが付されている。
更に、各入出カラツク６−１．６−２内には８本のカー
ド識別ラインＬＯ−１７と、１本のアースラインＬＥと
が配設されており、これらのラインはそれぞれ各カード
に設けられたカード識別パターンに接続可能に構成され
ている。
ド識別ラインＬＯ−１７と、１本のアースラインＬＥと
が配設されており、これらのラインはそれぞれ各カード
に設けられたカード識別パターンに接続可能に構成され
ている。
第３図（Ａ）、（Ｂ）に示す如く、各識別パターンは、
アースラインＬＥに通ずるアースノ（ターン１１と、各
カード識別ラインＬＯ−１７に通ずるカードパターン１
２とにより構成されており、入力カード９に設けられた
アースパターン１１とカードパターン１２とは電気的に
導通しているの゛に対し、出力カード１０に設けられた
アースパターン１１とカードパターン１２とは非導通状
態となっている。
アースラインＬＥに通ずるアースノ（ターン１１と、各
カード識別ラインＬＯ−１７に通ずるカードパターン１
２とにより構成されており、入力カード９に設けられた
アースパターン１１とカードパターン１２とは電気的に
導通しているの゛に対し、出力カード１０に設けられた
アースパターン１１とカードパターン１２とは非導通状
態となっている。
このため、入力カード９をラックに接続した場合、該当
するカード識別ラインＬＯ−１７とアースパターンＬＥ
との藺は導通するのに対し、出力カードを接続した場合
これらのラインは非導通状態となる。
するカード識別ラインＬＯ−１７とアースパターンＬＥ
との藺は導通するのに対し、出力カードを接続した場合
これらのラインは非導通状態となる。
そして、これら各カード識別ラインＬＯ−１７の出力信
号は、アドレス選択回路８−１．８−２によってそれぞ
れ切替制御されるマルチプレクサ１３−１．１３−２を
介して取出され、後述する内部メモリ５のチップセレク
ト端子Ｃ８に供給される。
号は、アドレス選択回路８−１．８−２によってそれぞ
れ切替制御されるマルチプレクサ１３−１．１３−２を
介して取出され、後述する内部メモリ５のチップセレク
ト端子Ｃ８に供給される。
内部メモリ５内には、ラック６−１．６−２に割付けら
れたアドレス０００〜１７７と同一のアドレスが第２図
に示す如く割付けられており、従ってチップセレクト端
子Ｏ８に°Ｌ″が供給されている状態において、パスラ
イン７を構成するデータバス上に所定のアドレスデータ
が送出されると、内部メモリ５内の当該アドレスの内容
は、リード又はライト可能な状態となる。
れたアドレス０００〜１７７と同一のアドレスが第２図
に示す如く割付けられており、従ってチップセレクト端
子Ｏ８に°Ｌ″が供給されている状態において、パスラ
イン７を構成するデータバス上に所定のアドレスデータ
が送出されると、内部メモリ５内の当該アドレスの内容
は、リード又はライト可能な状態となる。
次に、以上の構成よりなるＰＣの動作を、第５図のフロ
ーチャートに従って説明する。
ーチャートに従って説明する。
第４図に示す如く、今仮に入力０４０がオンした場合、
外部出力ＯＯＯをオンし、次いで入力０４１と外部出力
０００とのアンド条件に基づいて、内部出力１４０をオ
ンすべきラダーダイヤグラムを構成したものとする。
外部出力ＯＯＯをオンし、次いで入力０４１と外部出力
０００とのアンド条件に基づいて、内部出力１４０をオ
ンすべきラダーダイヤグラムを構成したものとする。
このユーザプログラムがユーザプログラムメモリ３に格
納されている状態において、第５図に示すプログラムが
実行されると、まずイニシャル処理（１）が実行され、
内部メモリ５及び出力カード１０は所定のリセット動作
が行なわれ、その内容はクリアされる。
納されている状態において、第５図に示すプログラムが
実行されると、まずイニシャル処理（１）が実行され、
内部メモリ５及び出力カード１０は所定のリセット動作
が行なわれ、その内容はクリアされる。
次いで、ステップ（２）が実行されると、ユーザプログ
ラムメモリ３内からはユーザ命令の一つが読出される。
ラムメモリ３内からはユーザ命令の一つが読出される。
今仮に、第４図のラダーダイヤグラムの一列目の命令が
読出されたとすると、これは入力データ０４０を読込み
、その内容を判定するものであるから、続いてステップ
（３）の実行結果はＮｏとなるとともに、ステップ（８
）の実行結果もＮＯとなり、以下同様にして該当命令語
の判定が行われた後、ＬＯＲＤ命令が実行され、パスラ
イン７上にはアドレスデータ０４０が送出される。
読出されたとすると、これは入力データ０４０を読込み
、その内容を判定するものであるから、続いてステップ
（３）の実行結果はＮｏとなるとともに、ステップ（８
）の実行結果もＮＯとなり、以下同様にして該当命令語
の判定が行われた後、ＬＯＲＤ命令が実行され、パスラ
イン７上にはアドレスデータ０４０が送出される。
ここで、第１図に示す如くラック６−１のアドレス０４
０に対応する接続箇所には１、入力カードが実際に接続
されている。このため、パスライン７上に送出されたア
ドレスデータ０４０に対応して、該当する入力カードが
アドレス指定されると、マルチプレクサ１３−１からは
、カード識別信号“Ｈ”が出力され、このカード識別信
号１１ Ｈ＄１によって内部メモリ５はディスイネーブ
ルされる。
０に対応する接続箇所には１、入力カードが実際に接続
されている。このため、パスライン７上に送出されたア
ドレスデータ０４０に対応して、該当する入力カードが
アドレス指定されると、マルチプレクサ１３−１からは
、カード識別信号“Ｈ”が出力され、このカード識別信
号１１ Ｈ＄１によって内部メモリ５はディスイネーブ
ルされる。
この結果、ｃｐｕｉには入力カード９からのデータが取
込まれ、内部メモリ５からは何のデータも取込まれない
こととなる。そして、この取込まれたデータは図示しな
いパワーフローレジスタに格納される。
込まれ、内部メモリ５からは何のデータも取込まれない
こととなる。そして、この取込まれたデータは図示しな
いパワーフローレジスタに格納される。
次いで、ステップ（２）に戻り、次の命令語であるＯＵ
Ｔ ０００が読出される。この結果１．、ステップ（
３）Ｎｏ→ステップ（８）ＹＥＳとなり、続いてステッ
プ（９）、（１０）、（１１）が順次実行される。
Ｔ ０００が読出される。この結果１．、ステップ（
３）Ｎｏ→ステップ（８）ＹＥＳとなり、続いてステッ
プ（９）、（１０）、（１１）が順次実行される。
ここで、第１図に示す如くラック６−１のアドレスＯＯ
Ｏに対応する接続箇所には、出力カードが実際に接続さ
れている。
Ｏに対応する接続箇所には、出力カードが実際に接続さ
れている。
このため、パスライン７上に送出されたアドレスデータ
ＯＯＯに対応して、該当する出力カードがアドレス指定
されると、マルチプレクサ１３−１からは、カード識別
信号“Ｌ ”が出力され、このカード識別信号“Ｌ′に
よって内部メモリ５はイネーブルされる。この結果、パ
スライン７上に送出された出力データは、内部メモリ５
のアドレス００−０に対応するエリアと、出力カード１
０のアドレス０００に対応するアドレスとの双方に対し
て同時に書込まれることとなる。
ＯＯＯに対応して、該当する出力カードがアドレス指定
されると、マルチプレクサ１３−１からは、カード識別
信号“Ｌ ”が出力され、このカード識別信号“Ｌ′に
よって内部メモリ５はイネーブルされる。この結果、パ
スライン７上に送出された出力データは、内部メモリ５
のアドレス００−０に対応するエリアと、出力カード１
０のアドレス０００に対応するアドレスとの双方に対し
て同時に書込まれることとなる。
次いで、再びステップ（２）に戻り、次の命令語が読出
されると、これは入力０４１を参照すべき命令であるか
ら、前述と同様にしてステップ□ （３）、（８）の実
行結果はＮｏとなり、続いてＬＯＲＤ ０４１が実行
されて入力０４１の状瑠が該当する入力カードから取り
込まれ、この状態は図示しないパワーフローレジスタに
記憶される。
されると、これは入力０４１を参照すべき命令であるか
ら、前述と同様にしてステップ□ （３）、（８）の実
行結果はＮｏとなり、続いてＬＯＲＤ ０４１が実行
されて入力０４１の状瑠が該当する入力カードから取り
込まれ、この状態は図示しないパワーフローレジスタに
記憶される。
次いで、再びステップ（２）に戻り、次の命令が読出さ
れると、この命令はＡＮＤ ０００であって、これは
出力データを参照すべき命令であるから、ステップ（３
）の実行結果はＹＥＳとなり、続いてステップ（４）、
（５）、（６）、（７）が順次実行される。
れると、この命令はＡＮＤ ０００であって、これは
出力データを参照すべき命令であるから、ステップ（３
）の実行結果はＹＥＳとなり、続いてステップ（４）、
（５）、（６）、（７）が順次実行される。
まず、ステップ（４）が実行されると、パスライン７を
構成するアドレスバス上にはアドレス０００が送出され
る。ここで、前述した如くラック６−１のアドレス００
０に対応した接続箇所には、出力カード１０が実際に接
続されている。このため、ステップ（４）が実行されて
アドレスバス上にアドレス０００送出されると、マルチ
プレクサ１３−１の出力は“Ｌ″となり、この゛Ｌ″出
力によって内部メモリ５はイネーブルされる。
構成するアドレスバス上にはアドレス０００が送出され
る。ここで、前述した如くラック６−１のアドレス００
０に対応した接続箇所には、出力カード１０が実際に接
続されている。このため、ステップ（４）が実行されて
アドレスバス上にアドレス０００送出されると、マルチ
プレクサ１３−１の出力は“Ｌ″となり、この゛Ｌ″出
力によって内部メモリ５はイネーブルされる。
この状鍜において、ステップ（５）が実行されてパスラ
イン７上にリード信号が送出されると、本来出力ｈ−ド
１０はリード信号に対して応答しないから出力カードら
は何のデータも取込まれないのに対して、内部メモリ５
からはアドレスＯＯの記憶内容が読出され、パスライン
７上に送出される。
イン７上にリード信号が送出されると、本来出力ｈ−ド
１０はリード信号に対して応答しないから出力カードら
は何のデータも取込まれないのに対して、内部メモリ５
からはアドレスＯＯの記憶内容が読出され、パスライン
７上に送出される。
この状ｌにおいてステップ（６）が実行されると、パス
ライン７上に送出された内部メモリ５のアドレスＯＯＯ
の内容はｃｐｕｉに取込まれ、続いてステップ（７）の
実行とともにＡＮＤ演算が実行される訳である。
ライン７上に送出された内部メモリ５のアドレスＯＯＯ
の内容はｃｐｕｉに取込まれ、続いてステップ（７）の
実行とともにＡＮＤ演算が実行される訳である。
次いで、ステップ（２）に戻り、次の命令語が読出され
ると、この命令はそれまでのパワーフローレジスタの内
容を、内部出力１４０に出力する命令であるから、ステ
ップ（３）Ｎｏ→ステップ（８）ＹＥＳとなり、統いて
ステップ（９）。
ると、この命令はそれまでのパワーフローレジスタの内
容を、内部出力１４０に出力する命令であるから、ステ
ップ（３）Ｎｏ→ステップ（８）ＹＥＳとなり、統いて
ステップ（９）。
（１０）、（１１）が順次実行される。
まず、ステップ（９）が実行されると、それまでのパワ
ー７０−レジスタの演算結果はパスライン７を構成する
データバス上に送出される。次いで、ステップ（１０）
が実行されると、アドレス１４０に相当するアドレスデ
ータがアドレスバス上に送出される。
ー７０−レジスタの演算結果はパスライン７を構成する
データバス上に送出される。次いで、ステップ（１０）
が実行されると、アドレス１４０に相当するアドレスデ
ータがアドレスバス上に送出される。
ここで、第１図に示す如くラック６−２のアドレス１４
０に対応する接続箇所には、入力又は出力の何れのカー
ドも接続されておらず、空きの状態にある。
０に対応する接続箇所には、入力又は出力の何れのカー
ドも接続されておらず、空きの状態にある。
このため、アドレスバス上にアドレス１４０が送出され
るとマルチプレクサ１３−２の出力は“Ｌ”となり、こ
の“Ｌ”信号によって内部メモリ５はイネーブルされる
。
るとマルチプレクサ１３−２の出力は“Ｌ”となり、こ
の“Ｌ”信号によって内部メモリ５はイネーブルされる
。
この結果、続いてステップ（１１）によってパスライン
７上にライト信号を送出すると、パスライン７上に送出
された演算データは、内部メモリ５内のアドレス１４０
に対応する記憶エリアに自動的に記憶されることとなる
。
７上にライト信号を送出すると、パスライン７上に送出
された演算データは、内部メモリ５内のアドレス１４０
に対応する記憶エリアに自動的に記憶されることとなる
。
かくして、この実施例に係わるＰＣによれば、各ラック
６−１．６−２と内部メモリ５とを共通のパスライン７
に接続するとともに、両者に同一の共通アドレスを割付
け、更に各ラック内には各カード専用の識別ライン１０
〜１７及びアースラインＬＥを設けるとともに、各入力
又は出力カード９．１０には、カード固有の識別ｌ（タ
ーン１２とアースパターン１１とを導通又は非導通に区
別して形成し、これら識別ラインＬＯ−１７の出力をマ
ルチプレクサ１３−１〜１３−２を介して該当するアド
レッシング動作に連動して取り出し、これを内部メモリ
５のチップセレクト端子Ｃ８に供給するようにしている
ため、ＣＰＵ１として番よパスライン７上にアドレスデ
ータ、入出力データ。
６−１．６−２と内部メモリ５とを共通のパスライン７
に接続するとともに、両者に同一の共通アドレスを割付
け、更に各ラック内には各カード専用の識別ライン１０
〜１７及びアースラインＬＥを設けるとともに、各入力
又は出力カード９．１０には、カード固有の識別ｌ（タ
ーン１２とアースパターン１１とを導通又は非導通に区
別して形成し、これら識別ラインＬＯ−１７の出力をマ
ルチプレクサ１３−１〜１３−２を介して該当するアド
レッシング動作に連動して取り出し、これを内部メモリ
５のチップセレクト端子Ｃ８に供給するようにしている
ため、ＣＰＵ１として番よパスライン７上にアドレスデ
ータ、入出力データ。
リード信号及びライト信号を通常どおり出力するだけで
、自動的に入力カード又は内部メモ暑）５ｈＸらのデー
タの読込みあるいは内部メモリ５内へのデータの書込み
が行なわれることとなり、在来のＣＰＵＩ側において各
カードの種別を識別する方式等に比べ、そのデータ転送
処理に要する時間を著しく短縮化し、この種ＰＣの高速
化に資するも 。
、自動的に入力カード又は内部メモ暑）５ｈＸらのデー
タの読込みあるいは内部メモリ５内へのデータの書込み
が行なわれることとなり、在来のＣＰＵＩ側において各
カードの種別を識別する方式等に比べ、そのデータ転送
処理に要する時間を著しく短縮化し、この種ＰＣの高速
化に資するも 。
のである。
以上の実施例の説明でも明らかなように、この発明によ
るＰＣによれば、この種逐次実行方式を採用したＰＣに
おける処理速度を著しく高速化し、殊にユーザプログラ
ムが大容量化したような場合に著しい効梁を発揮するも
のである。
るＰＣによれば、この種逐次実行方式を採用したＰＣに
おける処理速度を著しく高速化し、殊にユーザプログラ
ムが大容量化したような場合に著しい効梁を発揮するも
のである。
第１図は、この実ｍ例に係わるＰＣの電気的な全体構成
を示すブロック図、第２図は内部メモ１ノの構成を示す
メモリマツプ、第３図は入力カード。 出力カードにそれぞれ設けられた識別用パターンの構成
を示す図、第４図はこのＰＣで快用されるラダーダイヤ
グラムの一例を示す図、第５図はシステムプログラムの
構成を示すフローチャートである。 １・・・・・・ＣＰＵ ２・・・・・・システムプログラムメモリ３・・・・・
・ユーザプログラムメモリ４・・・・・・操作部 ５・・・・・・内部メモリ ６−１．６−２・・・・・・入出カラツク７・・・・・
・パスライン ８−１．８−２・・・・・・アドレス選択回路９・・・
・・・入力カード １０・・・・・・出力カード １１・・・・・・アースパターン １２・・・・・・カードパターン 特許出願人
を示すブロック図、第２図は内部メモ１ノの構成を示す
メモリマツプ、第３図は入力カード。 出力カードにそれぞれ設けられた識別用パターンの構成
を示す図、第４図はこのＰＣで快用されるラダーダイヤ
グラムの一例を示す図、第５図はシステムプログラムの
構成を示すフローチャートである。 １・・・・・・ＣＰＵ ２・・・・・・システムプログラムメモリ３・・・・・
・ユーザプログラムメモリ４・・・・・・操作部 ５・・・・・・内部メモリ ６−１．６−２・・・・・・入出カラツク７・・・・・
・パスライン ８−１．８−２・・・・・・アドレス選択回路９・・・
・・・入力カード １０・・・・・・出力カード １１・・・・・・アースパターン １２・・・・・・カードパターン 特許出願人
Claims (1)
- （１）１または２以上の入出カラツクを有するとともに
、各ラックには１又は２以上の入力又は出力カードが接
続可能に構成され、かつ入力又は出力カード単位で入出
力データの転送を行なうプログラマブル・コントローラ
において； 前記各入出カラツクが接続される共通パスラインに対し
て内部メモリを接続するとともに、この内部メモリには
各ラックに対応する同一アドレスを割付け１．かつ各入
力又は出力カードには、当該カードに対するアドレス指
定動作に応答して、当該カードの入出力の別を示す識別
信号を出力するカード識別回路を内蔵し： 前記識別信号によって前記内部メモリを能動化制御する
ように構成したことを特徴とするプログラマブル・コン
トロ、ニラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18977681A JPS5892005A (ja) | 1981-11-26 | 1981-11-26 | プログラマブル・コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18977681A JPS5892005A (ja) | 1981-11-26 | 1981-11-26 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892005A true JPS5892005A (ja) | 1983-06-01 |
| JPH0321924B2 JPH0321924B2 (ja) | 1991-03-25 |
Family
ID=16247002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18977681A Granted JPS5892005A (ja) | 1981-11-26 | 1981-11-26 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697125A (en) * | 1986-03-24 | 1987-09-29 | Performance Controls, Inc. | Method and apparatus for determining shaft position and for providing commutation signals |
| JPS6372604U (ja) * | 1986-10-27 | 1988-05-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474090A (en) * | 1977-11-24 | 1979-06-13 | Toyoda Mach Works Ltd | Sequence controller |
-
1981
- 1981-11-26 JP JP18977681A patent/JPS5892005A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5474090A (en) * | 1977-11-24 | 1979-06-13 | Toyoda Mach Works Ltd | Sequence controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697125A (en) * | 1986-03-24 | 1987-09-29 | Performance Controls, Inc. | Method and apparatus for determining shaft position and for providing commutation signals |
| JPS6372604U (ja) * | 1986-10-27 | 1988-05-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321924B2 (ja) | 1991-03-25 |
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