JPH0449456A - マイクロコンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ・システムに関し、特に
リセット入力とリセット応答出力を有し、リセット応答
出力に同期して外部データ・バスに固有のデータを出力
するマイクロコンピュータ・システムに関する。

〔従来の技術〕

第２図は従来のマイクロコンピュータ・システムの一例
のブロック図である。

マイクロコンピュータ１８のシステム・バス１９はセレ
クト信号２１によって選択されるセレクタ２２を介して
システム・バス２３あるいはシステム・バス２４のいず
れか一方と接続される。

システム・バス１９に接続されたデコーダ２０はマイク
ロコンピュータ１８のアドレス空間のある固定のアドレ
スに割り付りられており、マイクロコンピュータ１８は
そのアドレスへ書き込みを行うことによりセレクト信号
２１を制御する。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータ・システムは、マ
イクロコンピュータの書き込み動作によりマイクロコン
ピュータのシステム・バスを切り替えるようになってい
るので、マイクロコンピュータがリセット解除によって
プログラムの実行を開始した後、プログラムの手順に従
わなければシステム・バスの切り替えができない。

つまり、リセット解除によるシステムの動作開始時に、
システムを制御するマイクロコンピュータに合わせてシ
ステム・バスを選択することができなかった。

本発明の目的は、システム・バスの選択できるマイクロ
コンピュータ・システムを提供することにある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータ・システムは、リセット
入力とリセット応答出力信号を有し、該リセット応答出
力信号に同期して外部データ・バスに固有のデータを出
力するマイクロコンピュータと、前記外部データ・バス
上のデータをデコードし、前記マイクロコンピュータの
リセット応答出力によりラッチするデコーダと、該デコ
ーダの出力信号により前記マイクロコンピュータに接続
されるシステム・バスを切り替えるセレクタとを有して
構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

データ・バス幅の異なる複数種の外部インタフェースを
持つマイクロコンピュータ１は、リセット信号５に対し
、リセット応答信号６に同期して下位データ・バス７に
データ・バス幅を示す固有データを出力する。

デコーダ１０はこの固有データをデコードし、セレクト
信号１５を出力するとともにリセット応答信号６によっ
て出力をラッチする。

一方、メモリは上位バンク・メモリ１３と下位バンク・
メモリ１４から構成され、入出力の制御をするリード・
ステータス信号３とライト・ステータス信号４のほかア
ドレス・バス２がそれぞれのバンクに接続されている。

アドレス・デコーダ９はアドレス信号の一部をデコード
することにより上位バンク・メモリ１３と下位バンク・
メモリ１４に対しそれぞれチップ・セレクト信号１１．
１２を供給する。

また、セレクタ１６は上位バンク・メモリ１３にデータ
・バス１７を介して下位データ・バス７あるいは上位デ
ータ・バス８のいずれか一方を接続する。

本回路はマイクロコンピュータ１がリセット入力時に出
力する固有データにより２種類のデータ・バス幅のうち
１種類のデータ・バス幅を選択するもので、広いデータ
・バス幅を選択した場合、データ・バス１７に上位デー
タ・バス８が接続され、チップ・セレクト信号１１．１
２はそれぞれ上位バンク、下位バンクの選択を行う。

また、狭いデータ・バス幅を選択した場合、データ・バ
ス１７に下位データ・バス７が接続され、チップ・セレ
クト信号１１．１２はそれぞれアドレスの隔った別のメ
モリ・エリアを選択する。

以上により、データ・バス幅の異なる２種類のマイクロ
コンピュータを単一のシステムで動作させることができ
る。

〔発明の効果〕

以上説明したように本発明は、リセット入力によりマイ
クロコンピュータが出力するマイクロコンピュータ固有
のデータをデコードし、マイクロコンピュータのシステ
ム・バスを選択することにより、リセット解除によるシ
ステムの動作開始時に、マイクロコンピュータの機種や
回路版数を従ってシステム・バスつまりマイクロコンピ
ュータの動作するハードウェア環境を切り替えることが
できる。

すなわち、単一のシステムを端子配列、動作の異なる複
数のマイクロコンピュータに制御させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
のマイクロコンピュータ・システムの一部 ＝６ 例のフロック図である。 １．１８・・マイクロコンピュータ、２・・・アドレス
・バス、３・・・リード・ステータス信号、４・・・ラ
イ１〜・ステータス信号、５・・・リセット信号、６・
・・リセッ１へ応答信号、７・下位データ・バス、８・
・上位データ・バス、９・・・アドレス・デコーダ、１
．０．２０・デコーダ、１１．１２・・チップ・セレク
ト信号、１３・・・上位パンク・メモリ、１４・・下位
バンク・メモリ、１５．２１・・・セレクト信号、１６
．２２・・・セレクタ、１７・・・データ・バス、］、
９．２３．２４・・システム・バス。

Claims (1)

【特許請求の範囲】
1. リセット入力とリセット応答出力信号を有し、該リセッ
   ト応答出力信号に同期して外部データ・バスに固有のデ
   ータを出力するマイクロコンピュータと、前記外部デー
   タ・バス上のデータをデコードし、前記マイクロコンピ
   ュータのリセット応答出力によりラッチするデコーダと
   、該デコーダの出力信号により前記マイクロコンピュー
   タに接続されるシステム・バスを切り替えるセレクタと
   を有することを特徴とするマイクロコンピュータ・シス
   テム。