JPS5856102A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
- Publication number
- JPS5856102A JPS5856102A JP15542981A JP15542981A JPS5856102A JP S5856102 A JPS5856102 A JP S5856102A JP 15542981 A JP15542981 A JP 15542981A JP 15542981 A JP15542981 A JP 15542981A JP S5856102 A JPS5856102 A JP S5856102A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- counter
- timer
- read
- rewritable semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15049—Timer, counter, clock-calendar, flip-flop as peripheral
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、タイマもしくはカウンタの現在値全タイマ命
令もしくはカウンタ命令の記憶されている記憶番地に引
続いて記憶するようにしたシーケンスコントローラに関
する。
令もしくはカウンタ命令の記憶されている記憶番地に引
続いて記憶するようにしたシーケンスコントローラに関
する。
一般にかかるシーケンスコントローラにおいては、タイ
マ、カウンタの現在値を、タイマ、カウンタ命令の記憶
されている記憶番地の直ぐ後に記憶するものと、予め定
められた所定の記憶エリアに現在値をまとめて記憶して
おくものとがあるが、後者のものの場合、タイマもしく
はカウンタ番号に基づいて現在値の記憶されている番地
を計算する多ビツト演算が必要となるため、演算処理部
が単ビツト演算機能しか持たない場合には、タイマ、カ
ウンタ命令の直ぐ後に対応するタイマ、カラン名の現在
値を記憶させる前者の方式しが採用できない。
マ、カウンタの現在値を、タイマ、カウンタ命令の記憶
されている記憶番地の直ぐ後に記憶するものと、予め定
められた所定の記憶エリアに現在値をまとめて記憶して
おくものとがあるが、後者のものの場合、タイマもしく
はカウンタ番号に基づいて現在値の記憶されている番地
を計算する多ビツト演算が必要となるため、演算処理部
が単ビツト演算機能しか持たない場合には、タイマ、カ
ウンタ命令の直ぐ後に対応するタイマ、カラン名の現在
値を記憶させる前者の方式しが採用できない。
また、演算処理部が多ビットの計算機能を有する汎用の
演算処理装置であっても、タイマ、カウンタ命令が読出
される度に、その現在値が記憶されている記憶番地を計
算していると、タイマ、カウンタ命令の実行に要する時
間が長くなることになり、シーケンスプログラム中に、
タイマ、カウンタ命令が多いと、スキャンニングタイム
が長く。
演算処理装置であっても、タイマ、カウンタ命令が読出
される度に、その現在値が記憶されている記憶番地を計
算していると、タイマ、カウンタ命令の実行に要する時
間が長くなることになり、シーケンスプログラム中に、
タイマ、カウンタ命令が多いと、スキャンニングタイム
が長く。
なる問題があり、このも・、のにおいても前者の方式％
式％ しかしながら、前者の方式の場合、タイマ、カウンタの
命令に続いて時々刻々変化する値を記憶させることにな
るだめ、シーケンスプログラム全体をコアメモリ、もし
くはバッテリーバックアップ付のＲＡＭ等、不揮発性で
書換え可能なメモリ装置に記憶させる必要があり、シー
ケンスプログラムメモリとして１、安価でかつバッテリ
バックアップを必要としない読出専用メモリを用いるこ
とができない問題があった。
式％ しかしながら、前者の方式の場合、タイマ、カウンタの
命令に続いて時々刻々変化する値を記憶させることにな
るだめ、シーケンスプログラム全体をコアメモリ、もし
くはバッテリーバックアップ付のＲＡＭ等、不揮発性で
書換え可能なメモリ装置に記憶させる必要があり、シー
ケンスプログラムメモリとして１、安価でかつバッテリ
バックアップを必要としない読出専用メモリを用いるこ
とができない問題があった。
本発明はこのような従来の問題点に鑑みてなされたもの
で、その目的とするところは、シーケンスプログラム記
憶用の続出専用メモリと、これと同一の記憶番地を有す
る書換可能な半導体メモリとを並列的に設け、この書換
え可能な半導体メモリにタイマ、・カウンタの現在値を
記憶させることにより、記憶番地の計算をしなくても現
在値の読出しと再書込みができ、かつシーケンスプログ
ラムは安価な読出専用メモリに記憶させ得るようにする
ことを目的とするものである。
で、その目的とするところは、シーケンスプログラム記
憶用の続出専用メモリと、これと同一の記憶番地を有す
る書換可能な半導体メモリとを並列的に設け、この書換
え可能な半導体メモリにタイマ、・カウンタの現在値を
記憶させることにより、記憶番地の計算をしなくても現
在値の読出しと再書込みができ、かつシーケンスプログ
ラムは安価な読出専用メモリに記憶させ得るようにする
ことを目的とするものである。
以下本発明の実施例全図面に基づいて説明する。
第１図において、１ｏはシーケンスブロクリムとタイマ
およびカウンタの設定値、現在値を記憶するメモリで、
このメモリ１０は、シーケンスプログラムとタイマ、カ
ウンタの設定値を固定記憶する読出専用メモリ （以下
ＲＯＭと呼ぶ）１１と、このＲＯＭと同じ記憶番地を有
しタイマ、カウンタの現在値を記憶する書換え可能な半
導体メモリ ｃ以下ＲＡＭと呼ぶ）１２とから構成され
ている。このＲＯＭＩＩとＲＡＭ１２には、プログラム
カウンタ１３から出力されるアドレスデータが共通に与
えられるようになっており、前記ＲＯＭＩＩとＲＡＭ１
２は全く同一のアドレスデータで記憶番地が指定される
。また、ＲＯＭ１１とＲＡＭ１２にはチップ選択端子ａ
Ｓがそれぞれ設けられており、後述する制御ゲート２７
から信号が出力されていない状態ではＲＯＭｌｌ−が選
択されてＲＯＭに記憶されたシーケンスプログラムとタ
イマ、カウンタの設定値の読出しが可能となり、制御ゲ
ート２７から信号が出力された場合のみＲＡＭ１２が選
択されてＲＡＭ１２に対する現在値の読出しと再書込み
が可能となる。
およびカウンタの設定値、現在値を記憶するメモリで、
このメモリ１０は、シーケンスプログラムとタイマ、カ
ウンタの設定値を固定記憶する読出専用メモリ （以下
ＲＯＭと呼ぶ）１１と、このＲＯＭと同じ記憶番地を有
しタイマ、カウンタの現在値を記憶する書換え可能な半
導体メモリ ｃ以下ＲＡＭと呼ぶ）１２とから構成され
ている。このＲＯＭＩＩとＲＡＭ１２には、プログラム
カウンタ１３から出力されるアドレスデータが共通に与
えられるようになっており、前記ＲＯＭＩＩとＲＡＭ１
２は全く同一のアドレスデータで記憶番地が指定される
。また、ＲＯＭ１１とＲＡＭ１２にはチップ選択端子ａ
Ｓがそれぞれ設けられており、後述する制御ゲート２７
から信号が出力されていない状態ではＲＯＭｌｌ−が選
択されてＲＯＭに記憶されたシーケンスプログラムとタ
イマ、カウンタの設定値の読出しが可能となり、制御ゲ
ート２７から信号が出力された場合のみＲＡＭ１２が選
択されてＲＡＭ１２に対する現在値の読出しと再書込み
が可能となる。
このメモリｌＯから読出されたシーケンスプログラムは
、データバスＤＩＢを介してインストラクションレジス
タ１５に供給され、一時記憶される。そして、このイン
ストラクションレジスタ１５に記憶されたシーケンスプ
ログラムデータの内、オペランド部のデータは入出力回
路１６に供給されて、入出力回路１６に接続された入出
力要素の選択が行なわれ、オペコード部は命令デコーダ
１７に供給されてシーケンスプログラムの命令語が解読
される。
、データバスＤＩＢを介してインストラクションレジス
タ１５に供給され、一時記憶される。そして、このイン
ストラクションレジスタ１５に記憶されたシーケンスプ
ログラムデータの内、オペランド部のデータは入出力回
路１６に供給されて、入出力回路１６に接続された入出
力要素の選択が行なわれ、オペコード部は命令デコーダ
１７に供給されてシーケンスプログラムの命令語が解読
される。
１８は命令デコーダ１７によって解読された命令語の種
類に応じたビット演算処理を行なう演算処理回路であり
、解読された命令語がテスト命令である場合には、入出
力回路１６から出力されるオンオフ信号をテストしてそ
の結果を記憶し、出力命令である場合には入出力回路１
６にテスＦ結果に応じた制御信号を出力してオペランド
部で指定された出力要素を付勢および無勢する。さらに
、解読された命令語がタイマ命令かカウンタ命令である
場合には、比較回路２０を作動させて、タイマ動作もし
くはカウンタ動作に必要な処理を行なう。
類に応じたビット演算処理を行なう演算処理回路であり
、解読された命令語がテスト命令である場合には、入出
力回路１６から出力されるオンオフ信号をテストしてそ
の結果を記憶し、出力命令である場合には入出力回路１
６にテスＦ結果に応じた制御信号を出力してオペランド
部で指定された出力要素を付勢および無勢する。さらに
、解読された命令語がタイマ命令かカウンタ命令である
場合には、比較回路２０を作動させて、タイマ動作もし
くはカウンタ動作に必要な処理を行なう。
すなわち、比較回路２０には、タイマ、カウンタの設定
値と現在値をそれぞれ記憶するＡレジスタ２１およびＢ
レジスタ２２と、このＡレジスタ２１とＢレジスタ２２
の内容を比較し、タイムアツプもしくはカウントアツプ
全検出する比較器２３と、シーケンスコントローラのス
キャンニングと同期して一定時間毎に１スキヤンの間だ
けタイマクロックを発生するタイマクロック発生回路２
５とが設けられており、タイマ、カウンタ命令の場合に
は、タイマ、カウンタの設定値と現在値がメモリ１０か
ら読出されてＡレジスタ２１とＢレジスタ２２とにそれ
ぞれセットされる。そして、この時に現在値が設定値に
達してＢレジスタ２ｚの値がＡレジスタ２１の値以上に
なって比較器２３から比較信号Ａ≦Ｂが出力されると、
演算制御回路１７はプログラムされたタイマ、カウンタ
の入出力アドレスに関連した出力を付勢する。また、演
算処理回路１８は、これと同時に、タイマ命令であれば
タイマクロック発生回路２５に信号を与えて、タイマク
ロックを歩進信号としてＢレジスタ２２に供給し、カウ
ンタ命令であれば、所定の計数人力の状態変化に応答し
てＢレジスタ２２に歩進信号を供給し、タイマ、カウン
タの付勢条件が不満足となればＢレジスタ２２をクリア
する。
値と現在値をそれぞれ記憶するＡレジスタ２１およびＢ
レジスタ２２と、このＡレジスタ２１とＢレジスタ２２
の内容を比較し、タイムアツプもしくはカウントアツプ
全検出する比較器２３と、シーケンスコントローラのス
キャンニングと同期して一定時間毎に１スキヤンの間だ
けタイマクロックを発生するタイマクロック発生回路２
５とが設けられており、タイマ、カウンタ命令の場合に
は、タイマ、カウンタの設定値と現在値がメモリ１０か
ら読出されてＡレジスタ２１とＢレジスタ２２とにそれ
ぞれセットされる。そして、この時に現在値が設定値に
達してＢレジスタ２ｚの値がＡレジスタ２１の値以上に
なって比較器２３から比較信号Ａ≦Ｂが出力されると、
演算制御回路１７はプログラムされたタイマ、カウンタ
の入出力アドレスに関連した出力を付勢する。また、演
算処理回路１８は、これと同時に、タイマ命令であれば
タイマクロック発生回路２５に信号を与えて、タイマク
ロックを歩進信号としてＢレジスタ２２に供給し、カウ
ンタ命令であれば、所定の計数人力の状態変化に応答し
てＢレジスタ２２に歩進信号を供給し、タイマ、カウン
タの付勢条件が不満足となればＢレジスタ２２をクリア
する。
さらに、２６は、シーケンスプログラムの読出しと、実
行を制御する制御クロックＯＬ１〜ＯＬ６ 、 Ｃ！１
．１’〜ＯＬ６ ’を発生する制御クロック発生回路で
あり、読出された命令語がテスト命令か出力命令である
場合には、制御クロックはＯ１２までしか送出されず、
タイマ、カウンタ命令の場合には、（７ＬＩＮＣＬ６の
制御クロックに続いてＯＬＩ’〜ＯＬ６’の制御クロッ
クを発生する。第２図に示すように、カウンタ、タイマ
命令の場合には、制御クロックＯＬＩ〜ＣＬ６が発生さ
れる標準サイクルの間でプログラムの読出しと、解読を
行ない、制御クロックＯＬＩ’〜ＯＬ６’が発生される
ループサイクルの間で、タイマ、カウンタ命令の記憶さ
れている記憶番地に引続いて記憶されている設定値と現
在値を―次読出してＡレジスタ２１とＢレジスタ２２に
セットし、タイマもしくはカウンタ命令に応じた前記の
処理を行なう。
行を制御する制御クロックＯＬ１〜ＯＬ６ 、 Ｃ！１
．１’〜ＯＬ６ ’を発生する制御クロック発生回路で
あり、読出された命令語がテスト命令か出力命令である
場合には、制御クロックはＯ１２までしか送出されず、
タイマ、カウンタ命令の場合には、（７ＬＩＮＣＬ６の
制御クロックに続いてＯＬＩ’〜ＯＬ６’の制御クロッ
クを発生する。第２図に示すように、カウンタ、タイマ
命令の場合には、制御クロックＯＬＩ〜ＣＬ６が発生さ
れる標準サイクルの間でプログラムの読出しと、解読を
行ない、制御クロックＯＬＩ’〜ＯＬ６’が発生される
ループサイクルの間で、タイマ、カウンタ命令の記憶さ
れている記憶番地に引続いて記憶されている設定値と現
在値を―次読出してＡレジスタ２１とＢレジスタ２２に
セットし、タイマもしくはカウンタ命令に応じた前記の
処理を行なう。
制御クロック発生回路２６は、制御クロックＯＬＩ〜Ｃ
Ｌ６に続いて制御クロックＯＬ１′〜ＯＸ、６’を発生
する場合には、制御クロックＯＬＩ’〜ＯＬ６’の送出
される間、ループサイクルであることを示すループ信号
ＬＯＯＰを発生するようになっており、このループ信号
ｚ、ＯＯＰは制御ゲート２７の一方の入力端子に与えら
れるようになっている。この制御ゲート２７の他方の入
力端子には、タイマ、カウンタの現在値をメモリ１０か
ら読出すタイミング信号として使用される制御クロック
ＯＬ３’と、現在値の再書込みをメモリ１０に対して行
なうタイミング信号として使用される制御クロックＣＬ
５とがオアゲート２８を介して与えられるようになって
おり、ループサイクルにおいて制御クロックＯＬ３’、
ＣＬ５’が送出された場合には制御ゲート２７から信
号が出力される。前述したように、制御ゲート２７から
信号が出力された場合には、ＲＯＭ１１に替ってＲＡＭ
１２が有効にされるため、現在値の読出しと再書込みが
行われるＯＬ３’とＣ！Ｌ５’のタイミングではＲＡＭ
１２が有効にされ、タイマ、カウンタの現在値の読出し
と書込みはＲＡＭ１２に対して行われることになる。
Ｌ６に続いて制御クロックＯＬ１′〜ＯＸ、６’を発生
する場合には、制御クロックＯＬＩ’〜ＯＬ６’の送出
される間、ループサイクルであることを示すループ信号
ＬＯＯＰを発生するようになっており、このループ信号
ｚ、ＯＯＰは制御ゲート２７の一方の入力端子に与えら
れるようになっている。この制御ゲート２７の他方の入
力端子には、タイマ、カウンタの現在値をメモリ１０か
ら読出すタイミング信号として使用される制御クロック
ＯＬ３’と、現在値の再書込みをメモリ１０に対して行
なうタイミング信号として使用される制御クロックＣＬ
５とがオアゲート２８を介して与えられるようになって
おり、ループサイクルにおいて制御クロックＯＬ３’、
ＣＬ５’が送出された場合には制御ゲート２７から信
号が出力される。前述したように、制御ゲート２７から
信号が出力された場合には、ＲＯＭ１１に替ってＲＡＭ
１２が有効にされるため、現在値の読出しと再書込みが
行われるＯＬ３’とＣ！Ｌ５’のタイミングではＲＡＭ
１２が有効にされ、タイマ、カウンタの現在値の読出し
と書込みはＲＡＭ１２に対して行われることになる。
次に上記構成のシーケンスコントローラの動作を説明す
る。まず、シーケンスコントローラの運転開始に先立っ
てＲＯＭＩＩにシーケンスプログラム全順番に記憶させ
る訳であるが、タイマ、カウンタ命令の場合には、第３
図に示すように、タイマ命令Ｔ工Ｍ１００および力゛ウ
ンタ命令０ＴＲ２００に続いてその設定値２０００およ
び１２０をそれぞれ記憶させておき、その次の番地は何
も書込まずに空けておく。
る。まず、シーケンスコントローラの運転開始に先立っ
てＲＯＭＩＩにシーケンスプログラム全順番に記憶させ
る訳であるが、タイマ、カウンタ命令の場合には、第３
図に示すように、タイマ命令Ｔ工Ｍ１００および力゛ウ
ンタ命令０ＴＲ２００に続いてその設定値２０００およ
び１２０をそれぞれ記憶させておき、その次の番地は何
も書込まずに空けておく。
この状態でシーケンスコントローラの運転を開始すると
、制御クロック発生回路２６から制御クロックＯＬ１〜
（：ｊＬ６の送出が開始され、シーケンスプログラムの
読出しと実行が繰返えし行なわれる。
、制御クロック発生回路２６から制御クロックＯＬ１〜
（：ｊＬ６の送出が開始され、シーケンスプログラムの
読出しと実行が繰返えし行なわれる。
テスト命令と出力命令の場合には第２図に示されるよう
に、標準の制御クロックＣＬ１−ＯＬ６を発生する間に
命令の実行が完了し、ループ信号ＬＯＯＰおよび制御ク
ロックＯＬ１′〜ＯＬ６’は送出されないため、制御ゲ
ート２７から信号が出力されることはなく、データの読
出しは常時ＲＯＭＩ １から行なわれる。
に、標準の制御クロックＣＬ１−ＯＬ６を発生する間に
命令の実行が完了し、ループ信号ＬＯＯＰおよび制御ク
ロックＯＬ１′〜ＯＬ６’は送出されないため、制御ゲ
ート２７から信号が出力されることはなく、データの読
出しは常時ＲＯＭＩ １から行なわれる。
一方、タイマ、カウンタ命令の場合には、標準クロック
１１ Ｎ０Ｌ６に続いて制御クロックＯＬＩ’〜ＯＬ６
’が発生され、これと同時にループ信号ＬＯＯＰが送出
されるため、制御クロックＯＬ３ 、 ＯＬ５が送出さ
れた時には制御ゲート２７から信号が出力され、ＲＯＭ
ＩＩに替ってＲＡＭ１２が有効となる。
１１ Ｎ０Ｌ６に続いて制御クロックＯＬＩ’〜ＯＬ６
’が発生され、これと同時にループ信号ＬＯＯＰが送出
されるため、制御クロックＯＬ３ 、 ＯＬ５が送出さ
れた時には制御ゲート２７から信号が出力され、ＲＯＭ
ＩＩに替ってＲＡＭ１２が有効となる。
すなわち、タイマ、カウンタ命令の場合標準サイクルの
制御クロックＯＬ６のタイミングでプログラムカウンタ
１３が歩進された後、ループサイクルの制御クロックＣ
Ｌ１のタイミングでメモリ１０から設定値を読出してＡ
レジスタ２１にセットする。この時には、制御ゲート２
７から信号は出力されないため、タイマ命令Ｔ工Ｍ１０
０もしくはカウンタ命令ＣＴＲ２００に引続いてＲＯＭ
Ｉ １に記憶されている設定値２００ｏもしくは１２０
が読出されてこれがＡレジスタ２１にセットされる。
制御クロックＯＬ６のタイミングでプログラムカウンタ
１３が歩進された後、ループサイクルの制御クロックＣ
Ｌ１のタイミングでメモリ１０から設定値を読出してＡ
レジスタ２１にセットする。この時には、制御ゲート２
７から信号は出力されないため、タイマ命令Ｔ工Ｍ１０
０もしくはカウンタ命令ＣＴＲ２００に引続いてＲＯＭ
Ｉ １に記憶されている設定値２００ｏもしくは１２０
が読出されてこれがＡレジスタ２１にセットされる。
そして、これに続く制御クロックＯＬ２のタイミングで
プログラムカウンタ１３が歩進され、この後制御クロッ
クＯＬ３’のタイミングで現在値をメモリ１０から読出
してＢレジスタ２２ヘセットする処理が行なわれる。こ
の制御クロックＯＬ３’のタイミングでは、前述したよ
うに制御ゲート２７から信号が出力され、ＲＡＭ１２が
有効にされるため、タイマ、カウンタ命令の記憶番地を
それぞれＮ、ＭとすればＲＡＭ１２のＮ−１−２もしく
はＭ＋２番地からタイマ、カウンタの現在値が読出され
る。さらに、この後、制御クロックＯＬ４’でＢレジス
タ２２の操作が行なわれた後、制御クロックＯＬ５’の
タイミングで、変更後のＢレジスタ２２の内容を再びメ
モリ１ｏに書込む処理が行なわれる。制御クロックＯＬ
５’のタイミングでも制御ゲート２７から信号が出力さ
れ、ＲｏＭｌｌに替ってＲＡＭ１２が有効にされている
ため、Ｂレジスタ２２の内容はＲＡＭ１２のＮ＋２もし
くはＭ＋２番地にそれぞれ書込まれることになる。
プログラムカウンタ１３が歩進され、この後制御クロッ
クＯＬ３’のタイミングで現在値をメモリ１０から読出
してＢレジスタ２２ヘセットする処理が行なわれる。こ
の制御クロックＯＬ３’のタイミングでは、前述したよ
うに制御ゲート２７から信号が出力され、ＲＡＭ１２が
有効にされるため、タイマ、カウンタ命令の記憶番地を
それぞれＮ、ＭとすればＲＡＭ１２のＮ−１−２もしく
はＭ＋２番地からタイマ、カウンタの現在値が読出され
る。さらに、この後、制御クロックＯＬ４’でＢレジス
タ２２の操作が行なわれた後、制御クロックＯＬ５’の
タイミングで、変更後のＢレジスタ２２の内容を再びメ
モリ１ｏに書込む処理が行なわれる。制御クロックＯＬ
５’のタイミングでも制御ゲート２７から信号が出力さ
れ、ＲｏＭｌｌに替ってＲＡＭ１２が有効にされている
ため、Ｂレジスタ２２の内容はＲＡＭ１２のＮ＋２もし
くはＭ＋２番地にそれぞれ書込まれることになる。
このような動作が繰返されることにより、ＲＡＭ１２に
記憶された現在値が次第に変化して行き、これがＲＯＭ
に記憶された設定値に等しくなると、制御クロックＣ！
Ｌ６’のタイミングで所定の出力要素が付勢されること
になる。
記憶された現在値が次第に変化して行き、これがＲＯＭ
に記憶された設定値に等しくなると、制御クロックＣ！
Ｌ６’のタイミングで所定の出力要素が付勢されること
になる。
以、上述べたように、本発明においては、タイマ、カウ
ンタ命令を含むシーケンスプログラムと、タイマ、カウ
ンタの設定値とを記憶する読出専用メモリと、この続出
専用メモリと同一の記憶番地を有する書換え可能な半導
体メモリとを並列的に設け、タイマ、カウンタの現在値
の読出しと再書込みを行々う場合のみ、書換え可能な半
導体メモリを有効にし、その他の場合には読出し専用メ
モリを有効にするように構成したから、シーケンスプロ
グラムを読出し専用メモリに記憶させても、タイマ、カ
ウンタの現在値をタイマ、カウンタ命令の記憶番地に引
続く記憶番地に記憶させることが可能となり、シーケン
スプログラムを順番に読出すプログラムカウンタを歩進
させるだけで対応する現在値を読出すことができる。
ンタ命令を含むシーケンスプログラムと、タイマ、カウ
ンタの設定値とを記憶する読出専用メモリと、この続出
専用メモリと同一の記憶番地を有する書換え可能な半導
体メモリとを並列的に設け、タイマ、カウンタの現在値
の読出しと再書込みを行々う場合のみ、書換え可能な半
導体メモリを有効にし、その他の場合には読出し専用メ
モリを有効にするように構成したから、シーケンスプロ
グラムを読出し専用メモリに記憶させても、タイマ、カ
ウンタの現在値をタイマ、カウンタ命令の記憶番地に引
続く記憶番地に記憶させることが可能となり、シーケン
スプログラムを順番に読出すプログラムカウンタを歩進
させるだけで対応する現在値を読出すことができる。
したがって、タイマ、カウンタの番号に基づいて現在値
の記憶されている番地を計算する多ビツト演算処理は不
要となり、単ビツト演算機能しか持たない演算処理装置
を備えたシーケンスコントローラにおいてもシーケンス
プログラムを、安価で小形の読出専用メモリに記憶させ
ることができる上、演算処理回路に番地演算の可能な汎
用の演算装置を用いているシーケンスコントローラに本
発明を適用した場合には、かかる番地演算が不要となる
だめ、タイマ、カウンタ命令の実行時間を短縮できる利
点がある。
の記憶されている番地を計算する多ビツト演算処理は不
要となり、単ビツト演算機能しか持たない演算処理装置
を備えたシーケンスコントローラにおいてもシーケンス
プログラムを、安価で小形の読出専用メモリに記憶させ
ることができる上、演算処理回路に番地演算の可能な汎
用の演算装置を用いているシーケンスコントローラに本
発明を適用した場合には、かかる番地演算が不要となる
だめ、タイマ、カウンタ命令の実行時間を短縮できる利
点がある。
図面は本発明の実施例を示すもので、第１図はシーケン
スコントローラの全体構成を示すブロック図、第２図は
第１図に示すシーケンスコントローラの動作を示すタイ
ムチャート、第３図は第１図におけるＲＯＭＩＩとＲＡ
Ｍ１２の記憶内容を示す図である。 １０−・・メモリ、１１・・・ＲＯＭ、１２・・・ＲＡ
Ｍ 。 １３・・・プログラムカウンタ、１６・・・入出力回路
、１７・・・命令デコーダ、１８・・・演算処理回路、
２０・・・比較回路、２６・・・制御クロック発生回路
、２７・・・制御ゲート、２８・・・オアゲート。 特許出願人 豊田工機株式会社
スコントローラの全体構成を示すブロック図、第２図は
第１図に示すシーケンスコントローラの動作を示すタイ
ムチャート、第３図は第１図におけるＲＯＭＩＩとＲＡ
Ｍ１２の記憶内容を示す図である。 １０−・・メモリ、１１・・・ＲＯＭ、１２・・・ＲＡ
Ｍ 。 １３・・・プログラムカウンタ、１６・・・入出力回路
、１７・・・命令デコーダ、１８・・・演算処理回路、
２０・・・比較回路、２６・・・制御クロック発生回路
、２７・・・制御ゲート、２８・・・オアゲート。 特許出願人 豊田工機株式会社
Claims (1)
- （１）タイマ、カウンタの設定値と現在値をメモリ内に
おけるタイマ、カウンタ命令の記憶番地に引続く記憶番
地に記憶するようにしたシーケンスコントローラにおい
て、タイマ、カウンタ命令全台むシーケンスプログラム
と前記タイマ、カウンタ命令に引続いて記憶される前記
タイマ、カウンタの現在値と設定値の内、設定値を固定
記憶する読出専用メモリを設けるとともに、この続出専
用メモリの記憶番地に応じた数の記憶番地を有する書換
えの可能な半導体メモリを設け、前記読出専用メモリと
書換え可能な半導体メモリとにプログラムカウンタから
出力される同一のメモリアドレスデータを供給して前記
読出専用メモリ内の記憶番地とこの記憶番地と同一の前
記書換え可能な半導体メモリ内の記憶番地とを同時に指
定するようにし、さらに、タイマ、カウンタ命令以外の
シーケンスプログラム実行サイクルでは前記読出専用メ
モリを有効にして前記読出専用メモリからシーケンスプ
ログラムが読出せるようにしタイマもしくはカウンタ命
令実行時においては前記プログラムカウンタの歩進の後
１前記読出専用メモリに替えて前記書換え可能な半導体
メモリを有効にして前記タイマ、カウンタの現在値の読
出しと再書込みを前記書換え可能々半導体メモリに対し
て行なわせる制御子株を設けたことを特徴とするシーケ
ンスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542981A JPS5856102A (ja) | 1981-09-30 | 1981-09-30 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15542981A JPS5856102A (ja) | 1981-09-30 | 1981-09-30 | シ−ケンスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856102A true JPS5856102A (ja) | 1983-04-02 |
Family
ID=15605814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15542981A Pending JPS5856102A (ja) | 1981-09-30 | 1981-09-30 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856102A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455602A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Instruction processing circuit for programmable controller |
| JPH03139703A (ja) * | 1989-10-26 | 1991-06-13 | Matsushita Electric Works Ltd | プログラマブルコントローラのタイマ命令処理方式 |
-
1981
- 1981-09-30 JP JP15542981A patent/JPS5856102A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455602A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Works Ltd | Instruction processing circuit for programmable controller |
| JPH03139703A (ja) * | 1989-10-26 | 1991-06-13 | Matsushita Electric Works Ltd | プログラマブルコントローラのタイマ命令処理方式 |
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