JPS63131237A - テスト回路付マイクロコンピユ−タ - Google Patents
テスト回路付マイクロコンピユ−タInfo
- Publication number
- JPS63131237A JPS63131237A JP61278009A JP27800986A JPS63131237A JP S63131237 A JPS63131237 A JP S63131237A JP 61278009 A JP61278009 A JP 61278009A JP 27800986 A JP27800986 A JP 27800986A JP S63131237 A JPS63131237 A JP S63131237A
- Authority
- JP
- Japan
- Prior art keywords
- test
- microcomputer
- mode
- address
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 78
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプログラムメモリとしてプログラマブルリード
オンリメモリを内蔵したマイクロコンピュータに関する
。
オンリメモリを内蔵したマイクロコンピュータに関する
。
〔従来の技術）
従来、この種のマイクロコンピュータのテストは、マイ
クロコンピュータにテスト用端子を設け、その端子を制
御し、マイクロコンピュータをテストモードに設定した
上で、例えば外部から命令を入力することにより行なわ
れていた。
クロコンピュータにテスト用端子を設け、その端子を制
御し、マイクロコンピュータをテストモードに設定した
上で、例えば外部から命令を入力することにより行なわ
れていた。
（発明が解決しようとする問題点〕
上述した従来のテスト方法では、マイクロコンピュータ
の実動作上不用なテスト用端子を設けなければならず、
その分実動作に必要な入力または出力端ｆの数を減らさ
なければならないという欠点がある。
の実動作上不用なテスト用端子を設けなければならず、
その分実動作に必要な入力または出力端ｆの数を減らさ
なければならないという欠点がある。
本発明のテスト回路付マイクロコンピュータは、
プログラムメモリの特定アドレスに設けられ、テスト時
、外部データ端子からデータが書込まれてテストモード
であることを示すテスト信号を発生するプログラマブル
リードオンリメモリセルと、 テストモードの種類毎にビットが割当てられ、テスト時
の当該テストモートのビットにデータが設定されるモー
ドレジスタと、 テストモートの種類毎に設けられ、プログラマブルリー
ドオンメモリセルの出力とそ−ドレジスタの対応するビ
ットの内容を入力とし、プログラマブルリードオンメモ
リセルからテスト信号が出力され、当該ビットにデータ
が設定されているときに、当該テストそ−ドを示すテス
トモード信号を出力するゲート回路とを有する。
、外部データ端子からデータが書込まれてテストモード
であることを示すテスト信号を発生するプログラマブル
リードオンリメモリセルと、 テストモードの種類毎にビットが割当てられ、テスト時
の当該テストモートのビットにデータが設定されるモー
ドレジスタと、 テストモートの種類毎に設けられ、プログラマブルリー
ドオンメモリセルの出力とそ−ドレジスタの対応するビ
ットの内容を入力とし、プログラマブルリードオンメモ
リセルからテスト信号が出力され、当該ビットにデータ
が設定されているときに、当該テストそ−ドを示すテス
トモード信号を出力するゲート回路とを有する。
したがって、テスト用端子は全く不要になり、テストモ
ードの数たけケート回路を設ければ、マイクロコンピュ
ータの種々のテストを行なうことができる。
ードの数たけケート回路を設ければ、マイクロコンピュ
ータの種々のテストを行なうことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のテスト回路付マイクロコンピュータの
一実施例の要部のブロック図である。
一実施例の要部のブロック図である。
プログラムメモリセル１０はＰＲＯＭで構成され、外部
データ端子１５から人力されたデータが書込みバッファ
群１１を経て、外部アドレス端子１４から入力されアド
レスレジスタ１２に記憶されているアドレスにざ込まれ
、また読出しバッファ群１３を経て内部バス１６に出力
される。プログラムメモリ１０の使用されていないアド
レスにはテスト用ＰＲＯＭセルＩ７が設けられ、マイク
ロコンピュータの名種内蔵回路をテストするテストモー
ド時、外部データ端子１５より“１”が書込みバッファ
１８を経て書込まれ、読出しバッファ！９を経てテスト
信号２６として読出される。モードレジスタ２０は３ビ
ツトで構成され、右側のビットから各ビットがテストモ
ードＡ、Ｂ、Ｃにそれぞれ対応し、テストしようとする
テストモードのビットに”１”が内部バス１６を経て書
込まれる。アンドゲート２１１゜２１？、２１３は読出
しバッファ１９の出力（テスト信号２６）とモードレジ
スタ２０の各ビットの論理積をとり、それぞれテストモ
ードＡ、テストモードＢ、テストモードＣであることを
示す信号を出力する。
データ端子１５から人力されたデータが書込みバッファ
群１１を経て、外部アドレス端子１４から入力されアド
レスレジスタ１２に記憶されているアドレスにざ込まれ
、また読出しバッファ群１３を経て内部バス１６に出力
される。プログラムメモリ１０の使用されていないアド
レスにはテスト用ＰＲＯＭセルＩ７が設けられ、マイク
ロコンピュータの名種内蔵回路をテストするテストモー
ド時、外部データ端子１５より“１”が書込みバッファ
１８を経て書込まれ、読出しバッファ！９を経てテスト
信号２６として読出される。モードレジスタ２０は３ビ
ツトで構成され、右側のビットから各ビットがテストモ
ードＡ、Ｂ、Ｃにそれぞれ対応し、テストしようとする
テストモードのビットに”１”が内部バス１６を経て書
込まれる。アンドゲート２１１゜２１？、２１３は読出
しバッファ１９の出力（テスト信号２６）とモードレジ
スタ２０の各ビットの論理積をとり、それぞれテストモ
ードＡ、テストモードＢ、テストモードＣであることを
示す信号を出力する。
次に、本実施例の動作について説明する。
（１）マイクロコンピュータを実動作させて使用する場
合。
合。
外部アドレス端子１４から必要なアドレスを与え、外部
データ端子１５から必要なデータを与えることによりプ
ログラムメモリセル１０へのプログラムが完了し、以降
読出しバッファ群１３から出力され、内部バス１６を経
て命令レジスタ（不図示）に人力され、プログラムが実
行される。
データ端子１５から必要なデータを与えることによりプ
ログラムメモリセル１０へのプログラムが完了し、以降
読出しバッファ群１３から出力され、内部バス１６を経
て命令レジスタ（不図示）に人力され、プログラムが実
行される。
（２）マイクロコンピュータをテストする場合。
まず、外部アドレス端子１４からテスト用ＰＲＯＭセル
１７のアドレスを人力し、外部データ端子１５から書込
みバッファ１８を経て“１”を書込む。次に、テストし
ようとするモードに対応したモードレジスタ２０のビッ
トに１”を占込む。これにより、アンドゲート２１．〜
２１３のうちモードレジスタ２０に設定したテストモー
ドに対応するアンドゲートの出力が“１”となり、設定
したテストモードのテストが行なわれる。
１７のアドレスを人力し、外部データ端子１５から書込
みバッファ１８を経て“１”を書込む。次に、テストし
ようとするモードに対応したモードレジスタ２０のビッ
トに１”を占込む。これにより、アンドゲート２１．〜
２１３のうちモードレジスタ２０に設定したテストモー
ドに対応するアンドゲートの出力が“１”となり、設定
したテストモードのテストが行なわれる。
第２図は本発明の他の実施例のブロック図である。
本実施例は、第１図の実施例において、マイクロコンピ
ュータのリセットＱＦ２２とテスト用ＰＲＯＭセル１７
の間にアンドゲート２３と霞込みバッファ２４を設けて
、リセット信号を印加中に発生されるアドレス（この場
合、０番地）にリセット信号を印加しながら外部データ
Ｑ７＋５からテスト用ＰＲＯＭセル１７に“１”を古込
むものである。
ュータのリセットＱＦ２２とテスト用ＰＲＯＭセル１７
の間にアンドゲート２３と霞込みバッファ２４を設けて
、リセット信号を印加中に発生されるアドレス（この場
合、０番地）にリセット信号を印加しながら外部データ
Ｑ７＋５からテスト用ＰＲＯＭセル１７に“１”を古込
むものである。
以上、第１図、第２図に示した実施例とも、プログラム
メモリセル１０とテスト用ＰＲＯＭセル１７とを物理的
に近い位置に配置し、窓付きの紫外線消去タイプのＦＲ
ＯＭを使用することにより、製造者が出荷をする段階で
マイクロコンピュータをテストした後に紫外線を照射す
れば、簡単にすべてのセルデータを消去することができ
るので、実際にマイクロコンピュータを使用する際に何
等問題か生じないことは明白である。一方、プラスチッ
ク封入型の場合は外部からの消去は不可能であるか第１
図に示した実施例のテスト用ＰＲＯＭセル１７を複数個
設けることにより、製造者が出荷をする段階でテストモ
ードを解除することができる。
メモリセル１０とテスト用ＰＲＯＭセル１７とを物理的
に近い位置に配置し、窓付きの紫外線消去タイプのＦＲ
ＯＭを使用することにより、製造者が出荷をする段階で
マイクロコンピュータをテストした後に紫外線を照射す
れば、簡単にすべてのセルデータを消去することができ
るので、実際にマイクロコンピュータを使用する際に何
等問題か生じないことは明白である。一方、プラスチッ
ク封入型の場合は外部からの消去は不可能であるか第１
図に示した実施例のテスト用ＰＲＯＭセル１７を複数個
設けることにより、製造者が出荷をする段階でテストモ
ードを解除することができる。
第３図はこの実施例を示すブロック図である。
本実施例は、２個のテスト用ＰＲＯＭセル１７１゜＋７
．か設けられ、テスト信号２６が読出しバッファ＋９．
、＋９２、インバータ＋９３．アンドゲート２５を通し
てアンドゲート２１．．２１２，２１３に出力される。
．か設けられ、テスト信号２６が読出しバッファ＋９．
、＋９２、インバータ＋９３．アンドゲート２５を通し
てアンドゲート２１．．２１２，２１３に出力される。
モールド封入する前のテスト用ＰＲＯＭセル＋７．、＋
７２はプログラムメモリセルｌＯと同様に製造途中て消
去されているので、“０”の状態が保たれている。テス
トモードを設定する場合、テスト用ＰＲＯＭセル１７．
に“１”をδ込むことによりデス８４３号２６は°゛ｌ
”となる。テストモートを設定し、テストを行なう動作
は第１図、第２図に示した実施例の場合と同様である。
７２はプログラムメモリセルｌＯと同様に製造途中て消
去されているので、“０”の状態が保たれている。テス
トモードを設定する場合、テスト用ＰＲＯＭセル１７．
に“１”をδ込むことによりデス８４３号２６は°゛ｌ
”となる。テストモートを設定し、テストを行なう動作
は第１図、第２図に示した実施例の場合と同様である。
テストが終了した後に、テスト用ＰＲＯＭセル＋７２に
“１”を書込むことにより、テスト信号２６を“０”に
することができるので、外部からテスト用ＰＲＯＭセル
の消去が不可能なタイプであるプラスチック封入型ＰＲ
ＯＭの場合でも窓付タイプと同様の機能を持たせること
ができる。
“１”を書込むことにより、テスト信号２６を“０”に
することができるので、外部からテスト用ＰＲＯＭセル
の消去が不可能なタイプであるプラスチック封入型ＰＲ
ＯＭの場合でも窓付タイプと同様の機能を持たせること
ができる。
以ト説明したように本発明は、プログラム用メモリセル
の使用しないアドレスをテスト信号を出力するテスト用
セルとして使用することにより、テスト用端ｆを設ける
ことなくマイクロコンピュータのテストを行なえるため
、貴重な端ｆを本来必要な入出力端ｔに使用でき、マイ
クロコンピュータの機能向上に役立つ効果がある。
の使用しないアドレスをテスト信号を出力するテスト用
セルとして使用することにより、テスト用端ｆを設ける
ことなくマイクロコンピュータのテストを行なえるため
、貴重な端ｆを本来必要な入出力端ｔに使用でき、マイ
クロコンピュータの機能向上に役立つ効果がある。
第１図は本発明のテスト回路付マイクロコンピュータの
一実施例の要部の構成を示すブロック図、第２図、第３
図は本発明の他の実施例の構成を示すブロック図である
。 ＩＯ・・・プログラムメモリセル、 １１・・・書込みバッファ群、 １２・・・アドレスレジスタ、 １３・・・読出しバッファ群、 １４・・・外部アドレス端Ｌ、＋ ５−・・外部データ
端ｆ、＋６・・・内部バス、 ＋７．１７．、＋７２・・・テスト用ＰＲＯＭセル、１
８、２４・・・書込みバッファ、 ＋９．１９．、＋９．−・・読出しバッファ、１９３・
・・インバータ、 ２０・・・モードレジスタ、２１、
．２１２，２１３．２３、 ２５−・・アンドゲート
、２２−・・リセット端子、 ２６・・・テスト信号
。
一実施例の要部の構成を示すブロック図、第２図、第３
図は本発明の他の実施例の構成を示すブロック図である
。 ＩＯ・・・プログラムメモリセル、 １１・・・書込みバッファ群、 １２・・・アドレスレジスタ、 １３・・・読出しバッファ群、 １４・・・外部アドレス端Ｌ、＋ ５−・・外部データ
端ｆ、＋６・・・内部バス、 ＋７．１７．、＋７２・・・テスト用ＰＲＯＭセル、１
８、２４・・・書込みバッファ、 ＋９．１９．、＋９．−・・読出しバッファ、１９３・
・・インバータ、 ２０・・・モードレジスタ、２１、
．２１２，２１３．２３、 ２５−・・アンドゲート
、２２−・・リセット端子、 ２６・・・テスト信号
。
Claims (1)
- 【特許請求の範囲】 プログラムメモリとしてプログラマブルリードオンリメ
モリを有するマイクロコンピュータにおいて、 前記プログラムメモリの特定アドレスに設けられ、テス
ト時、外部データ端子からデータが書込まれてテストモ
ードであることを示すテスト信号を発生するプログラマ
ブルリードオンリメモリセルと、 テストモードの種類毎にビットが割当てられ、テスト時
の当該テストモードのビットにデータが設定されるモー
ドレジスタと、 テストモードの種類毎に設けられ、プログラマブルリー
ドオンメモリセルの出力とモードレジスタの対応するビ
ットの内容を入力とし、プログラマブルリードオンメモ
リセルからテスト信号が出力され、当該ビットにデータ
が設定されているときに、当該テストモードを示すテス
トモード信号を出力するゲート回路とを有することを特
徴とするテスト回路付マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278009A JPS63131237A (ja) | 1986-11-20 | 1986-11-20 | テスト回路付マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278009A JPS63131237A (ja) | 1986-11-20 | 1986-11-20 | テスト回路付マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131237A true JPS63131237A (ja) | 1988-06-03 |
Family
ID=17591362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278009A Pending JPS63131237A (ja) | 1986-11-20 | 1986-11-20 | テスト回路付マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967105B1 (ko) | 2003-12-09 | 2010-07-05 | 주식회사 하이닉스반도체 | 모드레지스터를 구비하는 반도체 메모리 소자 및 그 설정방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165673A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 集積回路 |
-
1986
- 1986-11-20 JP JP61278009A patent/JPS63131237A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165673A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967105B1 (ko) | 2003-12-09 | 2010-07-05 | 주식회사 하이닉스반도체 | 모드레지스터를 구비하는 반도체 메모리 소자 및 그 설정방법 |
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