JPH02273839A - マイクロコンピュータの評価装置 - Google Patents
マイクロコンピュータの評価装置Info
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- JPH02273839A JPH02273839A JP1095836A JP9583689A JPH02273839A JP H02273839 A JPH02273839 A JP H02273839A JP 1095836 A JP1095836 A JP 1095836A JP 9583689 A JP9583689 A JP 9583689A JP H02273839 A JPH02273839 A JP H02273839A
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- 238000011156 evaluation Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 3
- 241001504505 Troglodytes troglodytes Species 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロコンピュータの評価装置に関し、特
に、評価用として使用されるメモリのアクセス状況を確
認するのに好適な、マイクロコンピュータの評価装置に
関するものである。
に、評価用として使用されるメモリのアクセス状況を確
認するのに好適な、マイクロコンピュータの評価装置に
関するものである。
（ロ）従来の技術
従来、量産用１チツプマイクロコンピユータと略同−機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
まず評価用マイクロコンピュータに内蔵されているプロ
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスされると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる。一方、評価
用マイクロコンピュータに内蔵されているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる。これより、評価用マイクロコンピュータの内部
回路は、前記プログラムデータに基づいて動作し、取り
込んだ前記データを処理していた。
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスされると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる。一方、評価
用マイクロコンピュータに内蔵されているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる。これより、評価用マイクロコンピュータの内部
回路は、前記プログラムデータに基づいて動作し、取り
込んだ前記データを処理していた。
ここで評価用マイクロコンピュータに対しては、コント
ロール回路が設けられている。即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めプリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンピュータ内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になって
いる。従って評価用マイクロコンピュータからのアドレ
スデータがフントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該コントロール回路から一時停止信号が発生し
、これより該−時停止信号によって評価用マイクロコン
ピュータの動作が一時停止することになる。この時、評
価用マイクロコンピュータから得られたデータが、正規
のプログラムデータに対応する正常なデータであるか否
かを解析することによって、プログラム評価を行なって
いた。
ロール回路が設けられている。即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めプリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンピュータ内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になって
いる。従って評価用マイクロコンピュータからのアドレ
スデータがフントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該コントロール回路から一時停止信号が発生し
、これより該−時停止信号によって評価用マイクロコン
ピュータの動作が一時停止することになる。この時、評
価用マイクロコンピュータから得られたデータが、正規
のプログラムデータに対応する正常なデータであるか否
かを解析することによって、プログラム評価を行なって
いた。
（ハ）発明が解決しようとする課題
しかしながら前記従来の技術において、プログラム評価
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモリの書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった。従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった。
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモリの書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった。従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった。
更にプログラム評価によって使用されたデータメモリの
アクセス回数を一目で確認する手段がなく、これよりプ
ログラム評価時におけるデータメモリの正しいアクセス
回数に対する実際のアクセス回数を、迅速に確認できな
い問題点があった。
アクセス回数を一目で確認する手段がなく、これよりプ
ログラム評価時におけるデータメモリの正しいアクセス
回数に対する実際のアクセス回数を、迅速に確認できな
い問題点があった。
（ニ）課題を解決するための手段
本発明は前記問題点を解決するために為されたものであ
り、 所定のデータが記憶されるメモリと、該メモリの所定ア
ドレスをアクセスするためのアドレスカウンタを内蔵し
、該メモリの指定アドレスにおけるデータを読み込んで
動作する評価用マイクロコンビ二一タと、を備えたマイ
クロコンピュータの評価装置において、 前記メモリのアクセス回数を示すアクセス回数データが
記憶される記憶手段と、 該記憶手段に記憶されたアクセス回数データをインクリ
メントするインクリメント回路と、前記アドレスカウン
タ出力に基づき、前記メモリの各アクセス期間において
、前記記憶手段からアクセス回数データを読み出して前
記インクリメント回路でインクリメントさせる動作、及
び該インクリメント回路でインクリメントされたアクセ
ス回数データを前記記憶手段に書き込む動作を制御する
制御回路と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である。
り、 所定のデータが記憶されるメモリと、該メモリの所定ア
ドレスをアクセスするためのアドレスカウンタを内蔵し
、該メモリの指定アドレスにおけるデータを読み込んで
動作する評価用マイクロコンビ二一タと、を備えたマイ
クロコンピュータの評価装置において、 前記メモリのアクセス回数を示すアクセス回数データが
記憶される記憶手段と、 該記憶手段に記憶されたアクセス回数データをインクリ
メントするインクリメント回路と、前記アドレスカウン
タ出力に基づき、前記メモリの各アクセス期間において
、前記記憶手段からアクセス回数データを読み出して前
記インクリメント回路でインクリメントさせる動作、及
び該インクリメント回路でインクリメントされたアクセ
ス回数データを前記記憶手段に書き込む動作を制御する
制御回路と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である。
また所定のデータが記憶される第１のメモリと、
該第１のメモリの各アドレスに１対１に対応し、該第１
のメモリのアドレスのアクセスを行なったことを示す処
理コードが書き込まれる対応アドレス、及び該第１のメ
モリのアクセス回数を示すアクセス回数データが書き込
まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵し
、前記第１のメモリの指定アドレスにおける所定データ
を読み込んで動作する評価用マイクロコンピュータと、 前記第１のメモリをメモリ動作させるためのメモリ駆動
信号に基づき、書き込み状態となった前記第２のメモリ
の対応アドレスに、前記処理コードを書き込むための手
段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行なう手段
と、を備えたことを特徴とするマイクロコンピュータの
評価装置である。
のメモリのアドレスのアクセスを行なったことを示す処
理コードが書き込まれる対応アドレス、及び該第１のメ
モリのアクセス回数を示すアクセス回数データが書き込
まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵し
、前記第１のメモリの指定アドレスにおける所定データ
を読み込んで動作する評価用マイクロコンピュータと、 前記第１のメモリをメモリ動作させるためのメモリ駆動
信号に基づき、書き込み状態となった前記第２のメモリ
の対応アドレスに、前記処理コードを書き込むための手
段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行なう手段
と、を備えたことを特徴とするマイクロコンピュータの
評価装置である。
（ネ）作用
本発明は、マイクロコンピュータの評価装置であり、プ
ログラム評価時におけるメモリ（第１のメモリ）のアク
セス回数を示すアクセス回数データが記憶手段（第２の
メモリの特定アドレス）に記憶され、また第１のメモリ
の所定アドレスのアクセスを行なったことを示す処理コ
ードが、該第１のメモリの指定アドレスに対応する第２
のメモリの対応アドレスに書き込まれる。従って、メモ
リ（第１のメモリ）の正規のアドレスがアクセスされた
か否かをチエツクできると共に、メモリ（第１のメモリ
）のアクセス回数をも確認でき、これより正確なプログ
ラム評価を迅速に行なえることになる。
ログラム評価時におけるメモリ（第１のメモリ）のアク
セス回数を示すアクセス回数データが記憶手段（第２の
メモリの特定アドレス）に記憶され、また第１のメモリ
の所定アドレスのアクセスを行なったことを示す処理コ
ードが、該第１のメモリの指定アドレスに対応する第２
のメモリの対応アドレスに書き込まれる。従って、メモ
リ（第１のメモリ）の正規のアドレスがアクセスされた
か否かをチエツクできると共に、メモリ（第１のメモリ
）のアクセス回数をも確認でき、これより正確なプログ
ラム評価を迅速に行なえることになる。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面について、符号及び構成を説明すると、（１）はエ
バリユエーションチップ（評価用マイクロコンピュータ
）であり、該エバリユエーションチップ（１）は、量産
用１チツプマイクロフンピユータと略同−機能を有して
おり、データポインタ（１ａ）を内蔵している。（２）
はＲＡＭ（メモリ、第１のメモリ）であり、該ＲＡ Ｍ
（２）は、前記エバリユエーションチップ（１）から
出力される書き込み信号ＷＲＩ（メモリ駆動信号）によ
って書き込み状態となり、また読み出し信号ＲＤＩ（メ
モリ駆動信号）によって読み出し状態となる。
バリユエーションチップ（評価用マイクロコンピュータ
）であり、該エバリユエーションチップ（１）は、量産
用１チツプマイクロフンピユータと略同−機能を有して
おり、データポインタ（１ａ）を内蔵している。（２）
はＲＡＭ（メモリ、第１のメモリ）であり、該ＲＡ Ｍ
（２）は、前記エバリユエーションチップ（１）から
出力される書き込み信号ＷＲＩ（メモリ駆動信号）によ
って書き込み状態となり、また読み出し信号ＲＤＩ（メ
モリ駆動信号）によって読み出し状態となる。
ここで前記エバリユエーションチップ（１）の−殻内動
作について説明する。まず前記エバリユエーションチッ
プ（１）に内蔵されているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶されているプログラムデータが
該エバリユエーションチップ（１）に読み込まれる。そ
してこのプログラムデータに基づき、該エバリユエーシ
ョンチップ（１）内部のデータポインタ（１ａ）によっ
て前記ＲＡＭ（２）の所定アドレスがアクセスされ、前
記エバリユエーションチップ（１）及び前記ＲＡＭ（２
）の指定アドレス間で、書き込み信号ＷＲＩ及び読み出
し信号ＲＤＩに基づくデータの書き込み／読み出しが行
なわれる。そして、前記エバリユエーションチップ（１
）内において、前記プログラムメモリから読み込んだプ
ログラムデータに基づき、前記ＲＡＭ（２）から読み込
んだデータの処理を行ない、処理データが正規のデータ
であるか否かを解析することによって、上述した前記Ｒ
ＡＭ（２）のアドレスアクセス用のプログラムデータ及
びデータ処理用のプログラムデータ等の良否をチエツク
し、即ちプログラム評価を行なっている。
作について説明する。まず前記エバリユエーションチッ
プ（１）に内蔵されているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶されているプログラムデータが
該エバリユエーションチップ（１）に読み込まれる。そ
してこのプログラムデータに基づき、該エバリユエーシ
ョンチップ（１）内部のデータポインタ（１ａ）によっ
て前記ＲＡＭ（２）の所定アドレスがアクセスされ、前
記エバリユエーションチップ（１）及び前記ＲＡＭ（２
）の指定アドレス間で、書き込み信号ＷＲＩ及び読み出
し信号ＲＤＩに基づくデータの書き込み／読み出しが行
なわれる。そして、前記エバリユエーションチップ（１
）内において、前記プログラムメモリから読み込んだプ
ログラムデータに基づき、前記ＲＡＭ（２）から読み込
んだデータの処理を行ない、処理データが正規のデータ
であるか否かを解析することによって、上述した前記Ｒ
ＡＭ（２）のアドレスアクセス用のプログラムデータ及
びデータ処理用のプログラムデータ等の良否をチエツク
し、即ちプログラム評価を行なっている。
（３）はＲＡＭ（記憶手段、第２のメモリ）であり、該
ＲＡＭ（３）は、前記ＲＡＭ（２）の各アドレスに１対
１に対応する対応アドレスと１つの特定アドレス（３ａ
）を有しており、また前記データポインタ（１ａ）によ
って、前記ＲＡＭ（２）及び前記ＲＡＭ（３）の各対応
アドレスが同時にアクセスされる様になっている。
ＲＡＭ（３）は、前記ＲＡＭ（２）の各アドレスに１対
１に対応する対応アドレスと１つの特定アドレス（３ａ
）を有しており、また前記データポインタ（１ａ）によ
って、前記ＲＡＭ（２）及び前記ＲＡＭ（３）の各対応
アドレスが同時にアクセスされる様になっている。
一点鎖線の（４）は書き込み制御回路であり、該書き込
み制御回路（４）はＡＮＤゲート（５）（６）及びＯＲ
ゲート（７）を組み合わせて成り、即ちマルチプレクサ
を構成する。そして前記ＡＮＤゲート（５）には、前記
書き込み信号ＷＲＩと、前記ＲＡＭ（２）が書き込み状
態の時に前記ＲＡＭ（３）を書き込み状態とするための
書き込み許可信号ＷＲＥＮが印加可能となっている。ま
た前記ＡＮＤゲート（６）には、前記読み出し信号ＲＤ
Ｉと、前記ＲＡＭ（２）が読み出し状態の時に前記ＲＡ
Ｍ（３）を書き込み状態とするための書き込み許可信号
ＲＤＥＮが印加可能となっている。そして、前記ＯＲゲ
ート（７）から出力される書き込み信号ＷＲ３によって
、前記ＲＡＭ（３）は書き込み状態となる。即ち、前記
ＲＡ Ｍ （２）が書き込み状態（ＷＲＩ−ｒｌ」）の
時に前記ＲＡＭ（３）を書き込み状態にするには、入力
ポート（８）にｒ Ｉ Ｊの書き込み許可信号ＷＲＥＮ
を印加すればよく、また前記ＲＡＭ（２）が読み出し状
態（ＲＤ １ ＝ ’ １ 」）の時に前記ＲＡＭ（３
）を書き込み状態にするには、入力ポート（９）に「１
」の書き込み許可信号ＲＤＥＮを印加すればよい、言い
換えれば、前記ＲＡＭ（２）が書き込み／読み出し状態
の時に前記ＲＡＭ（３）を書き込み状態に設定する動作
は任意である為、前記ＲＡＭ（２）が書き込み／読み出
し状態であっても前記ＲＡＭ（３）を動作させないこと
も勿論可能である。
み制御回路（４）はＡＮＤゲート（５）（６）及びＯＲ
ゲート（７）を組み合わせて成り、即ちマルチプレクサ
を構成する。そして前記ＡＮＤゲート（５）には、前記
書き込み信号ＷＲＩと、前記ＲＡＭ（２）が書き込み状
態の時に前記ＲＡＭ（３）を書き込み状態とするための
書き込み許可信号ＷＲＥＮが印加可能となっている。ま
た前記ＡＮＤゲート（６）には、前記読み出し信号ＲＤ
Ｉと、前記ＲＡＭ（２）が読み出し状態の時に前記ＲＡ
Ｍ（３）を書き込み状態とするための書き込み許可信号
ＲＤＥＮが印加可能となっている。そして、前記ＯＲゲ
ート（７）から出力される書き込み信号ＷＲ３によって
、前記ＲＡＭ（３）は書き込み状態となる。即ち、前記
ＲＡ Ｍ （２）が書き込み状態（ＷＲＩ−ｒｌ」）の
時に前記ＲＡＭ（３）を書き込み状態にするには、入力
ポート（８）にｒ Ｉ Ｊの書き込み許可信号ＷＲＥＮ
を印加すればよく、また前記ＲＡＭ（２）が読み出し状
態（ＲＤ １ ＝ ’ １ 」）の時に前記ＲＡＭ（３
）を書き込み状態にするには、入力ポート（９）に「１
」の書き込み許可信号ＲＤＥＮを印加すればよい、言い
換えれば、前記ＲＡＭ（２）が書き込み／読み出し状態
の時に前記ＲＡＭ（３）を書き込み状態に設定する動作
は任意である為、前記ＲＡＭ（２）が書き込み／読み出
し状態であっても前記ＲＡＭ（３）を動作させないこと
も勿論可能である。
（１０）はコントロール回路（制御回路）であり、該コ
ントロール回路（１０）及び電源電圧Ｖｄｄにプルアッ
プされたプルアップ抵抗（１１）とによって、処理コー
ドを書き込むための手段が構成される。そして前記ＲＡ
Ｍ（３）を書き込み状態に設定する前の状態において、
前記ＲＡＭ（３）は、前記コントロール回路〈１０）の
制御出力によってイニシャルリセットされる０例えば前
記ＲＡＭ（３）の各アドレス毎の１ワードが８ビツトで
構成されている場合、前記コントロール回路（１０）か
ら得られたアドレスデータによって前記ＲＡＭ（３）の
各アドレスが順次アクセスされる度に、前記ＲＡＭ（３
）の指定アドレスには’００００００００」が書き込ま
れ、事実上、前記ＲＡＭ（３）がイニシャルリセットさ
れたことになる。また前記ＲＡＭ（２）の所定アドレス
がアクセスされてデータの書き込み／読み出しが行なわ
れ、且つ前記ＲＡＭ（３）が書き込み状態に設定されて
いる場合において、前記ＲＡＭ（２）の所定アドレスに
対応する前記ＲＡＭ（３）の対応アドレスには、前記コ
ントロール回路（１ｏ）の制御出力にに基づき電源電圧
Ｖｄｄ（−論理「１．）によって処理コード「１１１１
１１１１」が書き込まれる様になっている。つまり、前
記ＲＡＭ（２）において書き込み／読み出しを行なった
アドレスに対応する前記ＲＡＭ（３）のアドレスには’
１１１１１１１１．が書き込まれ、そうでない前記ＲＡ
Ｍ（３）（７）残りアドレスには’ｏｏｏｏ 。
ントロール回路（１０）及び電源電圧Ｖｄｄにプルアッ
プされたプルアップ抵抗（１１）とによって、処理コー
ドを書き込むための手段が構成される。そして前記ＲＡ
Ｍ（３）を書き込み状態に設定する前の状態において、
前記ＲＡＭ（３）は、前記コントロール回路〈１０）の
制御出力によってイニシャルリセットされる０例えば前
記ＲＡＭ（３）の各アドレス毎の１ワードが８ビツトで
構成されている場合、前記コントロール回路（１０）か
ら得られたアドレスデータによって前記ＲＡＭ（３）の
各アドレスが順次アクセスされる度に、前記ＲＡＭ（３
）の指定アドレスには’００００００００」が書き込ま
れ、事実上、前記ＲＡＭ（３）がイニシャルリセットさ
れたことになる。また前記ＲＡＭ（２）の所定アドレス
がアクセスされてデータの書き込み／読み出しが行なわ
れ、且つ前記ＲＡＭ（３）が書き込み状態に設定されて
いる場合において、前記ＲＡＭ（２）の所定アドレスに
対応する前記ＲＡＭ（３）の対応アドレスには、前記コ
ントロール回路（１ｏ）の制御出力にに基づき電源電圧
Ｖｄｄ（−論理「１．）によって処理コード「１１１１
１１１１」が書き込まれる様になっている。つまり、前
記ＲＡＭ（２）において書き込み／読み出しを行なった
アドレスに対応する前記ＲＡＭ（３）のアドレスには’
１１１１１１１１．が書き込まれ、そうでない前記ＲＡ
Ｍ（３）（７）残りアドレスには’ｏｏｏｏ 。
Ｏｏｏ」が書き込まれていることになる。従って、前記
コントロール回路（１ｏ）から前記ＲＡＭ（３）に読み
出し信号ＲＤ２を任意に印加し、前記ＲＡ Ｍ （３）
の書き込み内容を読み出すことによって、前記ＲＡＭ（
２）のどのアドレスを使用したのかを容易にチエツクで
き、特に前記ＲＡＭ（２）のアドレスアクセス用のプロ
グラムデータの良否をチエツクでき、正しいプログラム
評価が可能となるのである。
コントロール回路（１ｏ）から前記ＲＡＭ（３）に読み
出し信号ＲＤ２を任意に印加し、前記ＲＡ Ｍ （３）
の書き込み内容を読み出すことによって、前記ＲＡＭ（
２）のどのアドレスを使用したのかを容易にチエツクで
き、特に前記ＲＡＭ（２）のアドレスアクセス用のプロ
グラムデータの良否をチエツクでき、正しいプログラム
評価が可能となるのである。
（１２）はインクリメント回路であり、該インクリメン
ト回路（１２）は、前記コントロール回路（１０）が前
記書き込み信号ＷＲ３によって動作制御された時、前記
コントロール回路（１０）から発生する制御信号ＣＴＬ
によって、前記ＲＡＭ（３）の特定アドレス（３ａ）に
記憶されたアクセス回数データ（８ビツト）のインクリ
メント動作を行なう、詳しくは、データポインタ（１ａ
）によってＲＡＭ（２）（３）の対応アドレスをアクセ
スする各アクセス期間において、前記ＲＡＭ（：Ｉｔ）
への処理コードの書き込みが終了すると、前記コントロ
ール回路（１０）によって前記ＲＡＭ（３）の特定アド
レス（３ａ）がアクセスされたままとなる。そして前記
ＲＡＭ（３）の特定アドレス（３ａ）がアクセスされた
状態において、前記コントロール回路（１０）から読み
出し信号ＲＤ２が出力され、前記ＲＡ Ｍ （３）の特
定アドレス〈３ａ）のアクセス回数データは読み出され
、該アクセス回数データは前記インクリメント回路（１
２）内に読み込まれて＋１インクリメントされる。その
後、前記コントロール回路（１０）から書き込み信号Ｗ
Ｒ２が出力され、＋１インクリメント済のアクセス回数
データは、前記インクリメント回路（１２）から読み出
されて前記ＲＡ Ｍ （３）の特定アドレス（３ａ）に
書き込まれる。つまり、前記ＲＡＭ（２）（３）の対応
アドレスの各アクセス期間に、アクセス回数データの読
み出し動作、インクリメント動作、及び書き込み動作の
一連の動作を実行することによって、前記ＲＡＭ（２）
のアクセス回数を示すアクセス回数データが特定アドレ
ス（３ａ）に記憶されることになる。従って、前記コン
トロール回路（１０）から前記ＲＡＭ（３）に読み出し
信号ＲＤ２を任意に印加し、前記特定アドレス（３ａ）
におけるアクセス回数データを読み出すことによって、
前記ＲＡＭ（２）のアクセス回数を容易にチエツクでき
、特にプログラム評価時におけるＲ Ａ Ｍ （２）の
正規のアクセス回数だけ、実際にアクセスされたか否か
を容易にチエツクでき、正しいプログラム評価を迅速に
行なえることになる。ここで前記コントロール回路（１
０）及び前記インクリメント回路（１２）より、前記Ｒ
ＡＭ（３）の特定アドレス（３ａ）におけるアクセス回
数データの読み出し、インクリメント、書き込みを実行
するための手段が構成されている。尚、前記ＲＡＭ（３
）の１ワードが８ビツトである為、前記データポインタ
（１ａ）から出力されるアドレスデータが８ビツトなら
ば、特定アドレス（３ａ）は１アドレスでよいが、前記
アドレスデータが１６ビツトならば、特定アドレス〈３
ａ〉は２アドレス必要となる。
ト回路（１２）は、前記コントロール回路（１０）が前
記書き込み信号ＷＲ３によって動作制御された時、前記
コントロール回路（１０）から発生する制御信号ＣＴＬ
によって、前記ＲＡＭ（３）の特定アドレス（３ａ）に
記憶されたアクセス回数データ（８ビツト）のインクリ
メント動作を行なう、詳しくは、データポインタ（１ａ
）によってＲＡＭ（２）（３）の対応アドレスをアクセ
スする各アクセス期間において、前記ＲＡＭ（：Ｉｔ）
への処理コードの書き込みが終了すると、前記コントロ
ール回路（１０）によって前記ＲＡＭ（３）の特定アド
レス（３ａ）がアクセスされたままとなる。そして前記
ＲＡＭ（３）の特定アドレス（３ａ）がアクセスされた
状態において、前記コントロール回路（１０）から読み
出し信号ＲＤ２が出力され、前記ＲＡ Ｍ （３）の特
定アドレス〈３ａ）のアクセス回数データは読み出され
、該アクセス回数データは前記インクリメント回路（１
２）内に読み込まれて＋１インクリメントされる。その
後、前記コントロール回路（１０）から書き込み信号Ｗ
Ｒ２が出力され、＋１インクリメント済のアクセス回数
データは、前記インクリメント回路（１２）から読み出
されて前記ＲＡ Ｍ （３）の特定アドレス（３ａ）に
書き込まれる。つまり、前記ＲＡＭ（２）（３）の対応
アドレスの各アクセス期間に、アクセス回数データの読
み出し動作、インクリメント動作、及び書き込み動作の
一連の動作を実行することによって、前記ＲＡＭ（２）
のアクセス回数を示すアクセス回数データが特定アドレ
ス（３ａ）に記憶されることになる。従って、前記コン
トロール回路（１０）から前記ＲＡＭ（３）に読み出し
信号ＲＤ２を任意に印加し、前記特定アドレス（３ａ）
におけるアクセス回数データを読み出すことによって、
前記ＲＡＭ（２）のアクセス回数を容易にチエツクでき
、特にプログラム評価時におけるＲ Ａ Ｍ （２）の
正規のアクセス回数だけ、実際にアクセスされたか否か
を容易にチエツクでき、正しいプログラム評価を迅速に
行なえることになる。ここで前記コントロール回路（１
０）及び前記インクリメント回路（１２）より、前記Ｒ
ＡＭ（３）の特定アドレス（３ａ）におけるアクセス回
数データの読み出し、インクリメント、書き込みを実行
するための手段が構成されている。尚、前記ＲＡＭ（３
）の１ワードが８ビツトである為、前記データポインタ
（１ａ）から出力されるアドレスデータが８ビツトなら
ば、特定アドレス（３ａ）は１アドレスでよいが、前記
アドレスデータが１６ビツトならば、特定アドレス〈３
ａ〉は２アドレス必要となる。
ａ、Ｃはアドレスバス、ｂ、ｄはデータバスであり、デ
ータバスｄから前記ＲＡＭ（３）に書き込まれるデータ
’０ＯＯＯＯＯＯＯＪ 、’１１１１１１１１、の切換
えは、前記コントロール回路（１０）によって制御され
る。
ータバスｄから前記ＲＡＭ（３）に書き込まれるデータ
’０ＯＯＯＯＯＯＯＪ 、’１１１１１１１１、の切換
えは、前記コントロール回路（１０）によって制御され
る。
以下に、ＲＡＭ（２）を読み出し状態にすると共に、Ｒ
Ａ Ｍ （３）を書き込み状態に設定する一例の動作に
ついて説明する。
Ａ Ｍ （３）を書き込み状態に設定する一例の動作に
ついて説明する。
まずエバリユエーションチップ（１）から「１゜の読み
出し信号ＲＤＩを出力させてＲＡＭ（２）を読み出し状
態とし、また「１」の書き込み許可信号ＲＤＥＮを入力
ボート（９）に印加し、書き込み制御回路（４）から出
力されるｒｌ」の書き込み信号ＷＲ３によって、ＲＡＭ
（３）を書き込み状態に設定する。尚、該ＲＡＭ（３）
を書き込み状態に設定する以前に、コントロール回路（
１０）によってＲＡＭ（３）をイニシャルリセットして
おく。
出し信号ＲＤＩを出力させてＲＡＭ（２）を読み出し状
態とし、また「１」の書き込み許可信号ＲＤＥＮを入力
ボート（９）に印加し、書き込み制御回路（４）から出
力されるｒｌ」の書き込み信号ＷＲ３によって、ＲＡＭ
（３）を書き込み状態に設定する。尚、該ＲＡＭ（３）
を書き込み状態に設定する以前に、コントロール回路（
１０）によってＲＡＭ（３）をイニシャルリセットして
おく。
この状態で、゛データポインタ（ｌａ）から所定のアド
レスデータがアドレスバスａを介してＲＡＭ（２）に印
加されると、該ＲＡＭ（２）の所定アドレスがアクセス
され、該ＲＡＭ（２）の所定アドレスにおけるデータが
エバリユエーションチップ（１）内部に読み込まれ、該
エバリユエーションチップ（１）内部でデータ処理が行
なわれる。一方、アドレスバスａに重畳した前記アドレ
スデータによって、ＲＡＭ（２）及びＲＡＭ（３）の対
応アドレスが同時にアクセスされており、データバスｄ
に接続された電源電圧Ｖｄｄによって、ＲＡＭ（２）に
おいて書き込み／読み出しを行なったアドレスに対応す
るＲＡＭ（３）のアドレスには処理データ「１１１１１
１１１」が書き込まれる。
レスデータがアドレスバスａを介してＲＡＭ（２）に印
加されると、該ＲＡＭ（２）の所定アドレスがアクセス
され、該ＲＡＭ（２）の所定アドレスにおけるデータが
エバリユエーションチップ（１）内部に読み込まれ、該
エバリユエーションチップ（１）内部でデータ処理が行
なわれる。一方、アドレスバスａに重畳した前記アドレ
スデータによって、ＲＡＭ（２）及びＲＡＭ（３）の対
応アドレスが同時にアクセスされており、データバスｄ
に接続された電源電圧Ｖｄｄによって、ＲＡＭ（２）に
おいて書き込み／読み出しを行なったアドレスに対応す
るＲＡＭ（３）のアドレスには処理データ「１１１１１
１１１」が書き込まれる。
ここで書き込み信号ＷＲ３はコントロール回路（１０）
にも印加されており、ＲＡＭ（２）（３）の各アクセス
期間毎に、＋１づつインクリメントされたアクセス回数
データが特定アドレス（３ａ）に書き込まれる。これよ
りＲＡ Ｍ （２）による読み出し終了後、コントロー
ル回路（１０）からの読み出し信号ＲＤ２によって、Ｒ
ＡＭ（３）の書き込み内容を読み出して解析し、正確な
プログラム評価ができるようにしている。
にも印加されており、ＲＡＭ（２）（３）の各アクセス
期間毎に、＋１づつインクリメントされたアクセス回数
データが特定アドレス（３ａ）に書き込まれる。これよ
りＲＡ Ｍ （２）による読み出し終了後、コントロー
ル回路（１０）からの読み出し信号ＲＤ２によって、Ｒ
ＡＭ（３）の書き込み内容を読み出して解析し、正確な
プログラム評価ができるようにしている。
以上より、エバリユエーションチップ（１）によるプロ
グラム評価を行なうことを目的とし； ＲＡＭ（２）に
おいてデータの書き込み／読み出しを行なった場合、Ｒ
ＡＭ（３）の書き込み内容を読み出すことによって、Ｒ
ＡＭ（２）のどのアドレスを使用したのかを容易にチエ
ツクできると共にＲＡＭ（２）のアクセス回数も容易に
チエツクでき、これよりプログラム誤評価に迅速に気づ
き、正確なプログラム評価を確実に行なえることになる
。
グラム評価を行なうことを目的とし； ＲＡＭ（２）に
おいてデータの書き込み／読み出しを行なった場合、Ｒ
ＡＭ（３）の書き込み内容を読み出すことによって、Ｒ
ＡＭ（２）のどのアドレスを使用したのかを容易にチエ
ツクできると共にＲＡＭ（２）のアクセス回数も容易に
チエツクでき、これよりプログラム誤評価に迅速に気づ
き、正確なプログラム評価を確実に行なえることになる
。
（ト）発明の効果
本発明によれば、プログラム評価のために使用したメモ
リのアクセス状況及びアクセス回数を容易且つ迅速に確
認でき、これよりプログラム評価が誤っていても迅速に
気がつき、正確なプログラム評価を確実に行なえる利点
が得られる。
リのアクセス状況及びアクセス回数を容易且つ迅速に確
認でき、これよりプログラム評価が誤っていても迅速に
気がつき、正確なプログラム評価を確実に行なえる利点
が得られる。
図面は本発明のマイクロコンピュータの評価装置を示す
ブロック図である。 （１）・・・エバリユエーションチップ、（２）（３）
・・・ＲＡＭ、 （３ａ）・・・特定アドレス、（
１０）・・・コントロール回路、（１１）・・・プルア
ップ抵抗、（１２）・・・インクリメント回路。
ブロック図である。 （１）・・・エバリユエーションチップ、（２）（３）
・・・ＲＡＭ、 （３ａ）・・・特定アドレス、（
１０）・・・コントロール回路、（１１）・・・プルア
ップ抵抗、（１２）・・・インクリメント回路。
Claims (2)
- （１）所定のデータが記憶されるメモリと、該メモリの
所定アドレスをアクセスするためのアドレスカウンタを
内蔵し、該メモリの指定アドレスにおけるデータを読み
込んで動作する評価用マイクロコンピュータと、を備え
たマイクロコンピュータの評価装置において、 前記メモリのアクセス回数を示すアクセス回数データが
記憶される記憶手段と、 該記憶手段に記憶されたアクセス回数データをインクリ
メントするインクリメント回路と、前記アドレスカウン
タ出力に基づき、前記メモリの各アクセス期間において
、前記記憶手段からアクセス回数データを読み出して前
記インクリメント回路でインクリメントさせる動作、及
び該インクリメント回路でインクリメントされたアクセ
ス回数データを前記記憶手段に書き込む動作を制御する
制御回路と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。 - （２）所定のデータが記憶される第１のメモリと、 該第１のメモリの各アドレスに１対１に対応し、該第１
のメモリのアドレスのアクセスを行なったことを示す処
理コードが書き込まれる対応アドレス、及び該第１のメ
モリのアクセス回数を示すアクセス回数データが書き込
まれる特定アドレスとを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時に、アクセスするためのアドレスカウンタを内蔵
し、前記第１のメモリの指定アドレスにおける所定デー
タを読み込んで動作する評価用マイクロコンピュータと
、 前記第１のメモリをメモリ動作させるためのメモリ駆動
信号に基づき、書き込み状態となった前記第２のメモリ
の対応アドレスに、前記処理コードを書き込むための手
段と、 前記第１のメモリ及び前記第２のメモリの各アクセス期
間において、前記第２のメモリの特定アドレスからアク
セス回数データを読み出してインクリメントする動作、
及びインクリメントされたアクセス回数データを前記第
２のメモリの特定アドレスに書き込む動作を行なう手段
と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095836A JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095836A JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273839A true JPH02273839A (ja) | 1990-11-08 |
| JPH077342B2 JPH077342B2 (ja) | 1995-01-30 |
Family
ID=14148469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095836A Expired - Lifetime JPH077342B2 (ja) | 1989-04-14 | 1989-04-14 | マイクロコンピュータの評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077342B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366335A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Memory unit |
| JPS6234261A (ja) * | 1985-08-08 | 1987-02-14 | Fuji Electric Co Ltd | メモリのアクセス状況監視装置 |
-
1989
- 1989-04-14 JP JP1095836A patent/JPH077342B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366335A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Memory unit |
| JPS6234261A (ja) * | 1985-08-08 | 1987-02-14 | Fuji Electric Co Ltd | メモリのアクセス状況監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH077342B2 (ja) | 1995-01-30 |
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