JPH02232741A - マイクロコンピュータの評価装置 - Google Patents
マイクロコンピュータの評価装置Info
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- JPH02232741A JPH02232741A JP1054501A JP5450189A JPH02232741A JP H02232741 A JPH02232741 A JP H02232741A JP 1054501 A JP1054501 A JP 1054501A JP 5450189 A JP5450189 A JP 5450189A JP H02232741 A JPH02232741 A JP H02232741A
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- 230000000875 corresponding effect Effects 0.000 abstract 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 20
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 20
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロコンピュータの評価装置に関し、特
に、書き込み／読み出し動作を行なったデータメモリの
アドレスを確認するのに好適な、マイクロコンピュータ
の評価装置に関するものである． （口）従来の技術 従来、量産用１チップマイクロコンピュータと略同一機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
に、書き込み／読み出し動作を行なったデータメモリの
アドレスを確認するのに好適な、マイクロコンピュータ
の評価装置に関するものである． （口）従来の技術 従来、量産用１チップマイクロコンピュータと略同一機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。
まず評価用マイクロコンピュータに内蔵されているプロ
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスきれると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる．一方、評価
用マイクロコンピュータに内蔵きれているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる．これより、評価用マイクロコンピュータの内部
回路は、前記プログラムデータに基づいて動作し、取り
込んだ前記データを処理していた． ここで評価用マイクロコンピュータに対しては、フント
ロール回路が設けられている．即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めブリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンビ二一ク内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になつて
いる．従って評価用マイクロコンピュータからのアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該フントロール回路から一時停止信号が発生し
、これより該一時停止信号によって評価用マイクロコン
ピュータの動作が一時停止することになる．この時、評
価用マイクロコンピュータから得られたデータが、正規
のプログラムデータに対応する正常なデータであるか否
かを解析することによって、プログラム評価を行なって
いた． （八）発明が解決しようとする課題 しかしながら前記従来の技術において、プログラム評価
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモ』の書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった．従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった． （二）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、所定のデータの書き込み／読み出しが行なわれる
第工のデータメモリと、該第１のデータメモリの各アド
レスに１対１に対応するアドレスを有する第２のデータ
メモリと、 前記第１のデータメモリ及び前記第２のデータメモリの
対応アドレスを同時にアクセスするためのアドレスカウ
ンタを内蔵し、前記第１のデータメモリの指定アドレス
における所定データを読み込んで動作する評価用マイク
ロコンピュータと、前記第１のデータメモリを書き込み
／！！み出し動作させるための書き込み／読み出し信号
と、前記第２のメモリの書き込みを許可するための書き
込み許可信号が印加されることによって、前記第２のデ
ータメモリを書き込み状態に設定する書き込み制御回路
と、 該書き込み制御回路出力によって書き込み状態となった
前記第２のデータメモリの指定アドレスに、前記第１の
データメモリの対応アドレスにおいて所定データの書き
込み／読み出しを行なったことを示す処理コードを書き
込む処理コード発生手段と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である． （＊）作用 本発明は、マイクロコンピュータの評価装置であり、以
下の作用を持つ． 即ち、前記（二）項記載の構成において、書き込み／！
！！み出し信号によって、第１のデータメモリが書き込
み／読み出し状態になると、評価用マイクロフンビュー
タから出力されるアドレスデータで第１のデータメモリ
の所定アドレスがアクセスされ、評価用マイクロコンピ
ュータ及び第１のデータメモリの指定アドレス間で、デ
ータの書き込み／読み出しが行なわれる．一方、評価用
マイクロコンピュータからの前記アドレスデータによっ
て、第１のデータメモリの所定アドレスに対応する第２
のデータメモリの対応アドレスが同時にアクセスされて
いる． ここで書き込み制御回路に、前記書き込み／読み出し信
号と共に書き込み許可信号が印加されると、該書き込み
制御回路出力によって第２のデータメモリが書き込み状
態となる．これによって、プログラム評価を行なうこと
を目的として、第１のデータメモリがデータの書き込み
／読み出し動作を行なうと、該第１のデータメモリの所
定アドレスにおいてデータの書き込み／読み出しを行な
ったこと、即ち該第１のデータメモリのどのアドレスを
使用したのかを示す処理コードが、第２のデータメモリ
の対応アドレスに、処理コード発生手段によって書き込
まれることになる．従って、第２のデータメモリの書き
込み内容を確認することにより、第１のデータメモリの
正規のアドレスに対してデータの書き込み／読み出しが
行なわれたか否かをチェックでき、正確なプログラム評
価ができることになる． （へ）実施例 本発明の詳細を図示の実施例により具体的に説明する． 図面は、本発明のマイクロコンピュータの評価装置を示
すブロック図である． 図面について、符号及び構成を説明すると、（１》はエ
バリュエーションチップ（評価用マイクロコンピュータ
）であり、該エバリュエーションチップ（１》は、量産
用１チップマイクロコンピュータと略同一機能を有して
おり、データポインタ（１ａ》を内蔵している。（２）
はＲＡＭ１（第１のメモリ、第１のデータメモリ）であ
り、該ＲＡＭ１（２）は、前記エバリュエーションチッ
プ（１》から出力される書き込み信号ＷＲＩ（メモリ駆
動信号）によって書き込み状態となり、また読み出レ信
号ＲＤＩ（メモリ駆動信号）によって読み出し状態とな
る． ここで前記エバリュエーションチップ（１）の一般的動
作について説明する．まず前記エバリュ工一ションチッ
プ（１》に内蔵きれているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶きれているプログラムデータが
該エバリュエーションチップ（１）に読み込まれる．そ
してこのプログラムデータに基づき、該エバリュ工−シ
ョンチップ（１）内部のデータポインタ（１ａ）によっ
て前記ＲＡＭＩ（２）の所定アドレスがアクセスされ、
前記エバリュエーションチップ（１）及び前記ＲＡＭＩ
（２＞の指定アドレス間で、書き込み信号ＷＲＩ及び読
み出し信号ＲＤＩに基づくデータの書き込み／読み出し
が行なわれる．そして、前記エバリュエーションチップ
《１》内において、前記プログラムメモリから読み込ん
だプログラムデータに基づき、前記ＲＡＭＩ（２）から
読み込んだデータの処理を行ない、処理データが正規の
データであるか否かを解析することによって、上述した
前記ＲＡＭＩ（２）のアドレスアクセス用のプログラム
データ及びデータ処理用のプログラムデータ等の良否を
チェックし、即ちプログラム評価を行なっている． （３》はＲＡＭ２（第２のメモリ、第２のデータメモリ
）であり、該ＲＡＭ２（３）は、前記ＲＡＭ１（２》の
各アドレスに１対１に対応するアドレスを有しており、
また前記データポインタ（１ａ》によって、前記ＲＡＭ
Ｉ（２）及び前記ＲＡＭ２（３）の各対応アドレスが同
時にアクセスされる様になっている． 一点鎖線の（４）は書き込み制御回路であり、該書き込
み制御回路（４）はＡＮＤゲート（５）（６）及びＯＲ
ゲート（７）を組み合わせて成り、即ちマルチブレクサ
を構成する．そして前記ＡＮＤゲート（５）には、前記
書き込み信号ＷＲ１と、前記ＲＡＭ １ （２）が書き
込み状態の時に前記ＲＡＭ２（３）を書き込み状態とす
るための書き込み許可信号ＷＲＥＮが印加可能となって
いる．また前記ＡＮＤゲート（６》には、前記読み出し
信号ＲＤＩと、前記ＲＡＭＩ（２）が読み出し状態の時
に前記ＲＡＭ２（３》を書き込み状態とするための書き
込み許可信号ＲＤＥＮが印加可能となっている．そして
、前記ＯＲゲート（７）から出力きれる書き込み信号Ｗ
Ｒ２によって、前記ＲＡＭ２（３）は書き込み状態とな
る．即ち、前記ＲＡＭＩ（２）が書き込み状態（ Ｗ
Ｒ １ ＝ ’ Ｉ Ｊ ）の時に前記ＲＡＭ２（３）
を書き込み状態にするには、入力ボート（８）に「１」
の書き込み許可信号ＷＲＥＮを印加すればよく、また前
記ＲＡＭＩ（２）が読み出し状態（ＲＤＩ−「１」）の
時に前記ＲＡＭ２（３）を書き込み状態にするには、入
力ボート《９》に「ＩＪの書き込み許可信号ＲＤＥＮを
印加すればよい．言い換えれば、前記ＲＡＭＩ（２）が
書き込み／読み出し状態の時に前記ＲＡＭ２（３）を書
き込み状態に設定する動作は任意である為、前記ＲＡＭ
Ｉ（２）が書き込み／読み出し状態であっても前記ＲＡ
Ｍ２（３）を動作させないことも勿論可能である．（１
０）はフントロール回路であリ、該フントロール回路＜
１０》及び電源電圧Ｖｄｄにプルアップきれたプルアッ
プ抵抗（１１）とによって、処理コード発生手段が構成
される．そして前記ＲＡＭ２（３）を書き込み状態に設
定する前の状態において、前記ＲＡ Ｍ ２ （３）は
、前記フントロール回路（１０）の制御出力によってイ
ニシャルリセットされる．例えば前記ＲＡＭ２（３）の
各アドレス毎の１ワードが８ビットで構成されている場
合、前記フントロール回路（１０）から得られたアドレ
スデータによって前記ＲＡＭ２（３）の各アドレスが順
次アクセスされる度に、前記ＲＡＭ２（３）の指定アド
レスには「Ｏｏｏｏｏｏｏｏ，が書き込まれ、事実上、
前記ＲＡ Ｍ ２ （３）がイニシャルリセットされた
ことになる．また前記ＲＡＭ１（２）の所定アドレスが
アクセスされてデータの書き込み／読み出しが行なわれ
、且つ前記Ｒ Ａ Ｍ ２ （３）が書き込み状態に設
定されている場合において、前記ＲＡＭＩ（２）の所定
アドレスに対応する前記ＲＡＭ２（３）の対応アドレス
には、前記コントロール回路（１０）の制御出力に基づ
き′Ｋ源電圧Ｖｄｄ（一論理「ＩＪ）によって処理コー
ド’１１１１１１１１，が書き込まれる様になっている
．つまり、前記ＲＡＭＩ（２）において書き込み／読み
出しを行なったアドレスに対応する前記ＲＡＭ２（３）
のアドレスにほ「１１１１１１１１，が書き込まれ、そ
うでない前記ＲＡ Ｍ ２ （３）のアドレスには’ｏ
ｏｏｏｏｏｏｏ，が書き込まれていることになる．従っ
て、前記コントロール回路（１０）から前記ＲＡＭ２（
３）に読み出し信号ＲＤ２を印加し、前記ＲＡＭ２（３
）の書き込み内容を読み出すことによって、前記ＲＡＭ
１（２》のどのアドレスを使用したのかを容易にチェッ
クでき、特に前記ＲＡＭＩ（２）のアドレスアクセス用
のプログラムデータの良否をチェックでき、正しいプロ
グラム評価が可能となるのである． ａ，Ｃはアドレスバス、ｂ，ｄはデータパスであり、特
にアドレスバスＣは、前記ＲＡＭ２（３）をイニシャル
リセットするためのものであり、データバスｄから前記
ＲＡＭ２（３）へ書き込まれるデータ’０００００００
０，，’１１１１１１１１」の切換えは、前記コントロ
ール回路（１０）によって制御される． 以下に、ＲＡＭＩ（２）を読み出し状態にすると共に、
ＲＡＭ２（３）を書き込み状態に設定する一例の動作に
ついて説明する． まずエバリュエーションチップ《１》から「１」の読み
出し信号ＲＤＩを出力きせてＲＡＭＩ（２）を読み出し
状態とし、またｒ１，の書き込み許可侶号ＲＤＥＮをλ
カボート（９〉に印加し、書き込み制御回路（４）から
出力される１１」の書き込み信号ＷＲ２によって、ＲＡ
Ｍ２（３）を書き込み状態に設定する．尚、該ＲＡＭ２
（３）を書き込み状態に設定する以前に、コントロール
回路（１０）によってＲＡＭ２（３）をイニシャルリセ
ットしておく． この状態で、データポインタ（１ａ）から所定のアドレ
スデータがアドレスバスａを介してＲＡＭＩ（２》に印
加されると、該ＲＡＭＩ（２）の所定アドレスがアクセ
スされ、該ＲＡＭＩ（２）の所定アドレスにおけるデー
タがエバリュエーションチップ（１）内部に読み込まれ
、該エバリュエーシ５ンチップ（１）内部でデータ処理
が行なわれる．方、アドレスバスａに重畳した前記アド
レスデータによって、ＲＡＭＩ（２）及びＲＡＭ２（３
）の対応アドレスが同時にアクセスされており、データ
バスｄに接続きれた電源電圧Ｖｄｄによって、ＲＡＭ１
（２）において書き込み／読み出しを行なったアドレス
に対応するＲＡＭ２（３）のアドレスには処理データ’
１１１１１１１１，が書き込まれる．これよりＲＡＭＩ
（２）による読み出し終了後、コントロール回路（１０
》からの読み出し信号ＲＤ２によって、ＲＡＭ２（３）
におけるアドレスのアクセス内容を読み出して解析し、
正確なプログラム評価ができるようにしている． 以上より、エバリュエーションチップ（１》によるプロ
グラム評価を行なうことを目的とし、ＲＡＭｌ（２）に
おいてデータの書き込み／読み出しを行なった場合、Ｒ
ＡＭ２（３）の書き込み内容を読み出すことによって、
ＲＡＭＩ（２）のどのアドレスを使用したのかを容易に
チェックでき、これよりプログラム誤評価に迅速に気づ
き、正確なプログラム評価を確実に行なえることになる
．（ト）発明の効果 本発明によれば、評価用マイクロコンピュータによるプ
ログラム評価を行なうために、第１のメモリをメモリ動
作させた場合、第２のメモリの書き込み内容をチェック
することによって、第１のメモリのアクセス内容を確認
でき、これよりプログラム評価が誤っていても迅速に気
がつき、正確なプログラム評価を確実に行なえる利点が
得られる．
グラムカウンタによって外部のプログラムメモリの所定
アドレスがアクセスきれると、該プログラムメモリの所
定アドレスに予め記憶されているプログラムデータが評
価用マイクロコンピュータに読み込まれる．一方、評価
用マイクロコンピュータに内蔵きれているデータポイン
タによって外部のデータメモリの所定アドレスがアクセ
スされると、該データメモリの所定アドレスに書き込ま
れていたデータが評価用マイクロコンピュータに読み込
まれる．これより、評価用マイクロコンピュータの内部
回路は、前記プログラムデータに基づいて動作し、取り
込んだ前記データを処理していた． ここで評価用マイクロコンピュータに対しては、フント
ロール回路が設けられている．即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めブリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンビ二一ク内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加される様になつて
いる．従って評価用マイクロコンピュータからのアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該フントロール回路から一時停止信号が発生し
、これより該一時停止信号によって評価用マイクロコン
ピュータの動作が一時停止することになる．この時、評
価用マイクロコンピュータから得られたデータが、正規
のプログラムデータに対応する正常なデータであるか否
かを解析することによって、プログラム評価を行なって
いた． （八）発明が解決しようとする課題 しかしながら前記従来の技術において、プログラム評価
を行なうことを目的とし、評価用マイクロコンピュータ
によって、データメモリの指定アドレスに対してデータ
の書き込み／読み出しを行なった場合、従来の評価装置
には、該データメモ』の書き込み／読み出しアドレスを
確認する手段がなく、即ちデータメモリのどのアドレス
をアクセスしてプログラム評価を行なったのかを確認す
る術がなく、データメモリの全アドレスに対するアクセ
ス状況が不明確であった．従って、データメモリの所定
アドレスを誤ったプログラムデータに基づいて誤ってア
クセスし、誤ったプログラム評価を行なってしまった場
合でも、誤り状態を確認できず、これより正確なプログ
ラム評価ができない問題点があった． （二）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、所定のデータの書き込み／読み出しが行なわれる
第工のデータメモリと、該第１のデータメモリの各アド
レスに１対１に対応するアドレスを有する第２のデータ
メモリと、 前記第１のデータメモリ及び前記第２のデータメモリの
対応アドレスを同時にアクセスするためのアドレスカウ
ンタを内蔵し、前記第１のデータメモリの指定アドレス
における所定データを読み込んで動作する評価用マイク
ロコンピュータと、前記第１のデータメモリを書き込み
／！！み出し動作させるための書き込み／読み出し信号
と、前記第２のメモリの書き込みを許可するための書き
込み許可信号が印加されることによって、前記第２のデ
ータメモリを書き込み状態に設定する書き込み制御回路
と、 該書き込み制御回路出力によって書き込み状態となった
前記第２のデータメモリの指定アドレスに、前記第１の
データメモリの対応アドレスにおいて所定データの書き
込み／読み出しを行なったことを示す処理コードを書き
込む処理コード発生手段と、 を備えたことを特徴とするマイクロコンピュータの評価
装置である． （＊）作用 本発明は、マイクロコンピュータの評価装置であり、以
下の作用を持つ． 即ち、前記（二）項記載の構成において、書き込み／！
！！み出し信号によって、第１のデータメモリが書き込
み／読み出し状態になると、評価用マイクロフンビュー
タから出力されるアドレスデータで第１のデータメモリ
の所定アドレスがアクセスされ、評価用マイクロコンピ
ュータ及び第１のデータメモリの指定アドレス間で、デ
ータの書き込み／読み出しが行なわれる．一方、評価用
マイクロコンピュータからの前記アドレスデータによっ
て、第１のデータメモリの所定アドレスに対応する第２
のデータメモリの対応アドレスが同時にアクセスされて
いる． ここで書き込み制御回路に、前記書き込み／読み出し信
号と共に書き込み許可信号が印加されると、該書き込み
制御回路出力によって第２のデータメモリが書き込み状
態となる．これによって、プログラム評価を行なうこと
を目的として、第１のデータメモリがデータの書き込み
／読み出し動作を行なうと、該第１のデータメモリの所
定アドレスにおいてデータの書き込み／読み出しを行な
ったこと、即ち該第１のデータメモリのどのアドレスを
使用したのかを示す処理コードが、第２のデータメモリ
の対応アドレスに、処理コード発生手段によって書き込
まれることになる．従って、第２のデータメモリの書き
込み内容を確認することにより、第１のデータメモリの
正規のアドレスに対してデータの書き込み／読み出しが
行なわれたか否かをチェックでき、正確なプログラム評
価ができることになる． （へ）実施例 本発明の詳細を図示の実施例により具体的に説明する． 図面は、本発明のマイクロコンピュータの評価装置を示
すブロック図である． 図面について、符号及び構成を説明すると、（１》はエ
バリュエーションチップ（評価用マイクロコンピュータ
）であり、該エバリュエーションチップ（１》は、量産
用１チップマイクロコンピュータと略同一機能を有して
おり、データポインタ（１ａ》を内蔵している。（２）
はＲＡＭ１（第１のメモリ、第１のデータメモリ）であ
り、該ＲＡＭ１（２）は、前記エバリュエーションチッ
プ（１》から出力される書き込み信号ＷＲＩ（メモリ駆
動信号）によって書き込み状態となり、また読み出レ信
号ＲＤＩ（メモリ駆動信号）によって読み出し状態とな
る． ここで前記エバリュエーションチップ（１）の一般的動
作について説明する．まず前記エバリュ工一ションチッ
プ（１》に内蔵きれているプログラムカウンタ（図示せ
ず）によって、外部プログラムメモリ（図示せず）の所
定アドレスがアクセスされると、該プログラムメモリの
指定アドレスに予め記憶きれているプログラムデータが
該エバリュエーションチップ（１）に読み込まれる．そ
してこのプログラムデータに基づき、該エバリュ工−シ
ョンチップ（１）内部のデータポインタ（１ａ）によっ
て前記ＲＡＭＩ（２）の所定アドレスがアクセスされ、
前記エバリュエーションチップ（１）及び前記ＲＡＭＩ
（２＞の指定アドレス間で、書き込み信号ＷＲＩ及び読
み出し信号ＲＤＩに基づくデータの書き込み／読み出し
が行なわれる．そして、前記エバリュエーションチップ
《１》内において、前記プログラムメモリから読み込ん
だプログラムデータに基づき、前記ＲＡＭＩ（２）から
読み込んだデータの処理を行ない、処理データが正規の
データであるか否かを解析することによって、上述した
前記ＲＡＭＩ（２）のアドレスアクセス用のプログラム
データ及びデータ処理用のプログラムデータ等の良否を
チェックし、即ちプログラム評価を行なっている． （３》はＲＡＭ２（第２のメモリ、第２のデータメモリ
）であり、該ＲＡＭ２（３）は、前記ＲＡＭ１（２》の
各アドレスに１対１に対応するアドレスを有しており、
また前記データポインタ（１ａ》によって、前記ＲＡＭ
Ｉ（２）及び前記ＲＡＭ２（３）の各対応アドレスが同
時にアクセスされる様になっている． 一点鎖線の（４）は書き込み制御回路であり、該書き込
み制御回路（４）はＡＮＤゲート（５）（６）及びＯＲ
ゲート（７）を組み合わせて成り、即ちマルチブレクサ
を構成する．そして前記ＡＮＤゲート（５）には、前記
書き込み信号ＷＲ１と、前記ＲＡＭ １ （２）が書き
込み状態の時に前記ＲＡＭ２（３）を書き込み状態とす
るための書き込み許可信号ＷＲＥＮが印加可能となって
いる．また前記ＡＮＤゲート（６》には、前記読み出し
信号ＲＤＩと、前記ＲＡＭＩ（２）が読み出し状態の時
に前記ＲＡＭ２（３》を書き込み状態とするための書き
込み許可信号ＲＤＥＮが印加可能となっている．そして
、前記ＯＲゲート（７）から出力きれる書き込み信号Ｗ
Ｒ２によって、前記ＲＡＭ２（３）は書き込み状態とな
る．即ち、前記ＲＡＭＩ（２）が書き込み状態（ Ｗ
Ｒ １ ＝ ’ Ｉ Ｊ ）の時に前記ＲＡＭ２（３）
を書き込み状態にするには、入力ボート（８）に「１」
の書き込み許可信号ＷＲＥＮを印加すればよく、また前
記ＲＡＭＩ（２）が読み出し状態（ＲＤＩ−「１」）の
時に前記ＲＡＭ２（３）を書き込み状態にするには、入
力ボート《９》に「ＩＪの書き込み許可信号ＲＤＥＮを
印加すればよい．言い換えれば、前記ＲＡＭＩ（２）が
書き込み／読み出し状態の時に前記ＲＡＭ２（３）を書
き込み状態に設定する動作は任意である為、前記ＲＡＭ
Ｉ（２）が書き込み／読み出し状態であっても前記ＲＡ
Ｍ２（３）を動作させないことも勿論可能である．（１
０）はフントロール回路であリ、該フントロール回路＜
１０》及び電源電圧Ｖｄｄにプルアップきれたプルアッ
プ抵抗（１１）とによって、処理コード発生手段が構成
される．そして前記ＲＡＭ２（３）を書き込み状態に設
定する前の状態において、前記ＲＡ Ｍ ２ （３）は
、前記フントロール回路（１０）の制御出力によってイ
ニシャルリセットされる．例えば前記ＲＡＭ２（３）の
各アドレス毎の１ワードが８ビットで構成されている場
合、前記フントロール回路（１０）から得られたアドレ
スデータによって前記ＲＡＭ２（３）の各アドレスが順
次アクセスされる度に、前記ＲＡＭ２（３）の指定アド
レスには「Ｏｏｏｏｏｏｏｏ，が書き込まれ、事実上、
前記ＲＡ Ｍ ２ （３）がイニシャルリセットされた
ことになる．また前記ＲＡＭ１（２）の所定アドレスが
アクセスされてデータの書き込み／読み出しが行なわれ
、且つ前記Ｒ Ａ Ｍ ２ （３）が書き込み状態に設
定されている場合において、前記ＲＡＭＩ（２）の所定
アドレスに対応する前記ＲＡＭ２（３）の対応アドレス
には、前記コントロール回路（１０）の制御出力に基づ
き′Ｋ源電圧Ｖｄｄ（一論理「ＩＪ）によって処理コー
ド’１１１１１１１１，が書き込まれる様になっている
．つまり、前記ＲＡＭＩ（２）において書き込み／読み
出しを行なったアドレスに対応する前記ＲＡＭ２（３）
のアドレスにほ「１１１１１１１１，が書き込まれ、そ
うでない前記ＲＡ Ｍ ２ （３）のアドレスには’ｏ
ｏｏｏｏｏｏｏ，が書き込まれていることになる．従っ
て、前記コントロール回路（１０）から前記ＲＡＭ２（
３）に読み出し信号ＲＤ２を印加し、前記ＲＡＭ２（３
）の書き込み内容を読み出すことによって、前記ＲＡＭ
１（２》のどのアドレスを使用したのかを容易にチェッ
クでき、特に前記ＲＡＭＩ（２）のアドレスアクセス用
のプログラムデータの良否をチェックでき、正しいプロ
グラム評価が可能となるのである． ａ，Ｃはアドレスバス、ｂ，ｄはデータパスであり、特
にアドレスバスＣは、前記ＲＡＭ２（３）をイニシャル
リセットするためのものであり、データバスｄから前記
ＲＡＭ２（３）へ書き込まれるデータ’０００００００
０，，’１１１１１１１１」の切換えは、前記コントロ
ール回路（１０）によって制御される． 以下に、ＲＡＭＩ（２）を読み出し状態にすると共に、
ＲＡＭ２（３）を書き込み状態に設定する一例の動作に
ついて説明する． まずエバリュエーションチップ《１》から「１」の読み
出し信号ＲＤＩを出力きせてＲＡＭＩ（２）を読み出し
状態とし、またｒ１，の書き込み許可侶号ＲＤＥＮをλ
カボート（９〉に印加し、書き込み制御回路（４）から
出力される１１」の書き込み信号ＷＲ２によって、ＲＡ
Ｍ２（３）を書き込み状態に設定する．尚、該ＲＡＭ２
（３）を書き込み状態に設定する以前に、コントロール
回路（１０）によってＲＡＭ２（３）をイニシャルリセ
ットしておく． この状態で、データポインタ（１ａ）から所定のアドレ
スデータがアドレスバスａを介してＲＡＭＩ（２》に印
加されると、該ＲＡＭＩ（２）の所定アドレスがアクセ
スされ、該ＲＡＭＩ（２）の所定アドレスにおけるデー
タがエバリュエーションチップ（１）内部に読み込まれ
、該エバリュエーシ５ンチップ（１）内部でデータ処理
が行なわれる．方、アドレスバスａに重畳した前記アド
レスデータによって、ＲＡＭＩ（２）及びＲＡＭ２（３
）の対応アドレスが同時にアクセスされており、データ
バスｄに接続きれた電源電圧Ｖｄｄによって、ＲＡＭ１
（２）において書き込み／読み出しを行なったアドレス
に対応するＲＡＭ２（３）のアドレスには処理データ’
１１１１１１１１，が書き込まれる．これよりＲＡＭＩ
（２）による読み出し終了後、コントロール回路（１０
》からの読み出し信号ＲＤ２によって、ＲＡＭ２（３）
におけるアドレスのアクセス内容を読み出して解析し、
正確なプログラム評価ができるようにしている． 以上より、エバリュエーションチップ（１》によるプロ
グラム評価を行なうことを目的とし、ＲＡＭｌ（２）に
おいてデータの書き込み／読み出しを行なった場合、Ｒ
ＡＭ２（３）の書き込み内容を読み出すことによって、
ＲＡＭＩ（２）のどのアドレスを使用したのかを容易に
チェックでき、これよりプログラム誤評価に迅速に気づ
き、正確なプログラム評価を確実に行なえることになる
．（ト）発明の効果 本発明によれば、評価用マイクロコンピュータによるプ
ログラム評価を行なうために、第１のメモリをメモリ動
作させた場合、第２のメモリの書き込み内容をチェック
することによって、第１のメモリのアクセス内容を確認
でき、これよりプログラム評価が誤っていても迅速に気
がつき、正確なプログラム評価を確実に行なえる利点が
得られる．
図面は本発明のマイクロコンピュータ評価装置を示すブ
ロック図である． （１）・・・エバリュエーションチッフ、（２）・・・
ＲＡＭ１、 （３）・・・ＲＡＭ２、 （４）・・・書
き込み制御回路， （１０）・・・コントロール回路
、（１１）・・・プルアップ抵抗．
ロック図である． （１）・・・エバリュエーションチッフ、（２）・・・
ＲＡＭ１、 （３）・・・ＲＡＭ２、 （４）・・・書
き込み制御回路， （１０）・・・コントロール回路
、（１１）・・・プルアップ抵抗．
Claims (3)
- （１）所定のデータが記憶される第１のメモリと、 該第１のメモリの各アドレスに１対１に対応するアドレ
スを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵し
、前記第１のメモリの指定アドレスにおける所定データ
を読み込んで動作する評価用マイクロコンピュータと、 前記第１のメモリをメモリ動作させるためのメモリ駆動
信号に基づき、書き込み状態となった前記第２のメモリ
の指定アドレスに、前記第１のメモリの対応アドレスの
アクセスを行なったことを示す処理コードを書き込む処
理コード発生手段と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。 - （２）所定のデータが記憶される第１のメモリと、 該第１のメモリの各アドレスに１対１に対応するアドレ
スを有する第２のメモリと、 前記第１のメモリ及び前記第２のメモリの対応アドレス
を同時にアクセスするためのアドレスカウンタを内蔵し
、前記第１のメモリの指定アドレスにおける所定データ
を読み込んで動作する評価用マイクロコンピュータと、 前記第１のメモリをメモリ動作させるためのメモリ駆動
信号と、前記第２のメモリのメモリ動作を許可するため
のメモリ駆動許可信号とが印加されることによって、前
記第２のメモリを書き込み状態に設定する書き込み制御
回路と、 該書き込み制御回路出力によって書き込み状態となった
前記第２のメモリの指定アドレスに、前記第１のメモリ
の対応アドレスのアクセスを行なったことを示す処理コ
ードを書き込む処理コード発生手段と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。 - （３）所定のデータの書き込み／読み出しが行なわれる
第１のデータメモリと、 該第１のデータメモリの各アドレスに１対１に対応する
アドレスを有する第２のデータメモリと、 前記第１のデータメモリ及び前記第２のデータメモリの
対応アドレスを同時にアクセスするためのアドレスカウ
ンタを内蔵し、前記第１のデータメモリの指定アドレス
における所定データを読み込んで動作する評価用マイク
ロコンピュータと、前記第１のデータメモリを書き込み
／読み出し動作させるための書き込み／読み出し信号と
、前記第２のメモリの書き込みを許可するための書き込
み許可信号が印加されることによって、前記第２のデー
タメモリを書き込み状態に設定する書き込み制御回路と
、 該書き込み制御回路出力によって書き込み状態となった
前記第２のデータメモリの指定アドレスに、前記第１の
データメモリの対応アドレスにおいて所定データの書き
込み／読み出しを行なったことを示す処理コードを書き
込む処理コード発生手段と、 を備えたことを特徴とするマイクロコンピュータの評価
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054501A JPH02232741A (ja) | 1989-03-06 | 1989-03-06 | マイクロコンピュータの評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054501A JPH02232741A (ja) | 1989-03-06 | 1989-03-06 | マイクロコンピュータの評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232741A true JPH02232741A (ja) | 1990-09-14 |
Family
ID=12972381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054501A Pending JPH02232741A (ja) | 1989-03-06 | 1989-03-06 | マイクロコンピュータの評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232741A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234261A (ja) * | 1985-08-08 | 1987-02-14 | Fuji Electric Co Ltd | メモリのアクセス状況監視装置 |
-
1989
- 1989-03-06 JP JP1054501A patent/JPH02232741A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234261A (ja) * | 1985-08-08 | 1987-02-14 | Fuji Electric Co Ltd | メモリのアクセス状況監視装置 |
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