JPH04273617A - プログラマブルロジックデバイス - Google Patents
プログラマブルロジックデバイスInfo
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- JPH04273617A JPH04273617A JP3034263A JP3426391A JPH04273617A JP H04273617 A JPH04273617 A JP H04273617A JP 3034263 A JP3034263 A JP 3034263A JP 3426391 A JP3426391 A JP 3426391A JP H04273617 A JPH04273617 A JP H04273617A
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- Japan
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- 230000006870 function Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 101100424823 Arabidopsis thaliana TDT gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルロジッ
クデバイスに関し、特に、ＣＭＯＳタイプのＥ２ ＰＲ
ＯＭを内蔵した装置に適用して好適なプログラマブルロ
ジックデバイスに関する。
クデバイスに関し、特に、ＣＭＯＳタイプのＥ２ ＰＲ
ＯＭを内蔵した装置に適用して好適なプログラマブルロ
ジックデバイスに関する。
【０００２】
【従来の技術】一般に、プログラマブルロジックデバイ
スは、ターゲットシステムと接続する前にオフラインで
予めプログラムし、ターゲットシステムに接続した後は
リードオンリで使用される。そして、プログラムモード
時には、書き込み用の高電圧供給端子から、直接書き込
み／消去用の高電圧（Ｅ２ ＰＲＯＭの場合は２０Ｖ、
ＥＰＲＯＭの場合は１２．５Ｖ）を供給することにより
、プログラム状態とする。この状態で、メモリセルのア
ドレスを指定してプログラムデータを入力し、更にスト
ローブ信号を与えることにより、メモリセルの設定アド
レスにプログラムデータの書き込みを行なう。
スは、ターゲットシステムと接続する前にオフラインで
予めプログラムし、ターゲットシステムに接続した後は
リードオンリで使用される。そして、プログラムモード
時には、書き込み用の高電圧供給端子から、直接書き込
み／消去用の高電圧（Ｅ２ ＰＲＯＭの場合は２０Ｖ、
ＥＰＲＯＭの場合は１２．５Ｖ）を供給することにより
、プログラム状態とする。この状態で、メモリセルのア
ドレスを指定してプログラムデータを入力し、更にスト
ローブ信号を与えることにより、メモリセルの設定アド
レスにプログラムデータの書き込みを行なう。
【０００３】
【発明が解決しようとする課題】従来のプログラマブル
ロジックデバイスは以上のように構成されていた。この
ため、プログラム時には、ライター等を用いて、外部か
ら、直接読み書き／消去用の高電圧を与え、これにより
プログラムモードにしてデータの書き込みを行なう必要
があった。つまり、システム外でデータ書き込みを行な
い、その後システムに組み込むという手順を必要として
いた。そして、システムに組み込んだ後はデータの書き
込み／消去はできない。このため、システムの変更が困
難である。また、外部から直接書き込み／消去用の高電
圧を供給する必要があることから、単体チェックのため
のテストの工程でテスト時間が長くなるばかりでなく、
テスト可能なテスタが高電圧供給能力を有するものに限
られてしまうという問題もある。さらに、ターゲットシ
ステムに組み込んだ後に、ＣＰＵからのコントロールに
より、メモリの内容を書き換えて異なる機能を持たせる
等の新たな機能を付加しようとする場合には、システム
外でしかプログラムできないことは大きな制約となる。
ロジックデバイスは以上のように構成されていた。この
ため、プログラム時には、ライター等を用いて、外部か
ら、直接読み書き／消去用の高電圧を与え、これにより
プログラムモードにしてデータの書き込みを行なう必要
があった。つまり、システム外でデータ書き込みを行な
い、その後システムに組み込むという手順を必要として
いた。そして、システムに組み込んだ後はデータの書き
込み／消去はできない。このため、システムの変更が困
難である。また、外部から直接書き込み／消去用の高電
圧を供給する必要があることから、単体チェックのため
のテストの工程でテスト時間が長くなるばかりでなく、
テスト可能なテスタが高電圧供給能力を有するものに限
られてしまうという問題もある。さらに、ターゲットシ
ステムに組み込んだ後に、ＣＰＵからのコントロールに
より、メモリの内容を書き換えて異なる機能を持たせる
等の新たな機能を付加しようとする場合には、システム
外でしかプログラムできないことは大きな制約となる。
【０００４】本発明は上記に鑑みてなされたもので、そ
の目的は、ターゲットシステムへの組込み後もオンボー
ドでプログラム可能で、オペレーション中もＣＰＵから
の指令で機能変更が可能なプログラマブルロジックデバ
イスを提供することにある。
の目的は、ターゲットシステムへの組込み後もオンボー
ドでプログラム可能で、オペレーション中もＣＰＵから
の指令で機能変更が可能なプログラマブルロジックデバ
イスを提供することにある。
【０００５】
【課題を解決するための手段】本発明の第１のプログラ
マブルロジックデバイスは、オペレーション電圧により
動作する読み出しモードと、それよりも高い書き込み／
消去電圧で動作する書き込み／消去モードとを有するメ
モリ手段と、前記メモリ手段の読み出しモードと書き込
み／消去モードとを切り換える制御手段と、前記書き込
み／消去モード時に前記オペレーション電圧を前記書き
込み／消去電圧に昇圧する電圧昇圧手段と、を備えるも
のとして構成される。
マブルロジックデバイスは、オペレーション電圧により
動作する読み出しモードと、それよりも高い書き込み／
消去電圧で動作する書き込み／消去モードとを有するメ
モリ手段と、前記メモリ手段の読み出しモードと書き込
み／消去モードとを切り換える制御手段と、前記書き込
み／消去モード時に前記オペレーション電圧を前記書き
込み／消去電圧に昇圧する電圧昇圧手段と、を備えるも
のとして構成される。
【０００６】本発明の第２のデバイスは、前記第１のデ
バイスにおいて、外部からの書き込み／消去電圧が入力
される入力端子と、オペレ−ション電圧を前記書き込み
／消去電圧に内部で昇圧したものと外部から入力される
ものを切り替えて前記メモリ手段に加える切替手段と、
をさらに備えたものとして構成される。
バイスにおいて、外部からの書き込み／消去電圧が入力
される入力端子と、オペレ−ション電圧を前記書き込み
／消去電圧に内部で昇圧したものと外部から入力される
ものを切り替えて前記メモリ手段に加える切替手段と、
をさらに備えたものとして構成される。
【０００７】本発明の第３のデバイスは、前記第１及び
第２のデバイスにおいて、前記メモリ手段は、Ｅ２ Ｐ
ＲＯＭであるものとして構成される。
第２のデバイスにおいて、前記メモリ手段は、Ｅ２ Ｐ
ＲＯＭであるものとして構成される。
【０００８】
【作用】書き込み／消去モードにおいては、オペレーシ
ョン電圧を内部の電圧昇圧手段で昇圧した電圧がメモリ
手段に加えられる。これにより、オンボードでのプログ
ラムが可能となる。
ョン電圧を内部の電圧昇圧手段で昇圧した電圧がメモリ
手段に加えられる。これにより、オンボードでのプログ
ラムが可能となる。
【０００９】また、切替手段が、外部からと内部昇圧の
２つの書き込み／消去電圧の一方を切り替えて選択的に
メモリ手段に加える。これにより、オンボードの前後に
おいて、任意に、プログラムが可能である。
２つの書き込み／消去電圧の一方を切り替えて選択的に
メモリ手段に加える。これにより、オンボードの前後に
おいて、任意に、プログラムが可能である。
【００１０】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１１】図１は、本発明の一実施例に係るプログラ
マブルロジックデバイスのブロック図である。図１に示
すように、プログラム／リード信号ＰＲＯＧ／ＮＥＡＤ
は、通常の読み出しモード時には０Ｖとして入力され、
オンボードでのプログラム時にはオペレーション電圧の
５Ｖとして入力され、従来のライタによるオフラインで
のプログラム時には図示しないライタから２０Ｖの電圧
として入力される。昇圧回路３は、プログラム／リード
信号ＰＲＯＧ／ＮＲＥＡＤが５Ｖとして与えられた場合
に、リングオシレータ１からクロックをもらい、プログ
ラム／リード信号ＰＲＯＧ／ＮＲＥＡＤを２０Ｖまで昇
圧する。２０Ｖ検出回路２は、プログラム／リード信号
ＰＲＯＧ／ＮＲＥＡＤからの信号が２０Ｖであることを
検出したときに、検出信号をマルチプレクサ４とアドレ
スデコーダ６に与える。マルチプレクサ４は、２０Ｖ検
出回路２の検出結果に基づいて、昇圧回路３からの２０
Ｖとプログラム／リード信号ＰＲＯＧ／ＮＲＥＡＤから
の２０Ｖの２つの電圧の一方を選択し、ライトゲートコ
ントロール５に与える。ライトリードゲートコントロー
ル５は、マルチプレクサ４から与えられた２０Ｖの電圧
と、外部から入力されるシフトクロック信号ＳＣＬＫと
シリアルデータ信号ＳＤＡＴＡとストローブ入力信号Ｓ
ＴＢとに基づいて、メモリセル７へのデータ書き込みゲ
ートを制御する。アドレスデコーダ６は、２０Ｖ検出回
路２が２０Ｖを検出していない時は、シリアルアドレス
信号ＳＡＤＲをデコードしてメモリセル７に与え、２０
Ｖ検出回路２が２０Ｖを検出した場合は、アドレス信号
Ａ０〜Ａ７をデコードしてメモリセル７に与える。
マブルロジックデバイスのブロック図である。図１に示
すように、プログラム／リード信号ＰＲＯＧ／ＮＥＡＤ
は、通常の読み出しモード時には０Ｖとして入力され、
オンボードでのプログラム時にはオペレーション電圧の
５Ｖとして入力され、従来のライタによるオフラインで
のプログラム時には図示しないライタから２０Ｖの電圧
として入力される。昇圧回路３は、プログラム／リード
信号ＰＲＯＧ／ＮＲＥＡＤが５Ｖとして与えられた場合
に、リングオシレータ１からクロックをもらい、プログ
ラム／リード信号ＰＲＯＧ／ＮＲＥＡＤを２０Ｖまで昇
圧する。２０Ｖ検出回路２は、プログラム／リード信号
ＰＲＯＧ／ＮＲＥＡＤからの信号が２０Ｖであることを
検出したときに、検出信号をマルチプレクサ４とアドレ
スデコーダ６に与える。マルチプレクサ４は、２０Ｖ検
出回路２の検出結果に基づいて、昇圧回路３からの２０
Ｖとプログラム／リード信号ＰＲＯＧ／ＮＲＥＡＤから
の２０Ｖの２つの電圧の一方を選択し、ライトゲートコ
ントロール５に与える。ライトリードゲートコントロー
ル５は、マルチプレクサ４から与えられた２０Ｖの電圧
と、外部から入力されるシフトクロック信号ＳＣＬＫと
シリアルデータ信号ＳＤＡＴＡとストローブ入力信号Ｓ
ＴＢとに基づいて、メモリセル７へのデータ書き込みゲ
ートを制御する。アドレスデコーダ６は、２０Ｖ検出回
路２が２０Ｖを検出していない時は、シリアルアドレス
信号ＳＡＤＲをデコードしてメモリセル７に与え、２０
Ｖ検出回路２が２０Ｖを検出した場合は、アドレス信号
Ａ０〜Ａ７をデコードしてメモリセル７に与える。
【００１２】図１の構成のプログラマブルロジックデバ
イスは、図２、図３に示すパッケージに収納される。通
常の読み出しモードの場合は、２番端子〜５番端子が入
力信号Ｉ０〜Ｉ３に対応し、６番端子〜１１番端子、１
３番端子〜２３番端子が入出力信号Ｉ／００〜１６に対
応している。１２番端子は接地ＧＮＤであり、２４番端
子は電源Ｖｃｃに対応する。一方、プログラムモードの
場合は、２番端子がシフトクロック信号ＳＣＬＫに、３
番端子がシリアルデータ信号ＳＤＡＴＡに、４番端子が
ストローブ入力信号ＳＴＢに、５番端子がベリファイデ
ータ出力信号ＳＯＵＴに、８番端子〜１１番端子及び１
３番端子〜１６番端子がそれぞれアドレス信号Ａ０〜Ａ
７に対応している。そして、図中＊＊印で示した端子は
、オンボードでプログラムする場合のみに用いられる。 ＊印で示した端子は、従来と同様に外部でプログラムす
る場合のみに用いられる。無印は両モ−ドで共用する。
イスは、図２、図３に示すパッケージに収納される。通
常の読み出しモードの場合は、２番端子〜５番端子が入
力信号Ｉ０〜Ｉ３に対応し、６番端子〜１１番端子、１
３番端子〜２３番端子が入出力信号Ｉ／００〜１６に対
応している。１２番端子は接地ＧＮＤであり、２４番端
子は電源Ｖｃｃに対応する。一方、プログラムモードの
場合は、２番端子がシフトクロック信号ＳＣＬＫに、３
番端子がシリアルデータ信号ＳＤＡＴＡに、４番端子が
ストローブ入力信号ＳＴＢに、５番端子がベリファイデ
ータ出力信号ＳＯＵＴに、８番端子〜１１番端子及び１
３番端子〜１６番端子がそれぞれアドレス信号Ａ０〜Ａ
７に対応している。そして、図中＊＊印で示した端子は
、オンボードでプログラムする場合のみに用いられる。 ＊印で示した端子は、従来と同様に外部でプログラムす
る場合のみに用いられる。無印は両モ−ドで共用する。
【００１３】以上述べたような構成において次にその動
作を説明する。
作を説明する。
【００１４】通常の読み出しモードの場合は、プログラ
ム／リード信号ＰＲＯＧ／ＮＲＥＡＤとして０Ｖの電圧
が供給される。この場合は、図２に示すようなピンアサ
インとなる。システムは、メモリセル７にプログラムさ
れたデータに基づいて動作することになる。
ム／リード信号ＰＲＯＧ／ＮＲＥＡＤとして０Ｖの電圧
が供給される。この場合は、図２に示すようなピンアサ
インとなる。システムは、メモリセル７にプログラムさ
れたデータに基づいて動作することになる。
【００１５】次に、従来同様に、システム外でライタで
メモリセル７にプログラムを組み込む場合について説明
する。この場合、プログラム／リード信号ＰＲＯＧ／Ｎ
ＲＥＡＤとして２０Ｖの電圧が印加される。この場合、
２０Ｖ検出回路２が、プログラム／リード信号ＰＲＯＧ
／ＮＲＥＡＤが２０Ｖであることを検出する。その検出
信号はマルチプレクサ４とアドレスデコーダ６に与えら
れる。同時に、デバイスのピンアサインは、図３に示す
ようになる。２０Ｖ検出回路２から２０Ｖの検出信号を
受け取ったマルチプレクサ４は、プログラム／リード信
号ＰＲＯＧ／ＮＲＥＡＤの２０Ｖをそのままライトゲー
トコントロール５に与える。ライトゲートコントロール
５は、書き込みモードとなる。一方、２０Ｖ検出回路２
から２０Ｖ検出信号を受け取ったアドレスデコーダ６は
、アドレス信号Ａ０〜Ａ７をイネーブルとする。このア
ドレス信号Ａ０〜Ａ７に基づいて、メモリセル７のアド
レス指定が行なわれる。次に、シフトクロック信号ＳＣ
ＬＫに同期して入力されるシリアルデータ信号ＳＤＡＴ
Ａによるプログラムデータが、ライトゲートコントロー
ル５に加えられる。その結果、シリアルデータ信号ＳＤ
ＡＴＡは、ライトゲートコントロール５内部のシリアル
シフトレジスタに、シフトクロック信号ＳＣＬＫに基づ
いて、格納される。この信号ＳＤＡＴＡはメモリセル７
に与えられる。プログラムデータの１単位の入力が完了
すると、ライトゲートコントロール５には、ストローブ
入力端子ＮＳＴＢが与えられる。これにより、入力デー
タの１単位が、シリアルシフトレジスタによりメモリセ
ル７内の指定された場所（アドレス信号Ａ０〜Ａ７に対
応）に書き込まれる。
メモリセル７にプログラムを組み込む場合について説明
する。この場合、プログラム／リード信号ＰＲＯＧ／Ｎ
ＲＥＡＤとして２０Ｖの電圧が印加される。この場合、
２０Ｖ検出回路２が、プログラム／リード信号ＰＲＯＧ
／ＮＲＥＡＤが２０Ｖであることを検出する。その検出
信号はマルチプレクサ４とアドレスデコーダ６に与えら
れる。同時に、デバイスのピンアサインは、図３に示す
ようになる。２０Ｖ検出回路２から２０Ｖの検出信号を
受け取ったマルチプレクサ４は、プログラム／リード信
号ＰＲＯＧ／ＮＲＥＡＤの２０Ｖをそのままライトゲー
トコントロール５に与える。ライトゲートコントロール
５は、書き込みモードとなる。一方、２０Ｖ検出回路２
から２０Ｖ検出信号を受け取ったアドレスデコーダ６は
、アドレス信号Ａ０〜Ａ７をイネーブルとする。このア
ドレス信号Ａ０〜Ａ７に基づいて、メモリセル７のアド
レス指定が行なわれる。次に、シフトクロック信号ＳＣ
ＬＫに同期して入力されるシリアルデータ信号ＳＤＡＴ
Ａによるプログラムデータが、ライトゲートコントロー
ル５に加えられる。その結果、シリアルデータ信号ＳＤ
ＡＴＡは、ライトゲートコントロール５内部のシリアル
シフトレジスタに、シフトクロック信号ＳＣＬＫに基づ
いて、格納される。この信号ＳＤＡＴＡはメモリセル７
に与えられる。プログラムデータの１単位の入力が完了
すると、ライトゲートコントロール５には、ストローブ
入力端子ＮＳＴＢが与えられる。これにより、入力デー
タの１単位が、シリアルシフトレジスタによりメモリセ
ル７内の指定された場所（アドレス信号Ａ０〜Ａ７に対
応）に書き込まれる。
【００１６】次に、このデバイスをシステムに組み込ん
だ後にプログラムする場合について説明する。この場合
、プログラム／リード信号ＰＲＯＧ／ＮＲＥＡＤとして
、システムで供給可能な５Ｖの信号が入力される。その
結果、デバイスのピンアサインは図３に示すようになり
、書き込みモードとなる。プログラム／リード信号ＰＲ
ＯＧ／ＮＲＥＡＤとして５Ｖが与えられると昇圧回路３
は、リングオッシレータ１からのクロック信号に基づい
て２０Ｖまで昇圧される。この２０Ｖはマルチプレクサ
４に与えられる。マルチプレクサ４は、プログラム／リ
ード信号ＰＲＯＧ／ＮＲＥＡＤが２０Ｖでない場合には
、２０Ｖ検出回路２からの検出信号がないので、昇圧回
路３からの２０Ｖをライトゲートコントロール５に与え
る。一方、アドレスデコーダ６は、２０Ｖ検出回路２か
らの検出信号がないので、シリアルアドレス信号ＳＡＤ
Ｒ（８ビットのアドレス信号）を受取り、これに基づく
メモリセル７のアドレス指定を行なう。次に、シフトク
ロック信号ＳＣＬＫに同期して入力されるシリアルデー
タ信号ＳＤＡＴＡによるプログラムデータが、ライトゲ
ートコントロール５に与えられる。その結果、シリアル
データ信号ＳＤＡＴＡは、ライトゲートコントロール５
の内部のシリアルシフトレジスタに、シフトクロック信
号ＳＣＬＫに基づいて、格納される。このデータＳＤＡ
ＴＡは、メモリセル７に与えられる。プログラムデータ
の１単位の入力が完了すると、ライトゲートコントロー
ル５には、ストローブ入力端子ＮＳＴＢが与えられる。 これにより、入力データの１単位が、シリアルシフトレ
ジスタから、メモリセル７のシリアルアドレス信号ＳＡ
ＤＲに基づくアドレスに、書き込まれる。
だ後にプログラムする場合について説明する。この場合
、プログラム／リード信号ＰＲＯＧ／ＮＲＥＡＤとして
、システムで供給可能な５Ｖの信号が入力される。その
結果、デバイスのピンアサインは図３に示すようになり
、書き込みモードとなる。プログラム／リード信号ＰＲ
ＯＧ／ＮＲＥＡＤとして５Ｖが与えられると昇圧回路３
は、リングオッシレータ１からのクロック信号に基づい
て２０Ｖまで昇圧される。この２０Ｖはマルチプレクサ
４に与えられる。マルチプレクサ４は、プログラム／リ
ード信号ＰＲＯＧ／ＮＲＥＡＤが２０Ｖでない場合には
、２０Ｖ検出回路２からの検出信号がないので、昇圧回
路３からの２０Ｖをライトゲートコントロール５に与え
る。一方、アドレスデコーダ６は、２０Ｖ検出回路２か
らの検出信号がないので、シリアルアドレス信号ＳＡＤ
Ｒ（８ビットのアドレス信号）を受取り、これに基づく
メモリセル７のアドレス指定を行なう。次に、シフトク
ロック信号ＳＣＬＫに同期して入力されるシリアルデー
タ信号ＳＤＡＴＡによるプログラムデータが、ライトゲ
ートコントロール５に与えられる。その結果、シリアル
データ信号ＳＤＡＴＡは、ライトゲートコントロール５
の内部のシリアルシフトレジスタに、シフトクロック信
号ＳＣＬＫに基づいて、格納される。このデータＳＤＡ
ＴＡは、メモリセル７に与えられる。プログラムデータ
の１単位の入力が完了すると、ライトゲートコントロー
ル５には、ストローブ入力端子ＮＳＴＢが与えられる。 これにより、入力データの１単位が、シリアルシフトレ
ジスタから、メモリセル７のシリアルアドレス信号ＳＡ
ＤＲに基づくアドレスに、書き込まれる。
【００１７】以上説明したように、本発明のプログラマ
ブルロジックデバイスは、システム外でライタによりプ
ログラムの書き込みを行なう場合も、通常の読み出しモ
ードでのデータの読み出しを行なう場合も、従来と同様
なハンドリングが可能である。一方、オンボードでのプ
ログラムを指令するプログラム／リード信号ＰＲＯＧ／
ＮＲＥＡＤが５Ｖとされると、その時点で、プログラム
モードとなる。これにより、デバイス内部でプログラム
に必要な２０Ｖの電圧を発生させ、これがシステムに供
給され、オンボードでのプログラムやプログラムの書き
換えが可能となる。
ブルロジックデバイスは、システム外でライタによりプ
ログラムの書き込みを行なう場合も、通常の読み出しモ
ードでのデータの読み出しを行なう場合も、従来と同様
なハンドリングが可能である。一方、オンボードでのプ
ログラムを指令するプログラム／リード信号ＰＲＯＧ／
ＮＲＥＡＤが５Ｖとされると、その時点で、プログラム
モードとなる。これにより、デバイス内部でプログラム
に必要な２０Ｖの電圧を発生させ、これがシステムに供
給され、オンボードでのプログラムやプログラムの書き
換えが可能となる。
【００１８】図４は、本発明に係るプログラマブルロジ
ックデバイスをターゲットシステムに組み込んだ場合の
システムの説明図である。図４に示すように、コントロ
ール信号によりマルチプレクサ８を切り替える。これに
より、ターゲットシステム１０に接続されたプログラマ
ブルロジックデバイス９に与える各種の信号（シフトク
ロック、シリアルデータ、ストローブ、アドレス）を、
通定モード、つまり読み出しに関係する信号と、ターゲ
ットシステム１０からの信号との間で切り替え可能に構
成している。これにより、ターゲットシステム１０の動
作中においても、ＣＰＵによるプログラマブルロジック
デバイス９のプログラムの書き換えが可能となる。その
結果、アーキテクチュアーコントロール、つまりレジス
タ選択、パワーオン時のレジスタ状態設定、ポラリティ
選択等を変更する等、ターゲットシステム１０のオペレ
ーションの状態に応じたロジックを組むことができる。
ックデバイスをターゲットシステムに組み込んだ場合の
システムの説明図である。図４に示すように、コントロ
ール信号によりマルチプレクサ８を切り替える。これに
より、ターゲットシステム１０に接続されたプログラマ
ブルロジックデバイス９に与える各種の信号（シフトク
ロック、シリアルデータ、ストローブ、アドレス）を、
通定モード、つまり読み出しに関係する信号と、ターゲ
ットシステム１０からの信号との間で切り替え可能に構
成している。これにより、ターゲットシステム１０の動
作中においても、ＣＰＵによるプログラマブルロジック
デバイス９のプログラムの書き換えが可能となる。その
結果、アーキテクチュアーコントロール、つまりレジス
タ選択、パワーオン時のレジスタ状態設定、ポラリティ
選択等を変更する等、ターゲットシステム１０のオペレ
ーションの状態に応じたロジックを組むことができる。
【００１９】そして、本発明のプログラマブルロジック
デバイスは、プログラム時に、あえて外部から２０Ｖの
書き込み用高電圧を印加する必要がない。したがって、
デバイスチェック等のテスト工程でのテスト時間が短縮
可能である。更に、一般的なロジックテスターでのチェ
ックも可能である。
デバイスは、プログラム時に、あえて外部から２０Ｖの
書き込み用高電圧を印加する必要がない。したがって、
デバイスチェック等のテスト工程でのテスト時間が短縮
可能である。更に、一般的なロジックテスターでのチェ
ックも可能である。
【００２０】
【発明の効果】以上述べたように、本発明のプログラマ
ブルロジックデバイスによれば、プログラム書き込み用
の高電圧電源の制御機能を持たせたので、従来のテスタ
による書き込みができるだけでなく、５Ｖ電源しか持た
ないシステムでのプログラムが可能となり、さらにター
ゲットシステムへの組み込みを完了した後のオンボード
でのプログラム書き込みやターゲットシステムの運用中
のプログラムの変更等が可能となり、有用性の高いシス
テムの構築ができる。
ブルロジックデバイスによれば、プログラム書き込み用
の高電圧電源の制御機能を持たせたので、従来のテスタ
による書き込みができるだけでなく、５Ｖ電源しか持た
ないシステムでのプログラムが可能となり、さらにター
ゲットシステムへの組み込みを完了した後のオンボード
でのプログラム書き込みやターゲットシステムの運用中
のプログラムの変更等が可能となり、有用性の高いシス
テムの構築ができる。
【図１】本発明の一実施例に係るプログラマブルロジッ
クデバイスのブロック図である。
クデバイスのブロック図である。
【図２】通常の読み出しモード時のピン配置の説明図で
ある。
ある。
【図３】プログラムモード時のピン配置の説明図である
。
。
【図４】本発明のプログラマブルロジックデバイスを利
用したシステムの説明図である。
用したシステムの説明図である。
１ リングオッシレータ
２ ２０Ｖ検出回路
３ 昇圧回路
４ マルチプレクサ
５ ライトリードゲートコントロール６ アドレス
デコーダ ７ メモリセル ８ マルチプレクサ ９ プログラマブルロジックデバイス１０ ターゲ
ットシステム
デコーダ ７ メモリセル ８ マルチプレクサ ９ プログラマブルロジックデバイス１０ ターゲ
ットシステム
Claims (3)
- 【請求項１】オペレーション電圧により動作する読み出
しモードと、それよりも高い書き込み／消去電圧で動作
する書き込み／消去モードとを有するメモリ手段と、前
記メモリ手段の読み出しモードと書き込み／消去モード
とを切り換える制御手段と、前記書き込み／消去モード
時に前記オペレーション電圧を前記書き込み／消去電圧
に昇圧する電圧昇圧手段と、を備えることを特徴とする
プログラマブルロジックデバイス。 - 【請求項２】外部からの書き込み／消去電圧が入力され
る入力端子と、オペレ−ション電圧を前記書き込み／消
去電圧に内部で昇圧したものと外部から入力されるもの
を切り替えて前記メモリ手段に加える切替手段と、をさ
らに備えた、請求項１記載のデバイス。 - 【請求項３】前記メモリ手段は、Ｅ２ ＰＲＯＭである
、請求項１又は２記載のデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034263A JPH04273617A (ja) | 1991-02-28 | 1991-02-28 | プログラマブルロジックデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034263A JPH04273617A (ja) | 1991-02-28 | 1991-02-28 | プログラマブルロジックデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273617A true JPH04273617A (ja) | 1992-09-29 |
Family
ID=12409287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034263A Pending JPH04273617A (ja) | 1991-02-28 | 1991-02-28 | プログラマブルロジックデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729632B2 (en) | 2005-10-20 | 2010-06-01 | Samsung Electronics Co., Ltd. | High voltage power supply and a high voltage power control method thereof |
-
1991
- 1991-02-28 JP JP3034263A patent/JPH04273617A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7729632B2 (en) | 2005-10-20 | 2010-06-01 | Samsung Electronics Co., Ltd. | High voltage power supply and a high voltage power control method thereof |
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