JPH08147259A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH08147259A JPH08147259A JP29002694A JP29002694A JPH08147259A JP H08147259 A JPH08147259 A JP H08147259A JP 29002694 A JP29002694 A JP 29002694A JP 29002694 A JP29002694 A JP 29002694A JP H08147259 A JPH08147259 A JP H08147259A
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- chip microcomputer
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Abstract
(57)【要約】
【目的】 データの書き込み読み出しが可能な不揮発性
メモリをデータメモリとして内蔵し、且つ、不揮発性メ
モリのデータを内部ＲＯＭのプログラムデータに従って
自己読み書きできる１チップマイクロコンピュータを提
供する。 【構成】 データの読み書きが可能なＥＥＰＲＯＭ１を
ＲＡＭとして内蔵し、ＥＥＰＲＯＭ１へのデータの読み
書きをマスクＲＯＭ２に記憶されたプログラムデータに
従って実行できる所謂自己読み書き可能な１チップマイ
クロコンピュータを実現した。これにより、ＥＥＰＲＯ
Ｍ１に対するデータの読み書きに要する時間を短縮で
き、更に、ＥＥＰＲＯＭ１の書き込み内容が電源が落ち
ても保持される為、１チップマイクロコンピュータの動
作中に電源を故意に入切する必要性のある場合に適用で
き、電源を再投入した場合、電源を落とす直前のＥＥＰ
ＲＯＭ１のデータ記憶内容から１チップマイクロコンピ
ュータの動作を継続できる。
メモリをデータメモリとして内蔵し、且つ、不揮発性メ
モリのデータを内部ＲＯＭのプログラムデータに従って
自己読み書きできる１チップマイクロコンピュータを提
供する。 【構成】 データの読み書きが可能なＥＥＰＲＯＭ１を
ＲＡＭとして内蔵し、ＥＥＰＲＯＭ１へのデータの読み
書きをマスクＲＯＭ２に記憶されたプログラムデータに
従って実行できる所謂自己読み書き可能な１チップマイ
クロコンピュータを実現した。これにより、ＥＥＰＲＯ
Ｍ１に対するデータの読み書きに要する時間を短縮で
き、更に、ＥＥＰＲＯＭ１の書き込み内容が電源が落ち
ても保持される為、１チップマイクロコンピュータの動
作中に電源を故意に入切する必要性のある場合に適用で
き、電源を再投入した場合、電源を落とす直前のＥＥＰ
ＲＯＭ１のデータ記憶内容から１チップマイクロコンピ
ュータの動作を継続できる。
Description
【０００１】
【産業上の利用分野】本発明は、演算データの書き込み
読み出しを行うランダムアクセスメモリとしてＥＥＰＲ
ＯＭ等の不揮発性メモリを内蔵した１チップマイクロコ
ンピュータに関する。
読み出しを行うランダムアクセスメモリとしてＥＥＰＲ
ＯＭ等の不揮発性メモリを内蔵した１チップマイクロコ
ンピュータに関する。
【０００２】
【従来の技術】一般に、電気的にデータの消去が可能な
不揮発性メモリであるＥＥＰＲＯＭを内蔵したマイクロ
コンピュータにおいて、前記ＥＥＰＲＯＭにデータの書
き込みを行う手法としては、前記ＥＥＰＲＯＭ内蔵マイ
クロコンピュータを前記ＥＥＰＲＯＭにデータの書き込
みを行う為の専用書き込み基板上に配置すると共に、該
専用書き込み基板をＥＥＰＲＯＭライタと接続した状態
で、前記ＥＥＰＲＯＭライタから前記ＥＥＰＲＯＭの為
のアドレスデータ及び該アドレスデータでアクセスされ
た番地に書き込むべき所定データを出力し、これらのア
ドレスデータ及び書き込みデータを前記ＥＥＰＲＯＭ内
蔵マイクロコンピュータに外部印加することにより、前
記ＥＥＰＲＯＭへの所定データの書き込みを実現してい
る。そして、現在、前記ＥＥＰＲＯＭをＲＡＭ（ランダ
ムアクセスメモリ）として機能させるものはない。現在
の１チップマイクロコンピュータの主流は、演算データ
の書き込み及び読み出しを行うメモリとしてスタティッ
クＲＡＭを内蔵したものである。
不揮発性メモリであるＥＥＰＲＯＭを内蔵したマイクロ
コンピュータにおいて、前記ＥＥＰＲＯＭにデータの書
き込みを行う手法としては、前記ＥＥＰＲＯＭ内蔵マイ
クロコンピュータを前記ＥＥＰＲＯＭにデータの書き込
みを行う為の専用書き込み基板上に配置すると共に、該
専用書き込み基板をＥＥＰＲＯＭライタと接続した状態
で、前記ＥＥＰＲＯＭライタから前記ＥＥＰＲＯＭの為
のアドレスデータ及び該アドレスデータでアクセスされ
た番地に書き込むべき所定データを出力し、これらのア
ドレスデータ及び書き込みデータを前記ＥＥＰＲＯＭ内
蔵マイクロコンピュータに外部印加することにより、前
記ＥＥＰＲＯＭへの所定データの書き込みを実現してい
る。そして、現在、前記ＥＥＰＲＯＭをＲＡＭ（ランダ
ムアクセスメモリ）として機能させるものはない。現在
の１チップマイクロコンピュータの主流は、演算データ
の書き込み及び読み出しを行うメモリとしてスタティッ
クＲＡＭを内蔵したものである。
【０００３】
【発明が解決しようとする課題】しかしながら、前記Ｅ
ＥＰＲＯＭに所定データの書き込みを行う為に、特別に
上記した専用の書き込み基板及びＥＥＰＲＯＭライタを
用意しなければならない為、前記ＥＥＰＲＯＭをプログ
ラムメモリ又はデータメモリの何れで使用する場合で
も、データ書き込みに多くの時間を要する問題があっ
た。
ＥＰＲＯＭに所定データの書き込みを行う為に、特別に
上記した専用の書き込み基板及びＥＥＰＲＯＭライタを
用意しなければならない為、前記ＥＥＰＲＯＭをプログ
ラムメモリ又はデータメモリの何れで使用する場合で
も、データ書き込みに多くの時間を要する問題があっ
た。
【０００４】また、スタティックＲＡＭ内蔵の１チップ
マイクロコンピュータでは、該１チップマイクロコンピ
ュータ自体の電源が落ちてしまうと、前記スタティック
ＲＡＭに書き込まれていた演算データ等が全て消えてリ
セットされてしまう為、電源が再び立ち上がっても電源
が落ちる以前の前記スタティックＲＡＭのデータ記憶状
態から引き続き動作を実行することができず、この場
合、イニシャルプログラムを実行して前記スタティック
ＲＡＭに初期状態のデータを再び書き込み電源が落ちる
までの演算を再度実行しなければならず、時間を無駄に
消費してしまう問題があった。
マイクロコンピュータでは、該１チップマイクロコンピ
ュータ自体の電源が落ちてしまうと、前記スタティック
ＲＡＭに書き込まれていた演算データ等が全て消えてリ
セットされてしまう為、電源が再び立ち上がっても電源
が落ちる以前の前記スタティックＲＡＭのデータ記憶状
態から引き続き動作を実行することができず、この場
合、イニシャルプログラムを実行して前記スタティック
ＲＡＭに初期状態のデータを再び書き込み電源が落ちる
までの演算を再度実行しなければならず、時間を無駄に
消費してしまう問題があった。
【０００５】そこで、本発明は、データの書き込み読み
出しが可能な不揮発性メモリをデータメモリとして内蔵
し、且つ、前記不揮発性メモリのデータの書き換えを内
部ＲＯＭのプログラムデータに従って自己書き換えでき
る１チップマイクロコンピュータを提供することを目的
とする。
出しが可能な不揮発性メモリをデータメモリとして内蔵
し、且つ、前記不揮発性メモリのデータの書き換えを内
部ＲＯＭのプログラムデータに従って自己書き換えでき
る１チップマイクロコンピュータを提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、演算データの書き込み読み出しが可能な第１の不
揮発性メモリと、前記第１の不揮発性メモリの演算デー
タの書き込み及び読み出し動作を制御する為のプログラ
ムデータが少なくとも記憶された再書き込み不可能な読
み出し専用の第２の不揮発性メモリと前記第２の不揮発
性メモリから読み出されたプログラムデータを基に前記
第１の不揮発性メモリの書き込み及び読み出し動作を制
御する制御回路と、を内蔵した点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、演算データの書き込み読み出しが可能な第１の不
揮発性メモリと、前記第１の不揮発性メモリの演算デー
タの書き込み及び読み出し動作を制御する為のプログラ
ムデータが少なくとも記憶された再書き込み不可能な読
み出し専用の第２の不揮発性メモリと前記第２の不揮発
性メモリから読み出されたプログラムデータを基に前記
第１の不揮発性メモリの書き込み及び読み出し動作を制
御する制御回路と、を内蔵した点である。
【０００７】
【作用】本発明によれば、データの書き込み読み出しが
可能な第１の不揮発性メモリをＲＡＭ機能として内蔵
し、第１の不揮発性メモリへのデータの書き込み／読み
出し／書き換えを第２の不揮発性メモリに記憶されたプ
ログラムデータに従って実行できる所謂自己読み書き可
能な１チップマイクロコンピュータを実現した。これに
より、第１の不揮発性メモリに対するデータの読み書き
に要する時間を短縮でき、更に、第１の不揮発性メモリ
の書き込み内容が電源が落ちても保持される為、１チッ
プマイクロコンピュータの動作中に電源を故意に入切す
る必要性のある場合に適用でき、電源を再投入した場
合、電源を落とす直前の第１の不揮発性メモリのデータ
記憶内容から１チップマイクロコンピュータの動作を即
座に継続できる。
可能な第１の不揮発性メモリをＲＡＭ機能として内蔵
し、第１の不揮発性メモリへのデータの書き込み／読み
出し／書き換えを第２の不揮発性メモリに記憶されたプ
ログラムデータに従って実行できる所謂自己読み書き可
能な１チップマイクロコンピュータを実現した。これに
より、第１の不揮発性メモリに対するデータの読み書き
に要する時間を短縮でき、更に、第１の不揮発性メモリ
の書き込み内容が電源が落ちても保持される為、１チッ
プマイクロコンピュータの動作中に電源を故意に入切す
る必要性のある場合に適用でき、電源を再投入した場
合、電源を落とす直前の第１の不揮発性メモリのデータ
記憶内容から１チップマイクロコンピュータの動作を即
座に継続できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の１チップマイクロコンピュータを示
す図であり、第１の不揮発性メモリとしてＥＥＰＲＯＭ
を内蔵しているものとする。図１において、（１）はＥ
ＥＰＲＯＭ（第１の不揮発性メモリ）であり、データの
書き込み読み出しが繰り返し可能であり、データを電気
的に消去するものである。（２）はマスクＲＯＭ（第２
の不揮発性メモリ）であり、１チップマイクロコンピュ
ータの動作を制御するプログラムデータが記憶された再
書き込みが不可能な読み出し専用のメモリである。特
に、マスクＲＯＭ（２）の特定アドレスには、ＥＥＰＲ
ＯＭ（１）のデータ書き込み読み出し動作を制御するプ
ログラムデータがサブルーチン命令として記憶されてい
る。（３）はプログラムカウンタＰＣであり、マスクＲ
ＯＭ（２）のアドレスをアクセスする為のアドレスデー
タを出力するものである。（４）はインストラクション
レジスタＩＲであり、マスクＲＯＭ（２）から読み出さ
れたプログラムデータがデータバス（５）を介して保持
されるものである。（６）はインストラクションデコー
ダＩＤＥＣであり、インストラクションレジスタ（４）
に保持されたプログラムデータを解読し、１チップマイ
クロコンピュータを動作させる為の制御信号を発生する
ものである。（７）はアキュムレータＡＣＣであり、１
チップマイクロコンピュータ内部における演算データ等
を蓄えるものである。（８）はＲＡＭ（例えば１ワード
が８ビット且つ１２８バイトで構成されている）であ
り、データバス（５）を介してアキュムレータ（７）と
接続され、双方の間でデータの授受を行うものである。
（９）はアドレスカウンタであり、ＥＥＰＲＯＭ（１）
のアドレスをアクセスするものである。
る。図１は本発明の１チップマイクロコンピュータを示
す図であり、第１の不揮発性メモリとしてＥＥＰＲＯＭ
を内蔵しているものとする。図１において、（１）はＥ
ＥＰＲＯＭ（第１の不揮発性メモリ）であり、データの
書き込み読み出しが繰り返し可能であり、データを電気
的に消去するものである。（２）はマスクＲＯＭ（第２
の不揮発性メモリ）であり、１チップマイクロコンピュ
ータの動作を制御するプログラムデータが記憶された再
書き込みが不可能な読み出し専用のメモリである。特
に、マスクＲＯＭ（２）の特定アドレスには、ＥＥＰＲ
ＯＭ（１）のデータ書き込み読み出し動作を制御するプ
ログラムデータがサブルーチン命令として記憶されてい
る。（３）はプログラムカウンタＰＣであり、マスクＲ
ＯＭ（２）のアドレスをアクセスする為のアドレスデー
タを出力するものである。（４）はインストラクション
レジスタＩＲであり、マスクＲＯＭ（２）から読み出さ
れたプログラムデータがデータバス（５）を介して保持
されるものである。（６）はインストラクションデコー
ダＩＤＥＣであり、インストラクションレジスタ（４）
に保持されたプログラムデータを解読し、１チップマイ
クロコンピュータを動作させる為の制御信号を発生する
ものである。（７）はアキュムレータＡＣＣであり、１
チップマイクロコンピュータ内部における演算データ等
を蓄えるものである。（８）はＲＡＭ（例えば１ワード
が８ビット且つ１２８バイトで構成されている）であ
り、データバス（５）を介してアキュムレータ（７）と
接続され、双方の間でデータの授受を行うものである。
（９）はアドレスカウンタであり、ＥＥＰＲＯＭ（１）
のアドレスをアクセスするものである。
【０００９】（１０）は制御回路であり、ＥＥＰＲＯＭ
（１）に書き込むべきデータＤＡＴＡ及びクロックＣＫ
がシリアルに印加される。ここで、ＥＥＰＲＯＭ（１）
の各アドレスのビット数を例えば８ビットとすると、制
御回路（１０）からは、クロックＣＫの立ち下がりに同
期して８ビットデータＤＡＴＡ（最上位ビットＤ０〜最
下位ビットＤ７）がシリアルに出力される。（１１）は
８ビット構成のシフトレジスタであり、制御回路（１
０）から出力された８ビットデータＤＡＴＡがシリアル
入力されて保持されるものである。また、制御回路（１
０）からは、クロックＣＫの立ち上がりに同期したパル
スＲＩが出力される。（１２）はカウンタであり、パル
スＲＩを計数し、７個目のパルスＲＩの立ち下がりから
８個目のパルスＲＩの立ち下がりまでの期間だけハイレ
ベルとなるオーバーフロー信号ＯＦを発生する様に内部
論理が構成されている。従って、カウンタ（１２）の入
出力線がその２入力に接続されたＡＮＤゲート（１３）
からは、８個目のパルスＲＩのみがセット信号ＳＥＴと
して出力される。つまり、８ビットを１単位とするシリ
アルのデータＤＡＴＡの８ビット目のＤ７がシフトレジ
スタに保持された時点でセット信号ＳＥＴが発生する様
になっている。上記の動作は図２に示す通りである。ま
た、（１４）は制御レジスタであり、フラグＦ１，Ｆ
２，・・・Ｆｎから成る。例えばフラグＦ１には、後述
する割り込み要求信号ＩＮＴＲＥＱを発生させる時に
「１」、割り込み要求信号ＩＮＴＲＥＱの発生を禁止す
る時に「０」がマスクＲＯＭ（２）からのプログラム命
令により保持される。またフラグＦ２は、セット信号Ｓ
ＥＴが印加されることにより「１」に保持される。尚、
フラグＦ２は、割り込み要求信号ＩＮＴＲＥＱに基づき
マスクＲＯＭ（２）から読み出されるサブルーチンプロ
グラムの実行中にセット状態からリセットされ「０」が
書き込まれる。つまり、割り込み要求信号ＩＮＴＲＥＱ
を発生させる時のみフラグＦ２が「１」になっていれば
よく、その他の時間ではフラグＦ２は「０」でよいので
ある。更に、フラグＦｎには制御回路（１０）を動作状
態とする時に「１」、制御回路（１０）の動作を禁止す
る時に「０」がマスクＲＯＭ（２）からのプログラム命
令により保持される。（１６）はＡＮＤゲートであり、
その３入力には制御レジスタ（１４）のフラグＦ１及び
Ｆ２の内容と後述するシステムクロックＳ４が印加され
る。ここで、１チップマイクロコンピュータは、図３に
示す如く、クロックＰ１を基に作成されるＳ１〜Ｓ６の
６周期クロックを１マシンサイクルとして動作してお
り、その中のシステムクロックＳ４のみがＡＮＤゲート
（１６）の１入力として印加される。つまりフラグＦ１
及びＦ２が共に「１」の状態即ち割り込み要求信号ＩＮ
ＴＲＥＱの発生が許可されると共にセット信号ＳＥＴが
「１」となっている時にシステムクロックＳ４が立ち上
がると、ＡＮＤゲート（１６）からは「１」が出力され
る。（１７）（１８）はドレインソース路が直列接続さ
れたＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）であり、ＮＭＯＳトランジスタ
（１７）はオープンドレイン型とされ、ＮＭＯＳトラン
ジスタ（１８）のソースは接地され且つゲートには前記
クロックＰ１が印加される様になっている。従って、図
３に示す如く、フラグＦ１及びＦ２、システムクロック
Ｓ４、及びクロックＰ１が全て「１」となった時にＮＭ
ＯＳトランジスタ（１７）（１８）がオンし、割り込み
要求信号ＩＮＴＲＥＱが「０」となる。本実施例では割
り込み要求信号ＩＮＴＲＥＱ＝「０」が割り込み要求の
発生を意味する。（１９）は割り込み回路であり、
「０」となった割り込み要求信号ＩＮＴＲＥＱが印加さ
れることにより、割り込み要求の発生を検出し、プログ
ラムカウンタ（３）に対して、ＥＥＰＲＯＭ（１）への
シフトレジスタ（１１）の内容の書き込みを行わせるプ
ログラムが記憶されているマスクＲＯＭ（２）のアドレ
スデータをセットさせるものである。即ち、この時、プ
ログラムカウンタ（３）の内容が順次インクリメントさ
れていた状態から前記アドレスデータに変化し、これに
より、マスクＲＯＭ（２）のアドレスは割り込み要求信
号ＩＮＴＲＥＱの発生により割り込み処理のためのサブ
ルーチンにジャンプすることになる。従って、ＥＥＰＲ
ＯＭ（１）への書き込み動作を制御するプログラムデー
タがマスクＲＯＭ（２）から読み出され、このプログラ
ムデータがインストラクションデコーダ（６）で解読さ
れてその旨の制御信号が発生すると、シフトレジスタ
（１１）に保持されている８ビットデータがデータバス
（５）を介してアキュムレータ（７）に蓄えられた後、
ＲＡＭ（８）に書き込まれる。この動作を繰り返し、Ｒ
ＡＭ（８）に例えば１２８バイト分（１ページ分）の８
ビットデータが書き込まれると、マスクＲＯＭ（２）の
その後のプログラム命令によりＥＥＰＲＯＭ（１）の１
ページ分の所定アドレスがアドレスカウンタ（９）によ
り順次アクセスされ、ＲＡＭ（８）に記憶されている８
ビットデータがアキュムレータ（７）を介してＥＥＰＲ
ＯＭ（１）の指定アドレスに順次書き込まれていくこと
になる。例えばＥＥＰＲＯＭ（１）の記憶容量を１Ｋバ
イトとする。
（１）に書き込むべきデータＤＡＴＡ及びクロックＣＫ
がシリアルに印加される。ここで、ＥＥＰＲＯＭ（１）
の各アドレスのビット数を例えば８ビットとすると、制
御回路（１０）からは、クロックＣＫの立ち下がりに同
期して８ビットデータＤＡＴＡ（最上位ビットＤ０〜最
下位ビットＤ７）がシリアルに出力される。（１１）は
８ビット構成のシフトレジスタであり、制御回路（１
０）から出力された８ビットデータＤＡＴＡがシリアル
入力されて保持されるものである。また、制御回路（１
０）からは、クロックＣＫの立ち上がりに同期したパル
スＲＩが出力される。（１２）はカウンタであり、パル
スＲＩを計数し、７個目のパルスＲＩの立ち下がりから
８個目のパルスＲＩの立ち下がりまでの期間だけハイレ
ベルとなるオーバーフロー信号ＯＦを発生する様に内部
論理が構成されている。従って、カウンタ（１２）の入
出力線がその２入力に接続されたＡＮＤゲート（１３）
からは、８個目のパルスＲＩのみがセット信号ＳＥＴと
して出力される。つまり、８ビットを１単位とするシリ
アルのデータＤＡＴＡの８ビット目のＤ７がシフトレジ
スタに保持された時点でセット信号ＳＥＴが発生する様
になっている。上記の動作は図２に示す通りである。ま
た、（１４）は制御レジスタであり、フラグＦ１，Ｆ
２，・・・Ｆｎから成る。例えばフラグＦ１には、後述
する割り込み要求信号ＩＮＴＲＥＱを発生させる時に
「１」、割り込み要求信号ＩＮＴＲＥＱの発生を禁止す
る時に「０」がマスクＲＯＭ（２）からのプログラム命
令により保持される。またフラグＦ２は、セット信号Ｓ
ＥＴが印加されることにより「１」に保持される。尚、
フラグＦ２は、割り込み要求信号ＩＮＴＲＥＱに基づき
マスクＲＯＭ（２）から読み出されるサブルーチンプロ
グラムの実行中にセット状態からリセットされ「０」が
書き込まれる。つまり、割り込み要求信号ＩＮＴＲＥＱ
を発生させる時のみフラグＦ２が「１」になっていれば
よく、その他の時間ではフラグＦ２は「０」でよいので
ある。更に、フラグＦｎには制御回路（１０）を動作状
態とする時に「１」、制御回路（１０）の動作を禁止す
る時に「０」がマスクＲＯＭ（２）からのプログラム命
令により保持される。（１６）はＡＮＤゲートであり、
その３入力には制御レジスタ（１４）のフラグＦ１及び
Ｆ２の内容と後述するシステムクロックＳ４が印加され
る。ここで、１チップマイクロコンピュータは、図３に
示す如く、クロックＰ１を基に作成されるＳ１〜Ｓ６の
６周期クロックを１マシンサイクルとして動作してお
り、その中のシステムクロックＳ４のみがＡＮＤゲート
（１６）の１入力として印加される。つまりフラグＦ１
及びＦ２が共に「１」の状態即ち割り込み要求信号ＩＮ
ＴＲＥＱの発生が許可されると共にセット信号ＳＥＴが
「１」となっている時にシステムクロックＳ４が立ち上
がると、ＡＮＤゲート（１６）からは「１」が出力され
る。（１７）（１８）はドレインソース路が直列接続さ
れたＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）であり、ＮＭＯＳトランジスタ
（１７）はオープンドレイン型とされ、ＮＭＯＳトラン
ジスタ（１８）のソースは接地され且つゲートには前記
クロックＰ１が印加される様になっている。従って、図
３に示す如く、フラグＦ１及びＦ２、システムクロック
Ｓ４、及びクロックＰ１が全て「１」となった時にＮＭ
ＯＳトランジスタ（１７）（１８）がオンし、割り込み
要求信号ＩＮＴＲＥＱが「０」となる。本実施例では割
り込み要求信号ＩＮＴＲＥＱ＝「０」が割り込み要求の
発生を意味する。（１９）は割り込み回路であり、
「０」となった割り込み要求信号ＩＮＴＲＥＱが印加さ
れることにより、割り込み要求の発生を検出し、プログ
ラムカウンタ（３）に対して、ＥＥＰＲＯＭ（１）への
シフトレジスタ（１１）の内容の書き込みを行わせるプ
ログラムが記憶されているマスクＲＯＭ（２）のアドレ
スデータをセットさせるものである。即ち、この時、プ
ログラムカウンタ（３）の内容が順次インクリメントさ
れていた状態から前記アドレスデータに変化し、これに
より、マスクＲＯＭ（２）のアドレスは割り込み要求信
号ＩＮＴＲＥＱの発生により割り込み処理のためのサブ
ルーチンにジャンプすることになる。従って、ＥＥＰＲ
ＯＭ（１）への書き込み動作を制御するプログラムデー
タがマスクＲＯＭ（２）から読み出され、このプログラ
ムデータがインストラクションデコーダ（６）で解読さ
れてその旨の制御信号が発生すると、シフトレジスタ
（１１）に保持されている８ビットデータがデータバス
（５）を介してアキュムレータ（７）に蓄えられた後、
ＲＡＭ（８）に書き込まれる。この動作を繰り返し、Ｒ
ＡＭ（８）に例えば１２８バイト分（１ページ分）の８
ビットデータが書き込まれると、マスクＲＯＭ（２）の
その後のプログラム命令によりＥＥＰＲＯＭ（１）の１
ページ分の所定アドレスがアドレスカウンタ（９）によ
り順次アクセスされ、ＲＡＭ（８）に記憶されている８
ビットデータがアキュムレータ（７）を介してＥＥＰＲ
ＯＭ（１）の指定アドレスに順次書き込まれていくこと
になる。例えばＥＥＰＲＯＭ（１）の記憶容量を１Ｋバ
イトとする。
【００１０】上記したＥＥＰＲＯＭ（１）へのデータの
書き込み動作が終了した後、マスクＲＯＭ（２）がメイ
ンルーチンプログラムに復帰し、マスクＲＯＭ（２）の
プログラム命令によりＥＥＰＲＯＭ（１）のデータの読
み出しが指示されると、ＥＥＰＲＯＭ（１）はアドレス
カウンタ（９）により所定アドレスをアクセスされ、ア
クセスされたアドレスから読み出されたデータがアキュ
ムレータ（７）に一旦蓄えられた後データバス（５）を
介してＲＡＭ（８）に書き込まれ、ＲＡＭ（８）の書き
込み内容を確認できる。
書き込み動作が終了した後、マスクＲＯＭ（２）がメイ
ンルーチンプログラムに復帰し、マスクＲＯＭ（２）の
プログラム命令によりＥＥＰＲＯＭ（１）のデータの読
み出しが指示されると、ＥＥＰＲＯＭ（１）はアドレス
カウンタ（９）により所定アドレスをアクセスされ、ア
クセスされたアドレスから読み出されたデータがアキュ
ムレータ（７）に一旦蓄えられた後データバス（５）を
介してＲＡＭ（８）に書き込まれ、ＲＡＭ（８）の書き
込み内容を確認できる。
【００１１】尚、本実施例においては、１チップマイク
ロコンピュータ外部から初期データとしてシリアルデー
タＤＡＴＡを取り込みこのデータＤＡＴＡをＥＥＰＲＯ
Ｍ（１）に書き込み読み出す動作について説明したが、
これに限定されることなく、１チップマイクロコンピュ
ータの通常動作中に得られる演算データ等を書き込んだ
り読み出したりするデータメモリとして、従来のスタテ
ィックＲＡＭに代わってＥＥＰＲＯＭ（１）を使用する
ことも勿論可能である。
ロコンピュータ外部から初期データとしてシリアルデー
タＤＡＴＡを取り込みこのデータＤＡＴＡをＥＥＰＲＯ
Ｍ（１）に書き込み読み出す動作について説明したが、
これに限定されることなく、１チップマイクロコンピュ
ータの通常動作中に得られる演算データ等を書き込んだ
り読み出したりするデータメモリとして、従来のスタテ
ィックＲＡＭに代わってＥＥＰＲＯＭ（１）を使用する
ことも勿論可能である。
【００１２】以上より、データの書き込み読み出しが可
能なＥＥＰＲＯＭ（１）をＲＡＭ機能として内蔵し、Ｅ
ＥＰＲＯＭ（１）へのデータの書き込み／読み出し／書
き換えをマスクＲＯＭ（２）に記憶されたプログラムデ
ータに従って実行できる所謂自己読み書き可能な１チッ
プマイクロコンピュータを実現した。これにより、ＥＥ
ＰＲＯＭ（１）に対するデータの読み書きに要する時間
を短縮でき、更に、ＥＥＰＲＯＭ（１）の書き込み内容
が電源が落ちても保持される為、１チップマイクロコン
ピュータの動作中に電源を故意に入切する必要性のある
場合に適用でき、電源を再投入した場合、電源を落とす
直前のＥＥＰＲＯＭ（１）のデータ記憶内容から１チッ
プマイクロコンピュータの動作を即座に継続できる。
能なＥＥＰＲＯＭ（１）をＲＡＭ機能として内蔵し、Ｅ
ＥＰＲＯＭ（１）へのデータの書き込み／読み出し／書
き換えをマスクＲＯＭ（２）に記憶されたプログラムデ
ータに従って実行できる所謂自己読み書き可能な１チッ
プマイクロコンピュータを実現した。これにより、ＥＥ
ＰＲＯＭ（１）に対するデータの読み書きに要する時間
を短縮でき、更に、ＥＥＰＲＯＭ（１）の書き込み内容
が電源が落ちても保持される為、１チップマイクロコン
ピュータの動作中に電源を故意に入切する必要性のある
場合に適用でき、電源を再投入した場合、電源を落とす
直前のＥＥＰＲＯＭ（１）のデータ記憶内容から１チッ
プマイクロコンピュータの動作を即座に継続できる。
【００１３】
【発明の効果】本発明によれば、データの書き込み読み
出しが可能な第１の不揮発性メモリをＲＡＭ機能として
内蔵し、第１の不揮発性メモリへのデータの書き込み／
読み出し／書き換えを第２の不揮発性メモリに記憶され
たプログラムデータに従って実行できる所謂自己読み書
き可能な１チップマイクロコンピュータを実現した。こ
れにより、第１の不揮発性メモリに対するデータの読み
書きに要する時間を短縮でき、更に、第１の不揮発性メ
モリの書き込み内容が電源が落ちても保持される為、１
チップマイクロコンピュータの動作中に電源を故意に入
切する必要性のある場合に適用でき、電源を再投入した
場合、電源を落とす直前の第１の不揮発性メモリのデー
タ記憶内容から１チップマイクロコンピュータの動作を
即座に継続できる利点が得られる。
出しが可能な第１の不揮発性メモリをＲＡＭ機能として
内蔵し、第１の不揮発性メモリへのデータの書き込み／
読み出し／書き換えを第２の不揮発性メモリに記憶され
たプログラムデータに従って実行できる所謂自己読み書
き可能な１チップマイクロコンピュータを実現した。こ
れにより、第１の不揮発性メモリに対するデータの読み
書きに要する時間を短縮でき、更に、第１の不揮発性メ
モリの書き込み内容が電源が落ちても保持される為、１
チップマイクロコンピュータの動作中に電源を故意に入
切する必要性のある場合に適用でき、電源を再投入した
場合、電源を落とす直前の第１の不揮発性メモリのデー
タ記憶内容から１チップマイクロコンピュータの動作を
即座に継続できる利点が得られる。
【図１】本発明の１チップマイクロコンピュータを示す
図である。
図である。
【図２】図１の要部波形を示すタイムチャートである。
【図３】図１の要部波形を示すタイムチャートである。
（１） ＥＥＰＲＯＭ （２） マスクＲＯＭ （１０） 制御回路 （１１） シフトレジスタ （１２） カウンタ （１４） 制御レジスタ （１９） 割り込み回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年９月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (4)
- 【請求項１】 演算データの書き込み読み出しが可能な
第１の不揮発性メモリと、 前記第１の不揮発性メモリの演算データの書き込み及び
読み出し動作を制御する為のプログラムデータが少なく
とも記憶された再書き込み不可能な読み出し専用の第２
の不揮発性メモリと、 前記第２の不揮発性メモリから読み出されたプログラム
データを基に前記第１の不揮発性メモリの書き込み及び
読み出し動作を制御する制御回路と、を内蔵したことを
特徴とする１チップマイクロコンピュータ。 - 【請求項２】 前記第２の不揮発性メモリは、前記第１
の不揮発性メモリの書き込み動作を指示する割り込み信
号が発生した時、該割り込み信号により前記第１の不揮
発性メモリの書き込み動作を実行させるプログラムデー
タが記憶されたアドレスにジャンプすることを特徴とす
る請求項１記載の１チップマイクロコンピュータ。 - 【請求項３】 外部から印加される前記第１の不揮発性
メモリに書き込むべきデータが所定ビット数に達したこ
とを検出して前記割り込み信号を発生する割り込み制御
回路を備えたことを特徴とする請求項２記載の１チップ
マイクロコンピュータ。 - 【請求項４】 前記第１の不揮発性メモリをランダムア
クセスメモリとして使用することを特徴とする請求項１
記載の１チップマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002694A JPH08147259A (ja) | 1994-11-24 | 1994-11-24 | １チップマイクロコンピュータ |
| DE69534396T DE69534396T2 (de) | 1994-11-24 | 1995-11-16 | Ein-Chip-Mikrorechner mit eingebautem nichtflüchtigem Speicher |
| EP95308209A EP0714060B1 (en) | 1994-11-24 | 1995-11-16 | One chip microcomputer with built-in non-volatile memory |
| KR1019950043214A KR100224551B1 (ko) | 1994-11-24 | 1995-11-23 | 비휘발성 메모리를 내장한 1칩 마이크로컴퓨터 |
| CN95119783A CN1105976C (zh) | 1994-11-24 | 1995-11-24 | 装有非易失性存储器的单芯片微算机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29002694A JPH08147259A (ja) | 1994-11-24 | 1994-11-24 | １チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147259A true JPH08147259A (ja) | 1996-06-07 |
Family
ID=17750830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29002694A Pending JPH08147259A (ja) | 1994-11-24 | 1994-11-24 | １チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7293183B2 (en) | 2002-08-28 | 2007-11-06 | Samsung Electronics Co., Ltd. | System for storing working context in a non-volatile memory while in a power-off suspend mode and restoring the working context when the power-off suspend mode is released |
-
1994
- 1994-11-24 JP JP29002694A patent/JPH08147259A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7293183B2 (en) | 2002-08-28 | 2007-11-06 | Samsung Electronics Co., Ltd. | System for storing working context in a non-volatile memory while in a power-off suspend mode and restoring the working context when the power-off suspend mode is released |
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