CN1105976C - 装有非易失性存储器的单芯片微算机 - Google Patents

Abstract

一种内装有非易失性存储器的单芯片微算机，包括：能够写入、读出数据的第一非易失性存储器；存储用来把数据写入该第一非易失性存储器中的写入程序数据的第二非易失性存储器；其特征在于，还包括控制电路，用以基于从该第二非易失性存储器读出的程序数据，以指定所述第一非易失性存储器的写入地址，并把数据写入该地址内，控制所述第一非易失性存储器的写入的控制电路。

Description

装有非易失性存储器的单芯片微算机

技术领域

本发明涉及内装有能够写入、读出数据的EEPROM等非易失性存储器的单芯片微型计算机(以下简称微算机)。

背景技术

一般，在单芯片微算机中装有掩膜ROM(只读存储器)，在该掩膜ROM中存储着用来控制单芯片微算机操作的程序。还有，为了存储运算数据，装有能够读、写的RAM(随机存取存储器)。作为这种RAM，通常使用静态RAM。

另一方面，作为存储器，作为能够把数据擦除的非易失性存储器，已知有如下二种：一种是能够写入、读出数据，同时，通过紫外线照射能够把已写入的数据汇总擦除的EPROM(可擦可编程只读存储器)；另一种是能够写入、读出数据，同时，能够电气地把已写入的数据擦除的EEPROM(电可擦可编程只读存储器)。

这些EPROM和EEPROM(以下称为PROM)广泛用于进行程序评价的评价用的微算机中。即，把评价的程序写入评价用微算机的EPROM或EEPROM中，在此状态下，通过操作微算机，进行程序的评价。而且，如果程序中有错误，就要修正错误，反复评价，一直到没有错误为止。虽然在掩膜ROM中不能重写数据，但因在PROM中能够重写数据，所以，这些PROM适用为评价用微算机的ROM。

另一方面，如果把PROM用为操作用程序的存储器，则也可由用户重写程序。因此，把PROM作为操作程序的存储器、用于批量生产的单芯片微算机，也是已知的。

在重写装有PROM的单芯片微算机程序的情况下，首先，把单芯片微算机配置到专用的写入基板上。而且，把PROM写入器连接到该写入基板上，从PROM写入器把写入PROM的地址和写入数据送到单芯片微算机上。由此，就能够在单芯片微算机PROM的该地址上写入所需的数据。

发明内容

然而，为了在这样的单芯片微算机上、把给定的数据写入PROM中，需要专用的写入板和PROM写入器，存在着使这种作业变得很麻烦的问题。

还有，在通常把静态RAM用作为存储运算数据等存储器的单芯片微算机中，电源一断，静态存储器内存储的运算数据就消失。而且，即使重新供电，已消失的数据也恢复不了。因此，必须重新执行以下步骤：从执行起始程序、把起始状态的数据写入静态RAM中，之后，一直到掉电之前的运算。

如果能够把PROM用作为运算数据等的存储空间，这样的问题就能够解决。然而，因为单芯片微算机本身不能在PROM上写入数据，所以，不能用来代替数据用的RAM。

本发明的目的在于提供一种装有非易失性存储器的单芯片微型计算机，以解决所述现有技术中存在的问题。

根据本发明的一种内装有非易失性存储器的单芯片微算机，包括：

能够写入、读出数据的第一非易失性存储器；

存储用来把数据写入该第一非易失性存储器中的写入程序数据的第二非易失性存储器；

其中，还包括控制电路，用以基于从该第二非易失性存储器读出的程序数据，以指定所述第一非易失性存储器的写入地址，并把数据写入该地址内，控制所述第一非易失性存储器的写入的控制电路。

附图说明

图1为示出第一实施例单芯片微算机的构成的图；

图2为示出第一、第二实施例的操作的时序图；

图3为示出第一、第二实施例的操作的时序图；

图4为示出第二实施例单芯片微算机的构成图；

图5为示出第二实施例的操作的时序图。

具体实施方式

图1为示出第一实施例单芯片微算机的构成图，是内装有作为第一非易失性存储器的EEPROM的微算机。

图1中，1为EEPROM(第一非易失性存储器)，它能够反复写入、读出数据，能够把数据电气地擦除。2为掩膜ROM(第二非易失性存储器)，它是存储着控制单芯片微算机操作的程序数据、不能再写入的只读存储器。特别是，在掩膜ROM 2的特定地址中存储着作为子程序指令的控制EEPROM 1的数据写入、读出操作的程序数据。3为程序计数器PC，计数给定的时钟后，输出用来访问掩膜ROM 2的地址的地址数据。4为指令寄存器IR，从掩膜ROM 2读出的程序数据通过数据总线5送来、保持在该指令寄存器中。6为指令译码器IDEC，把指令寄存器4中保持的程序数据译码，并产生用来操作单芯片微算机的控制信号。7为累加器ACC，累加通过数据总线5供给的、在单芯片微算机内部的运算数据等。8为RAM(例如，1个字由8位构成，具有128个字节的容量)，通过数据总线5与累加器7连接，在双方之间进行数据交换。9为地址计数器，输出对EEPROM 1访问的地址。

10为控制电路，把应该写入EEPROM 1中的数据DATA和时钟CK串行地加到控制电路上。在这里，当EEPROM 1中各地址的位数例如为8位时，如图2所示那样地，从控制电路10与时钟CK下降同步地串行输出8位数据DATA(最高有效位MSBD0～最低有效位LSBD7)。11为8位构成的移位寄存器，从控制电路10输出的8位数据DATA串行输入并保持在该移位寄存器11中。还有，如图2所示那样地，从控制电路10输出与时钟CK上升沿同步的脉冲RI。12为计数器，如图2所示那样地计数脉冲RI，以仅在从第7个脉冲RI下降沿到第8个脉冲RI下降沿的期间内产生成为高电平的溢出信号OF那样的方式构成内部逻辑。因而，如图2所示那样地，只有第8个脉冲RI作为设定信号SET，从两个输入端连接到计数器12输入、输出线上的与门13输出。总之，在以8位为1个单位的串行数据DATA的第8位，即D7在移位寄存器中保持的时间内，产生设定信号SET。

还有，14为控制寄存器，由标志F1、F2、.......Fn构成。例如，借助于来自掩膜ROM 2的程序指令，当产生下述中断请求信号INTREQ时，使标志F1保持为“1”、当禁止产生中断请求信号INTREQ时，使之保持为“0”。还有，借助于加上设定信号SET，使标志F2设定为“1”。再者，根据中断请求信号INTREQ，当执行从掩膜ROM 2读出的子程序的程序时，从设定状态复位以后，把“0”写入标志F2中。总之，只有在产生中断请求信号INTREQ时，标志F2为“1”就行，而在其它时间内，标志F2为“0”就行。进而，借助于来自掩膜ROM 2的程序指令，控制电路10为操作状态时，使标志Fn保持为“1”，当禁止控制电路10操作时，使之保持为“0”。16为与门，把控制寄存器14的标志F1和F2的内容、以及下述的系统时钟S4加到该与门16的三个输入端上。在这里，单芯片微算机如图3所示那样地，把基于时钟P1构成的S1～S6的6个周期时钟作为一个机器周期而操作，只把其中的系统时钟S4作为与门16的一个输入，加到与门16上。总之，当在标志F1和F2同时为“1”的状态下，即允许产生中断请求信号INTREQ、而且在设定信号SET变成“1”时，系统时钟S4上升时，就从与门16输出“1”。17、18为与漏极源极电路串联连接的N沟道型MOS晶体管(以下，称为NMOS晶体管)，NMOS晶体管17为漏极开路型，NMOS晶体管18的源极接地，且在控制极上加上上述时钟P1。因而，如图3所示那样地，当标志F1和F2、系统时钟S4、时钟P1全部为“1”时，NMOS晶体管17、18导通，中断请求信号INTREQ变成“0”。在本实施例中，中断请求信号INTREQ＝“0”意味着，产生了中断请求。

19为中断电路，通过加上已变成“0”的中断请求信号INTREQ，检测中断请求产生了。而且，中断电路19对程序计数器3设定掩膜ROM 2的地址数据，该掩膜ROM 2存储着把移位寄存器11的内容写入EEPROM 1中的程序。即，这时，程序计数器3的内容依次从增大的状态，改变成上述地址数据，借此，结果是，因产生了中断请求信号INTREQ，掩膜ROM 2的地址转移到用来执行中断处理的子程序中。因而，从掩膜ROM 2读出控制向EEPROM 1写入操作的程序数据，由指令译码器6把该程序数据译码，产生这种用途的控制信号。由此，移位寄存器11中保持的8位数据通过数据总线5，在累加器7中累计以后，写入RAM 8中。反复这一操作，在RAM 8中，例如把128个字节为一部分(一页)的8位数据一写入，就根据掩膜ROM 2的之后的程序指令，由地址计数器9，依次访问EEPROM 1中以1页为一部分的给定地址，结果是，RAM 8中存储的8位数据通过累加器7，依次写入EEPROM 1的指定地址中。例如，设定EEPROM 1的存储容量为1K字节。

向上述EEPROM 1写入数据的操作结束以后，掩膜ROM 2返回到主程序的程序中，当掩膜ROM 2的程序指令指示读出EEPROM 1的数据时，由地址计数器9访问EEPROM 1的给定地址，把从已访问的地址中读出的数据暂时存储在累加器7中以后，通过数据总线5，写入RAM 8中，就完成了从EEPROM 1中读出数据。

再者，在本实施例中，虽然说明了在从单芯片微算机外部作为起始数据取得了串行数据DATA以后，把该数据DATA写入、读出EEPROM 1的有关操作，但是，本发明并不局限于此，作为把单芯片微算机通常操作中得到的运算数据等写入或读出的数据存储器，当然也能够使用EEPROM 1来代替过去的静态RAM。

根据上述描述，把能够写入、读出数据的EEPROM 1作为RAM的功能内装于单芯片微算机，实现了能够按照掩膜ROM2中存储的程序数据，执行向EEPROM 1写入、读出、重写数据的所谓能够自读、写的单芯片微算机。借此，能够缩短对EEPROM1读、写数据所需的时间；进而，因为EEPROM 1中写入的内容即使断电也能够得以保持，所以，能够适用于在单芯片微算机操作中需要故意通断电源的情况，在重新接通电源时，能够使单芯片微算机从刚刚断电之前EEPROM 1中存储的数据内容立刻继续操作。

图4为示出第二实施例单芯片微算机的图。

图4中，101为EEPROM(第一非易失性存储器)，存储着用来操作单芯片微算机的程序数据和随着执行程序而使用的数据等。该EEPROM 101例如具有50K个字节的存储容量，每个字节(1个字)由8位构成。102为掩膜ROM，存储着用来重写EEPROM 101中已写入的各种数据的程序数据。再者，掩膜ROM102与EEPROM 101同样地具有50k个字节的存储容量，每个字节由8位构成。而且，可以根据EEPROM 101的数据重写方法，把掩膜ROM 102的程序存储空间分割成多个库。103为访问EEPROM 101和掩膜ROM 102的地址的程序计数器PC。在这里，EEPROM 101和掩膜ROM 102的地址是在同一空间内进行分配的，即，因为EEPROM 101和掩膜ROM 102的存储容量合计为100K个字节，所以，从程序计数器103输出的地址数据为17位。即，程序计数器103的最高有效位为“0”时，可以访问EEPROM 101；还有，最高有效位为“1”时，可以访问掩膜ROM102。104为中断电路，通过加上下述中断请求信号INTREQ，强制地把程序计数器103的值变更为存储着访问掩膜ROM 102的程序的EEPROM 101的地址数据。

其次，产生上述中断请求信号INTREQ的构成与上述第一实施例中所示的构成大体相同。第一实施例中的10～14、16～18分别对应于第二实施例的105～112。还有，标志Fn对应于F3。

因而，与第一实施例同样地，当标志F1、F2为“1”，S4为“1”时，中断请求信号INTREQ变成“0(低电平)”。

而且，中断请求信号INTREQ为低电平时有效，通过将其加到中断电路104上，强制地变更程序计数器103的值。再者，在本实施例中，虽然是以系统时钟S4的定时产生中断请求信号INTREQ的构成，但是，此外，还存在着由系统时钟S1、S2、S3、S5和S6的定时产生不同中断请求信号INTREQ的情况。为了产生不同定时的中断请求信号INTREQ，必须把加到与门110上的系统时钟信号S4变更成其它系统时钟。

与门113、114和或门115构成多路转换开关；虽然图中未示出，但是，对应于从程序计数器103输出的16位的地址数据，设置了16个。程序计数器103的16位输出与门114的一个输入端连接，把下述信号EWRT通过倒相器116加到该与门114的另一个输入端上。在从EEPROM 101读出主程序的程序以后，执行一般操作的情况下，该信号EWRT为“0”。为此，在执行一般操作时，与门114把门打开，程序计数器103的16位的地址数据加到EEPROM 101上，访问EEPROM 101中的这个地址。再者，把上述信号EWRT直接加到与门113的一个输入端上。

117为锁存器电路，锁存从EEPROM 101读出的8位数据。这种锁存器电路117，虽然图中未示出，但是，对应于EEPROM 101的8位输出，设置了8个。而且，把从EEPROM 101读出的8位数据加到锁存器电路117的L(锁存输入)端子上，把下述信号ROMLAT加到C(时钟)端子上。还有，把从程序计数器103输出的地址数据的最高有效位加到或门118的一个输入端上，把下述信号ROMIB加到另一输入端上。进而，或非门119与锁存器电路117对应，也设置了8个，把从锁存器电路117的Q(输出)端子输出的8位数据加到一个输入端上，把或门118的输出共同加到另一输入端上。

在这里，利用图5说明有关EEPROM 101的读出操作。程序计数器103的值与产生系统时钟S1和S4的期间内时钟P1的上升沿同步地增大，被强制地变更为增量或者变更为给定值。为了把按照程序计数器103的16位地址数据从EEPROM 101中读出的8位数据保持在锁存器电路107中，上述信号ROMLAT在程序计数器103的值刚刚变更之前的定时内，变成高电平。因而，因信号ROMLAT变成高电平，从锁存器电路117读出8位数据。还有，因为使锁存器电路117的输出从或非门119输出，上述信号ROMIB在上述信号ROMLAT刚刚变成高电平之后的某一期间内，下降为低电平。那么，如上述那样，EEPROM 101和掩膜ROM 102把地址数据分配到同一地址空间内，在EEPROM101地址数据的17位中，把最高有效位固定为“0”。为此，在EEPROM 101的读出期间内，只在信号ROMIB为低电平的期间中，或门118的输出才变成低电平。因而，在信号ROMIB为低电平期间内，从或非门119输出锁存器电路117Q端子输出的倒相信号。

120、121为P沟道型MOS晶体管(下面，称为PMOS晶体管)，源极与电源Vdd连接，漏极与8位数据总线122连接。进而，预先把数据总线122预充电到高电平的预充电信号PCG加到PMOS晶体管120的控制极上，PMOS晶体管121的控制极通过倒相器123、与数据总线122连接。即，因预充电信号PCG变成低电平，构成数据总线122的8条线全部保持为高电平。NMOS晶体管124对应于8个或非门119，设置了8个。因而，8个NMOS晶体管124的控制极分别与对应的8个或非门119的输出连接，各个漏极分别与数据总线122的8条线连接，源极接地。因而，在从EEPROM 101输出的8位数据中给定的1位为“0”的情况下，即，锁存器电路117的Q端子输出为“0”的情况下，或非门119的输出变成“1”，NMOS晶体管124导通。为此，在数据总线122的与已导通的NMOS晶体管124连接的那条线上，传输低电平。相反地，在从EEPROM 1输出的8位数据中给定的1位为“1”的情况下，即，锁存器电路117的Q端子输出为“1”的情况下，或非门119的输出变成“0”，NMOS晶体管124截止，在数据总线122的给定的那条线上传输高电平。

在掩膜ROM 102的读出侧与EEPROM 101的读出侧同样地，也设置锁存器电路125、或门126、或非门127、和NMOS晶体管128。再者，因为掩膜ROM 102的地址总线最高有效位为“1”，把地址数据17位的最高有效位通过倒相器129加到或门126的一个输入端上。因为掩膜ROM 102的读出操作与EEPROM 101的读出操作相同，故省略对该操作的说明。

130为指令寄存器IR，是使从EEPROM 101或掩膜ROM 102读出的程序数据通过数据总线122，保持8位的构成。131为指令译码器IDEC，对指令寄存器130中保持的内容译码，产生用来控制单芯片微算机操作的控制信号。132为累加器ACC，与数据总线122连接，累计移位寄存器106中保持的8位数据DATA、各种运算数据等。133例如是，具有128个字节[EEPROM101中，以一页为一部分]的存储容量、各个字节由8位构成的RAM。把累加器132中存储着的移位寄存器106的8位数据DATA通过数据总线122，以128个字节为一部分写入该RAM 133中。134为逻辑运算单元ALU，基于从EEPROM 101和掩膜ROM 102读出的程序数据，进行各种逻辑运算，与数据总线122连接。

135、136是为了在重写EEPROM 101的数据时，访问该EEPROM 101的地址而使用的地址寄存器TRL、TRH，基于掩膜ROM 102程序数据的译码结果，把低8位设定到地址寄存器135中，把高8位设定到地址寄存器136中。

下面，说明有关如上述那样构成的图4的操作。

首先，在EEPROM 101中预先写入了用来控制单芯片微算机操作的程序数据，基于从EEPROM 101读出的主程序的程序数据译码结果，执行一般操作。再者，在控制寄存器109的标志F1和F3中写入“1”，控制电路105为操作状态，同时，变成允许中断请求信号INTREQ产生的状态。

那么，单芯片微算机用户重写EEPROM 101中给定地址的程序数据时，以8位为单位，从外部输入重写用的程序数据DATA。借此，该程序数据DATA与时钟CK的下降沿同步地进入控制电路105中，并依次保持在移位寄存器106中。而且，移位寄存器106中保持以8位为一部分的程序数据DATA，就在产生系统时钟S4的期间内，产生低电平的中断请求信号INTREQ，该中断请求信号INTREQ加到中断电路104上。于是，借助于中断电路104的输出，强制地把程序计数器103的值变更成存储着用来把移位寄存器106保持的内容写入RAM 133的程序数据的地址数据(变更成所谓子程序的首位地址)。而且，访问EEPROM 101中符合于程序计数器103中地址数据的地址，从EEPROM 101读出程序数据。读出的程序数据由程序译码器131译码，产生控制信号。于是，基于该控制信号，移位寄存器106保持的内容通过数据总线122，暂时存储在累加器132中以后，写入RAM 133的首位地址中。通过把该中断操作反复128次，结果，以128个字节为一部分的数据逐个地址地依次写入RAM133中。

而且，EEPROM 101在子程序的程序结束以后，返回到主程序的程序中。在该主程序的程序中，访问存储着给定程序数据的地址。该给定的程序数据是用来访问存储着掩膜ROM 2的给定库的首位地址的程序数据(CALL指令)。从EEPROM 101读出程序数据，把该程序数据在指令译码器131中译码，当判明为CALL指令时，就强制地把程序计数器103的值设定为从EEPROM 101的下一个地址读出的值。即，在信号ROMIB的定时内，从EEPROM101的下一个地址、依次读出以17位为一部分的数据，把读出的数据作为访问掩膜ROM 102中给定库的首位地址的地址数据、将其强制地设定到程序计数器103中。程序计数器103的值每增大一次，这种操作就进行一次。详细地说，在存储着EEPROM101 CALL指令的地址的下三个地址中，存储着上述地址数据的低8位、高8位、进而，最高有效位“1”。而且，每当信号ROMIB变成低电平时，就把这三个地址的数据依次设定到程序计数器103中。这样，利用程序计数器103指定ROM 102的地址，借此，程序操作转向掩膜ROM 102。而且，此后，把按照程序计数器103的值从掩膜ROM 102中读出的程序数据、在指令译码器131中译码。把地址寄存器135、136的重写程序预先存储到掩膜ROM 102的程序数据(给定的库)中。当掩膜ROM 102的程序数据在指令译码器131中译码时，就把应该进行数据重写的EEPROM 101中的地址数据设定到地址寄存器135、136中。详细地说，每当程序计数器103的值增大时，就把掩膜ROM 102的下一个地址中存储着的地址数据依次设定到地址寄存器135、136中。接着，当程序计数器103的值增大，译码掩膜ROM102的程序数据时，就把已写入RAM 133中、以1个字节为一部分的程序数据通过累加器132和数据总线122，写入由地址寄存器135、136决定的地址中。这时，因为信号EWRT变成“1”，所以，在EEPROM 101中指定由地址寄存器135、136决定的地址。此后，当程序计数器103的值增大时，就把这时从掩膜ROM 102读出的程序数据译码，只把地址寄存器135的值在ALU 134中加1以后，重新设定到地址寄存器135中。接着，当程序计数器103的值增大，译码掩膜ROM 102的程序数据时，就把已写入RAM 133中下一个地址的、以1个字节为一部分的程序数据通过累加器132和数据总线122，写入由地址寄存器135、136决定的下一个地址中。反复这一操作，重复EEPROM 101中以128个字节为一部分的程序数据。

根据以上描述，在单芯片微算机内，内装有能够写入、读出数据的EEPROM 1作为程序存储器，同时，因为装有存储着用来重写EEPROM 1的程序数据的程序数据掩膜ROM 2，所以，重写控制单芯片微算机操作的程序数据就变得很容易了，在短时间内就能够形成程序不同的单芯片微算机，还能够抑制价格的上涨。

在上述第一和第二实施例中，作为第二非易失性存储器设置了掩膜ROM2 102，分别存储着向第一非易性存储器即EEPROM1 101写入数据用的程序。然而，第二非易性存储器不用掩膜ROM，而是用EPROM、EEPROM等能够重写数据的存储器也是合适的。

如果这样构成，用户就能够重写第二非易失性存储器的内容了。因而，用户能够重写第一非易失性存储器中数据用的程序，用户能够从多种数据重写方法中选择任一种方法。再者，第二非易失性存储器借助于与外部装置接口，能够写入数据。

Claims (11)

1.一种内装有非易失性存储器的单芯片微算机，包括：

能够写入、读出数据的第一非易失性存储器；

存储用来把数据写入该第一非易失性存储器中的写入程序数据的第二非易失性存储器；

其特征在于，还包括控制电路，用以基于从该第二非易失性存储器读出的程序数据，以指定所述第一非易失性存储器的写入地址，并把数据写入该地址内，以控制所述第一非易失性存储器的写入。

2.根据权利要求1中所述的单芯片微算机，其特征是，

还具有对从所述第一和第二非易失性存储器中读出的程序数据译码的译码电路；

所述控制电路在从所述第二非易失性存储器中读出访问所述第一非易失性存储器的程序数据以后，在所述译码电路中将该程序数据译码完时，

按照从所述第二非易失性存储器读出的程序数据，指定在所述第一非易失性存储器上的写入数据的地址，并把数据写入该地址。

3.根据权利要求2中所述的单芯片微算机，其特征是包括：

指定第一非易失性存储器读出地址的第一地址电路；

指定第一非易失性存储器写入地址的第二地址电路；

在第一地址电路的输出和第二地址电路的输出中，选择某一个的选择电路。

4.根据权利要求3中所述的单芯片微算机，其特征是，所述第一地址电路

择一地指定第一非易失性存储器的存取地址和第二非易失性存储器的存取地址。

5.根据权利要求4中所述的单芯片微算机，其特征是，

在把数据写入第一非易失性存储器中时，把第二非易失性存储器中存储的数据存储到第二地址电路中，把数据写入由第二地址电路指定的地址中。

6.根据权利要求1～5的任一项中所述的单芯片微算机，其特征是，

当产生指示所述第一非易失性存储器进行写入操作的中断信号时，

将所述第二非易失性存储器的访问地址转移到存储着执行所述第一非易失性存储器写入操作的程序数据的地址上。

7.根据权利要求6中所述的单芯片微算机，其特征是还包括，

当检测出从外部供给的、应该写入所述第一非易失性存储器中的数据达到给定的位数时，产生所述中断信号的中断控制电路。

8.根据权利要求7中所述的单芯片微算机，其特征是，所述中断控制电路具有：

计数所供给数据的计数器；

当该计数器的值达到给定值时，产生中断信号。

9.根据权利要求8中所述的单芯片微算机，其特征是，具有存储所述从外部供给的数据的移位寄存器；

借助于控制电路基于第二非易失性存储器中存储的程序数据进行操作，把移位寄存器中存储的数据写入第一非易失性存储器中。

10.根据权利要求9中所述的单芯片微算机，其特征是，第二非易失性存储器为不能重新写入的只读存储器。

11.根据权利要求9中所述的单芯片微算机，其特征是，第二非易失性存储器为能够重新写入的存储器。

Images