JPH1021146A - 度数カウント装置 - Google Patents
度数カウント装置Info
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- JPH1021146A JPH1021146A JP16950696A JP16950696A JPH1021146A JP H1021146 A JPH1021146 A JP H1021146A JP 16950696 A JP16950696 A JP 16950696A JP 16950696 A JP16950696 A JP 16950696A JP H1021146 A JPH1021146 A JP H1021146A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
- H03K21/403—Arrangements for storing the counting state in case of power supply interruption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
Abstract
(57)【要約】
【課題】 書き換え回数の低減と記憶手段の小規模化を
図る。 【解決手段】 １０ビットのレベル１およびレベル２を
有するＥＥＰＲＯＭに制御回路により以下のように度数
を記憶させる。度数カウントごとにレベル１を１ビット
ずつ“１”にしていき（（ａ））、レベル１の全てのビ
ットが“１”になったら（（ｂ）、度数「１１」）、度
数カウントごとに１ビットずつ“０”に戻していく。次
にレベル１のビットｂ９以外の全てのビットが“０”と
なったら（（ｃ）、度数「１９」）、その次の度数カウ
ントでレベル２の２進値をインクリメントして桁上処理
を行い（（ｄ））、レベル１のｂ９を“０”にする
（（ｅ）、度数「２０」）。以降、レベル１では上記の
記憶処理が繰り返され、レベル２では、２０度数カウン
トされるごとに、保持している２進値をインクリメント
することによる桁上処理を行う。
図る。 【解決手段】 １０ビットのレベル１およびレベル２を
有するＥＥＰＲＯＭに制御回路により以下のように度数
を記憶させる。度数カウントごとにレベル１を１ビット
ずつ“１”にしていき（（ａ））、レベル１の全てのビ
ットが“１”になったら（（ｂ）、度数「１１」）、度
数カウントごとに１ビットずつ“０”に戻していく。次
にレベル１のビットｂ９以外の全てのビットが“０”と
なったら（（ｃ）、度数「１９」）、その次の度数カウ
ントでレベル２の２進値をインクリメントして桁上処理
を行い（（ｄ））、レベル１のｂ９を“０”にする
（（ｅ）、度数「２０」）。以降、レベル１では上記の
記憶処理が繰り返され、レベル２では、２０度数カウン
トされるごとに、保持している２進値をインクリメント
することによる桁上処理を行う。
Description
【０００１】
【発明の属する技術分野】ＥＥＰＲＯＭ等の電気的に書
き換え可能な記憶手段に加算度数を逐次記憶させる度数
カウント装置に関し、特に少ない書き換え回数と小規模
な記憶手段で大きな度数を加算記憶することができる度
数カウント装置に関するものである。
き換え可能な記憶手段に加算度数を逐次記憶させる度数
カウント装置に関し、特に少ない書き換え回数と小規模
な記憶手段で大きな度数を加算記憶することができる度
数カウント装置に関するものである。
【０００２】
【従来の技術】従来、この種の度数カウント装置として
は、ＥＥＰＲＯＭ等の記憶手段を有するＩＣカ−ド等の
携帯用モジュールにより構成され、ＥＥＰＲＯＭをそれ
ぞれが複数ビットからなる複数の階層（以下、レベルと
称する）に分割し、１度数カウントされるごとに最下位
レベルを１ビットずつ“１”にしていき、最下位レベル
の全てのビットが“１”になると、１つ上位のレベルを
“１”にして桁上がりを記憶し、その後最下位レベルの
全てのビットを“０”にし、最下位のレベルにおけるカ
ウント記憶を再開するものが挙げられる。この度数カウ
ント記憶処理は、最下位レベルのビット数をｎとすると
きに度数ｎごとに桁上がりするので、以下ｎ進記憶処理
と称する。
は、ＥＥＰＲＯＭ等の記憶手段を有するＩＣカ−ド等の
携帯用モジュールにより構成され、ＥＥＰＲＯＭをそれ
ぞれが複数ビットからなる複数の階層（以下、レベルと
称する）に分割し、１度数カウントされるごとに最下位
レベルを１ビットずつ“１”にしていき、最下位レベル
の全てのビットが“１”になると、１つ上位のレベルを
“１”にして桁上がりを記憶し、その後最下位レベルの
全てのビットを“０”にし、最下位のレベルにおけるカ
ウント記憶を再開するものが挙げられる。この度数カウ
ント記憶処理は、最下位レベルのビット数をｎとすると
きに度数ｎごとに桁上がりするので、以下ｎ進記憶処理
と称する。
【０００３】図９は上記従来の度数カウント装置におけ
るｎ進記憶処理を説明する図であり、１０ビット（ビッ
トｂ０〜ｂ９）のレベル１〜３を有するＥＥＰＲＯＭを
用いた例を示す。最下位レベルであるレベル１におい
て、度数カウントごとに１ビットづつ“１”にして度数
「１〜９」を記憶していき、次の度数カウントで（ａ）
に示すようにレベル１の１０ビット全てに“１”となっ
たら、（ｂ）に示すようにレベル２の最下位ビットを
“１”にして桁上がりを記憶させ、その後（ｃ）に示す
ようにレベル１の全てのビットを“０”にする。この
（ｃ）は度数「１０」を示す。
るｎ進記憶処理を説明する図であり、１０ビット（ビッ
トｂ０〜ｂ９）のレベル１〜３を有するＥＥＰＲＯＭを
用いた例を示す。最下位レベルであるレベル１におい
て、度数カウントごとに１ビットづつ“１”にして度数
「１〜９」を記憶していき、次の度数カウントで（ａ）
に示すようにレベル１の１０ビット全てに“１”となっ
たら、（ｂ）に示すようにレベル２の最下位ビットを
“１”にして桁上がりを記憶させ、その後（ｃ）に示す
ようにレベル１の全てのビットを“０”にする。この
（ｃ）は度数「１０」を示す。
【０００４】ｎビットからなるｒ個のレベルを有するＥ
ＥＰＲＯＭを用いたときには、最大記憶度数はｎr とな
る。またこのときＥＥＰＲＯＭの同一ビットにおける書
き換え回数（消去と書き込みで１回とする）は、最下位
レベルのビットにおいて最も多く、（最大記憶度数）／
ｎとなる。
ＥＰＲＯＭを用いたときには、最大記憶度数はｎr とな
る。またこのときＥＥＰＲＯＭの同一ビットにおける書
き換え回数（消去と書き込みで１回とする）は、最下位
レベルのビットにおいて最も多く、（最大記憶度数）／
ｎとなる。
【０００５】また別の度数カウント装置として２進数を
記憶する（２進記憶処理と称する）ものもあり、ｎ×ｒ
ビットのＥＥＰＲＯＭを用いた場合には、最大記憶度数
は２n×r （≧ｎr ）となり、書き換え回数は最下位の
ビットにおいて最も多く、（最大記憶度数）／２とな
る。
記憶する（２進記憶処理と称する）ものもあり、ｎ×ｒ
ビットのＥＥＰＲＯＭを用いた場合には、最大記憶度数
は２n×r （≧ｎr ）となり、書き換え回数は最下位の
ビットにおいて最も多く、（最大記憶度数）／２とな
る。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の度数カウント装置では、最大記憶度数を大きくすると
ＥＥＰＲＯＭの規模が大きくなる（ビット数が増える）
が、ＩＣカード等の携帯用モジュールにおいてＥＥＰＲ
ＯＭが占めることができるスペースは限られており、ま
たＥＥＰＲＯＭのように同一ビットにおける書き換え回
数に制限がある記憶手段を用いる場合には、この制限を
越えて最大記憶度数を大きくすることができないという
問題点があった。ＥＥＰＲＯＭの書き換え上限回数（正
常動作が保証される書き換え回数）は、例えば１０００
０回であり、上記従来のｎ進記憶処理で最下位レベルを
１０ビットとすると、最大記憶度数は１０００００回以
下に制限され、また度数１０００００を加算記憶するに
は、１０ビットレベルが５つの合計５０ビットを有する
ＥＥＰＲＯＭが必要であった。
の度数カウント装置では、最大記憶度数を大きくすると
ＥＥＰＲＯＭの規模が大きくなる（ビット数が増える）
が、ＩＣカード等の携帯用モジュールにおいてＥＥＰＲ
ＯＭが占めることができるスペースは限られており、ま
たＥＥＰＲＯＭのように同一ビットにおける書き換え回
数に制限がある記憶手段を用いる場合には、この制限を
越えて最大記憶度数を大きくすることができないという
問題点があった。ＥＥＰＲＯＭの書き換え上限回数（正
常動作が保証される書き換え回数）は、例えば１０００
０回であり、上記従来のｎ進記憶処理で最下位レベルを
１０ビットとすると、最大記憶度数は１０００００回以
下に制限され、また度数１０００００を加算記憶するに
は、１０ビットレベルが５つの合計５０ビットを有する
ＥＥＰＲＯＭが必要であった。
【０００７】また桁上処理中に携帯用モジュールが外さ
れたり、電源が切られたりすると、記憶手段に記憶され
た度数が実際の度数と大きく異なるものとなってしまう
可能性があるという問題があった。
れたり、電源が切られたりすると、記憶手段に記憶され
た度数が実際の度数と大きく異なるものとなってしまう
可能性があるという問題があった。
【０００８】さらに１度数ごとの加算記憶処理なので、
大きな度数が同時に加算されることがあるときには、処
理に時間がかかるという問題があった。
大きな度数が同時に加算されることがあるときには、処
理に時間がかかるという問題があった。
【０００９】本発明はこのような従来の問題を解決する
ものであり、その目的は少ない書き換え回数と小規模な
記憶手段で大きな度数を加算記憶することができる度数
カウント装置を提供すること、言い換えると書き換え回
数の低減と記憶手段の小規模化を図ることである。
ものであり、その目的は少ない書き換え回数と小規模な
記憶手段で大きな度数を加算記憶することができる度数
カウント装置を提供すること、言い換えると書き換え回
数の低減と記憶手段の小規模化を図ることである。
【００１０】また別の目的は、桁上処理中に動作停止し
ても記憶度数を正しい値に復旧させることができる度数
カウント装置を提供することであり、さらに別の目的
は、処理速度の向上を図ることである。
ても記憶度数を正しい値に復旧させることができる度数
カウント装置を提供することであり、さらに別の目的
は、処理速度の向上を図ることである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の度数カウント装置は、記憶領域が上位レベル
とｎ（ｎは２以上の整数）ビットからなる下位レベルと
を有する記憶手段と、全ビットが初期値である前記下位
レベルを、１度数加算されるごとに１ビットずつ反転値
に変え、また全ビットが反転値となった前記下位レベル
を、１度数加算されるごとに１ビットずつ初期値に戻
し、前記下位レベルの全ビットが初期値に戻る下位レベ
ルの桁上がりを前記上位レベルに記憶させる制御手段と
を備えたことを特徴とするものである。
に本発明の度数カウント装置は、記憶領域が上位レベル
とｎ（ｎは２以上の整数）ビットからなる下位レベルと
を有する記憶手段と、全ビットが初期値である前記下位
レベルを、１度数加算されるごとに１ビットずつ反転値
に変え、また全ビットが反転値となった前記下位レベル
を、１度数加算されるごとに１ビットずつ初期値に戻
し、前記下位レベルの全ビットが初期値に戻る下位レベ
ルの桁上がりを前記上位レベルに記憶させる制御手段と
を備えたことを特徴とするものである。
【００１２】また請求項２に記載の度数カウント装置
は、前記記憶手段が、前記下位レベルと、ｍ（ｍは正の
整数）ビットからなり、ｍ桁の２進数を記憶する前記上
位レベルとを有し、前記制御手段が、前記下位レベルの
桁上がりごとに前記上位レベルの２進数をインクリメン
トすることを特徴とするものである。
は、前記記憶手段が、前記下位レベルと、ｍ（ｍは正の
整数）ビットからなり、ｍ桁の２進数を記憶する前記上
位レベルとを有し、前記制御手段が、前記下位レベルの
桁上がりごとに前記上位レベルの２進数をインクリメン
トすることを特徴とするものである。
【００１３】請求項３に記載の度数カウント装置は、前
記記憶手段が、前記下位レベルに相当する第１のレベル
と、前記上位レベルを階層化することにより形成され
た、それぞれが複数ビットからなる第２〜Ｎ（Ｎは２以
上の整数）レベルとを有し、前記制御手段が、全ビット
が初期値である第ｋ（ｋは２〜Ｎの整数変数）のレベル
を、第（ｋ−１）のレベルの全ビットが初期値に戻るご
とに１ビットずつ反転させ、また全ビットが反転値とな
った第ｋのレベルを、第（ｋ−１）のレベルの全ビット
が初期値に戻るごとに１ビットずつ初期値に戻す桁上処
理をすることを特徴とするものである。
記記憶手段が、前記下位レベルに相当する第１のレベル
と、前記上位レベルを階層化することにより形成され
た、それぞれが複数ビットからなる第２〜Ｎ（Ｎは２以
上の整数）レベルとを有し、前記制御手段が、全ビット
が初期値である第ｋ（ｋは２〜Ｎの整数変数）のレベル
を、第（ｋ−１）のレベルの全ビットが初期値に戻るご
とに１ビットずつ反転させ、また全ビットが反転値とな
った第ｋのレベルを、第（ｋ−１）のレベルの全ビット
が初期値に戻るごとに１ビットずつ初期値に戻す桁上処
理をすることを特徴とするものである。
【００１４】請求項４に記載の度数カウント装置は、１
度数加算されるごとにその記憶値がインクリメントされ
る下位レベルと、前記下位レベルの桁上がりを記憶する
２つの上位レベルと、桁上処理中を示す第１のフラグお
よび前記２つの上位レベルのどちらかを指定する第２の
フラグを記憶するフラグ記憶部とを有する不揮発性の記
憶手段と、１度数加算ごとに前記下位レベルをインクリ
メントしていき、前記下位レベルに桁上がりを生じたと
き、第１のフラグを立て、その後第２のフラグが示す上
位レベルに記憶された値に＋１した値を他方の上位レベ
ルに記憶させ、前記下位レベルを初期値に戻してから、
第２のフラグを反転させ、その後第１のフラグを消す桁
上処理をする制御手段とを備えたことを特徴とするもの
である。請求項５に記載の度数カウント装置は、請求項
４において、前記制御手段が、起動時に前記第１のフラ
グが立っている場合に、前記下位レベルが初期値でなけ
れば、前記第２のフラグが示す上位レベルに記憶された
値に＋１した値を他方の上位レベルに記憶させ、前記下
位レベルを初期値に戻し、前記第２のフラグを反転さ
せ、前記第１のフラグを消す復旧処理を実施し、また前
記下位レベルが初期値であれば、記憶値が大きいほうの
上位カウンタを指定するように前記第２のフラグを設定
し、前記第１のフラグを消す復旧処理を実施することを
特徴とするものである。
度数加算されるごとにその記憶値がインクリメントされ
る下位レベルと、前記下位レベルの桁上がりを記憶する
２つの上位レベルと、桁上処理中を示す第１のフラグお
よび前記２つの上位レベルのどちらかを指定する第２の
フラグを記憶するフラグ記憶部とを有する不揮発性の記
憶手段と、１度数加算ごとに前記下位レベルをインクリ
メントしていき、前記下位レベルに桁上がりを生じたと
き、第１のフラグを立て、その後第２のフラグが示す上
位レベルに記憶された値に＋１した値を他方の上位レベ
ルに記憶させ、前記下位レベルを初期値に戻してから、
第２のフラグを反転させ、その後第１のフラグを消す桁
上処理をする制御手段とを備えたことを特徴とするもの
である。請求項５に記載の度数カウント装置は、請求項
４において、前記制御手段が、起動時に前記第１のフラ
グが立っている場合に、前記下位レベルが初期値でなけ
れば、前記第２のフラグが示す上位レベルに記憶された
値に＋１した値を他方の上位レベルに記憶させ、前記下
位レベルを初期値に戻し、前記第２のフラグを反転さ
せ、前記第１のフラグを消す復旧処理を実施し、また前
記下位レベルが初期値であれば、記憶値が大きいほうの
上位カウンタを指定するように前記第２のフラグを設定
し、前記第１のフラグを消す復旧処理を実施することを
特徴とするものである。
【００１５】請求項６に記載の度数カウント装置は、前
記制御手段が、ｐ×（２ｎ）＋ｑ（ｐは正の整数、ｑは
０または正の整数）以上の度数が同時に加算されたとき
に、前記上位レベルに対する桁上処理のみをｐ回実施
し、前記下位レベルと上位レベルを連動させた度数カウ
ント処理をｑ回実施することを特徴とするものである。
記制御手段が、ｐ×（２ｎ）＋ｑ（ｐは正の整数、ｑは
０または正の整数）以上の度数が同時に加算されたとき
に、前記上位レベルに対する桁上処理のみをｐ回実施
し、前記下位レベルと上位レベルを連動させた度数カウ
ント処理をｑ回実施することを特徴とするものである。
【００１６】請求項７に記載の度数カウント装置は、前
記記憶手段が、携帯用モジュール内に設けられた不揮発
性の装置であり、前記携帯用モジュールが固定モジュー
ルに挿入されると起動し、前記固定モジュールから外さ
れると動作停止することを特徴とするものである。
記記憶手段が、携帯用モジュール内に設けられた不揮発
性の装置であり、前記携帯用モジュールが固定モジュー
ルに挿入されると起動し、前記固定モジュールから外さ
れると動作停止することを特徴とするものである。
【００１７】請求項８に記載の度数カウント装置は、前
記記憶手段が、ＥＥＰＲＯＭの複数のユニットセルによ
り構成されることを特徴とするものである。
記記憶手段が、ＥＥＰＲＯＭの複数のユニットセルによ
り構成されることを特徴とするものである。
【００１８】従って本発明の度数カウント装置によれ
ば、全ビットが初期値である下位レベルを、１度数加算
されるごとに１ビットずつ反転値に変え、また全ビット
が反転値となった下位レベルを、１度数加算されるごと
に１ビットずつ初期値に戻し、下位レベルの桁上がりを
上位レベルに記憶させることにより、下位レベルのビッ
トの書き換え（反転値の書き込みと初期値へのクリアで
１回とする）および桁上処理をそれぞれ２ｎ度数で１回
と減らすことができるので、少ない書き換え回数と小容
量の記憶手段で大きな度数を加算記憶することができ
る。また桁上処理中の動作停止による度数値の誤記憶が
発生する確率を低減できる。
ば、全ビットが初期値である下位レベルを、１度数加算
されるごとに１ビットずつ反転値に変え、また全ビット
が反転値となった下位レベルを、１度数加算されるごと
に１ビットずつ初期値に戻し、下位レベルの桁上がりを
上位レベルに記憶させることにより、下位レベルのビッ
トの書き換え（反転値の書き込みと初期値へのクリアで
１回とする）および桁上処理をそれぞれ２ｎ度数で１回
と減らすことができるので、少ない書き換え回数と小容
量の記憶手段で大きな度数を加算記憶することができ
る。また桁上処理中の動作停止による度数値の誤記憶が
発生する確率を低減できる。
【００１９】また請求項２に記載の度数カウント装置に
よれば、下位レベルの桁上がりを２進数で記憶すること
により、記憶手段をさらに小容量化することができる。
よれば、下位レベルの桁上がりを２進数で記憶すること
により、記憶手段をさらに小容量化することができる。
【００２０】請求項５に記載の度数カウント装置によれ
ば、２つの上位レベルと桁上処理中を示す第１のフラグ
と有効上位レベルを示す第２のフラグ２を設け、２つの
上位レベルを交互に使用することにより、桁上処理中に
動作停止しても、次の起動時に第１のフラグによりこれ
を判断し、下位レベルと第２のフラグの状態に応じて復
旧処理を行なうことにより、桁上処理中の動作停止によ
る度数値の誤記憶を防止することができる。
ば、２つの上位レベルと桁上処理中を示す第１のフラグ
と有効上位レベルを示す第２のフラグ２を設け、２つの
上位レベルを交互に使用することにより、桁上処理中に
動作停止しても、次の起動時に第１のフラグによりこれ
を判断し、下位レベルと第２のフラグの状態に応じて復
旧処理を行なうことにより、桁上処理中の動作停止によ
る度数値の誤記憶を防止することができる。
【００２１】請求項６に記載の度数カウント装置によれ
ば、大度数が同時に加算されたときに桁上処理のみを実
施することにより処理時間の短縮が図れる。
ば、大度数が同時に加算されたときに桁上処理のみを実
施することにより処理時間の短縮が図れる。
【００２２】
第１の実施形態 図１は本発明の度数カウント装置の第１の実施形態を示
すＩＣカードの概略構成図である。図１に示す携帯用モ
ジュールであるＩＣカード１０は、ＥＥＰＲＯＭ１と制
御回路２とを有し、固定モジュールであるカードリーダ
２０に挿入されると起動し、外されると動作停止してカ
ウントされた度数をＥＥＰＲＯＭ１に記憶保持するもの
である。
すＩＣカードの概略構成図である。図１に示す携帯用モ
ジュールであるＩＣカード１０は、ＥＥＰＲＯＭ１と制
御回路２とを有し、固定モジュールであるカードリーダ
２０に挿入されると起動し、外されると動作停止してカ
ウントされた度数をＥＥＰＲＯＭ１に記憶保持するもの
である。
【００２３】ＩＣカード１０とカードリーダ２０は、Ｉ
Ｃカードに電源を供給する電源線Ｖｃｃと、グランド線
ＧＮＤと、ＩＣカードに動作クロックを供給するクロッ
ク線ＣＬＫと、ＩＣカードの制御回路２をリセットする
ためのリセット線ＲＳＴと、カードリーダ２０からの度
数加算命令を制御回路２に送信するとともに、ＥＥＰＲ
ＯＭ１から読み出された記憶度数をカードリーダ２０に
転送するシリアルデータ線ＳＩＯにより接続される。
Ｃカードに電源を供給する電源線Ｖｃｃと、グランド線
ＧＮＤと、ＩＣカードに動作クロックを供給するクロッ
ク線ＣＬＫと、ＩＣカードの制御回路２をリセットする
ためのリセット線ＲＳＴと、カードリーダ２０からの度
数加算命令を制御回路２に送信するとともに、ＥＥＰＲ
ＯＭ１から読み出された記憶度数をカードリーダ２０に
転送するシリアルデータ線ＳＩＯにより接続される。
【００２４】ＥＥＰＲＯＭ１は、ビット指定による消去
／書き込みが可能であり、Ｙアドレスデコーダ３とＸア
ドレスデコーダ４と制御／データインターフェイス（Ｉ
／Ｏ）５とユニットセル領域６とを有する。
／書き込みが可能であり、Ｙアドレスデコーダ３とＸア
ドレスデコーダ４と制御／データインターフェイス（Ｉ
／Ｏ）５とユニットセル領域６とを有する。
【００２５】ユニットセル領域６は３０ビット（３０個
のユニットセル）を有し、１０ビットごとにレベル１、
２、３に分割されている。レベル１はカウント処理され
る下位レベルであり、レベル２および３は桁上処理され
る上位レベルである。
のユニットセル）を有し、１０ビットごとにレベル１、
２、３に分割されている。レベル１はカウント処理され
る下位レベルであり、レベル２および３は桁上処理され
る上位レベルである。
【００２６】尚、ＥＥＰＲＯＭのユニットセルにおいて
は、消去により浮遊ゲートに電荷が注入され、書き込み
により浮遊ゲートから電荷が引き抜かれる。以下の説明
においては、ビットの初期値と書き込み状態を対応させ
て“０”と表記し、またビットの反転値と消去状態とを
対応させて“１”と表記するものとする。尚、初期値と
書き込み状態とを対応させ、反転値と消去状態と対応さ
せることも当然可能である。
は、消去により浮遊ゲートに電荷が注入され、書き込み
により浮遊ゲートから電荷が引き抜かれる。以下の説明
においては、ビットの初期値と書き込み状態を対応させ
て“０”と表記し、またビットの反転値と消去状態とを
対応させて“１”と表記するものとする。尚、初期値と
書き込み状態とを対応させ、反転値と消去状態と対応さ
せることも当然可能である。
【００２７】Ｙアドレスデコーダ３およびＸアドレスデ
コーダ４は、制御回路２からのアドレスデータに従って
消去、書き込み、あるいは読み出しを行うビットを指定
する。またＩ／Ｏ５は、制御回路２からの書き込み命令
（Ｗ）、消去命令（Ｅ）、読み出し命令（Ｒ）に応じ
て、Ｙアドレスデコーダ３およびＸアドレスデコーダ４
により指定されたビットに対して書き込み、消去、ある
いはデータの読み出しを行い、読み出したデータ（度数
データ）を制御回路２に送る。
コーダ４は、制御回路２からのアドレスデータに従って
消去、書き込み、あるいは読み出しを行うビットを指定
する。またＩ／Ｏ５は、制御回路２からの書き込み命令
（Ｗ）、消去命令（Ｅ）、読み出し命令（Ｒ）に応じ
て、Ｙアドレスデコーダ３およびＸアドレスデコーダ４
により指定されたビットに対して書き込み、消去、ある
いはデータの読み出しを行い、読み出したデータ（度数
データ）を制御回路２に送る。
【００２８】尚、ＥＥＰＲＯＭ１としてビット指定の他
にワード指定による消去／書き込みが可能なものを用い
ても良い。また、各レベルのビットｂ０〜ｂ９はそれぞ
れ同一のＹアドレス（ワード）に配列され、各レベルは
それぞれ異なるＹアドレスに配列されていることが好ま
しい。
にワード指定による消去／書き込みが可能なものを用い
ても良い。また、各レベルのビットｂ０〜ｂ９はそれぞ
れ同一のＹアドレス（ワード）に配列され、各レベルは
それぞれ異なるＹアドレスに配列されていることが好ま
しい。
【００２９】制御回路２は、カードリーダ２０から度数
加算命令が入力されると（度数がカウントされると）、
ＥＥＰＲＯＭ１にアドレスデータおよび消去／書き込み
命令を送ることにより、レベル１に対するカウント処理
とレベル２、３に対する桁上処理からなる度数カウント
記憶処理をＥＥＰＲＯＭ１に施し、ＥＥＰＲＯＭ１の記
憶度数値を書き換えさせる。尚、制御回路２はハード手
段で実現しても良いし、マイクロプロセッサによるソフ
ト処理によって実現しても良い。
加算命令が入力されると（度数がカウントされると）、
ＥＥＰＲＯＭ１にアドレスデータおよび消去／書き込み
命令を送ることにより、レベル１に対するカウント処理
とレベル２、３に対する桁上処理からなる度数カウント
記憶処理をＥＥＰＲＯＭ１に施し、ＥＥＰＲＯＭ１の記
憶度数値を書き換えさせる。尚、制御回路２はハード手
段で実現しても良いし、マイクロプロセッサによるソフ
ト処理によって実現しても良い。
【００３０】図２は図１のＩＣカードにおける度数カウ
ント記憶処理を説明する図である。図２において、度数
がカウントされるごとに（ａ）に示すようにレベル１に
ビットｂ０から１ビットづつ“１”として度数「１〜１
０」を記憶していき、レベル１が全て“１”になったら
（（ｂ）、度数「１０」）、次の度数カウントにおい
て、レベル１のビットｂ０を“０”とし（（ｃ）、度数
「１１」）、以降の度数カウントごとにレベル１を１ビ
ットづつ“０”にしていく。
ント記憶処理を説明する図である。図２において、度数
がカウントされるごとに（ａ）に示すようにレベル１に
ビットｂ０から１ビットづつ“１”として度数「１〜１
０」を記憶していき、レベル１が全て“１”になったら
（（ｂ）、度数「１０」）、次の度数カウントにおい
て、レベル１のビットｂ０を“０”とし（（ｃ）、度数
「１１」）、以降の度数カウントごとにレベル１を１ビ
ットづつ“０”にしていく。
【００３１】次に（ｄ）に示す度数「１９」でレベル１
のビットｂ９以外の全てのビットが“０”となったら、
次の度数カウントで、レベル２のビットｂ０を“１”に
して桁上処理を行い（（ｅ））、レベル１のビットｂ９
を“０”にして（ｆ）に示す度数「２０」とする。
のビットｂ９以外の全てのビットが“０”となったら、
次の度数カウントで、レベル２のビットｂ０を“１”に
して桁上処理を行い（（ｅ））、レベル１のビットｂ９
を“０”にして（ｆ）に示す度数「２０」とする。
【００３２】すなわちレベル１は、２０度数加算される
ごとに全てのビットが“０”に戻り、このレベル１に対
する処理を２ｎ進カウント処理（ｎはビット数を示し、
この場合ｎ＝１０）と称する。このときレベル１のビッ
トｂ０〜ｂ９においては、２０度数ごとに１回の書き換
え（消去および書き込み）が行われる。
ごとに全てのビットが“０”に戻り、このレベル１に対
する処理を２ｎ進カウント処理（ｎはビット数を示し、
この場合ｎ＝１０）と称する。このときレベル１のビッ
トｂ０〜ｂ９においては、２０度数ごとに１回の書き換
え（消去および書き込み）が行われる。
【００３３】次に度数「２１〜２１９」の度数カウント
記憶処理において、レベル１では上記の２ｎ進カウント
処理が繰り返され、レベル２は２０度数加算されるごと
に桁上処理として１ビットづつ“１”となる。
記憶処理において、レベル１では上記の２ｎ進カウント
処理が繰り返され、レベル２は２０度数加算されるごと
に桁上処理として１ビットづつ“１”となる。
【００３４】次にレベル２の全てのビットが“１”、レ
ベル１のビットｂ９以外の全てのビットが“０”となっ
たら（（ｇ）、度数「２１９」）、次の度数カウント
で、レベル２のビットｂ０を“０”にして桁上処理を行
い、レベル１のビットｂ９を“０”にする（（ｈ）、度
数「２２０」）。
ベル１のビットｂ９以外の全てのビットが“０”となっ
たら（（ｇ）、度数「２１９」）、次の度数カウント
で、レベル２のビットｂ０を“０”にして桁上処理を行
い、レベル１のビットｂ９を“０”にする（（ｈ）、度
数「２２０」）。
【００３５】次に度数「２２１〜３９９」の度数カウン
ト記憶処理において、レベル１では上記の２ｎ進カウン
ト処理が繰り返され、レベル２においては２０度数加算
されるごとに桁上処理として１ビットづつ“０”にされ
ていく。
ト記憶処理において、レベル１では上記の２ｎ進カウン
ト処理が繰り返され、レベル２においては２０度数加算
されるごとに桁上処理として１ビットづつ“０”にされ
ていく。
【００３６】次にレベル１およびレベル２のビットｂ９
以外の全てのビットが“０”となったら（度数「３９
９」）、次の度数カウントで、レベル３のビットｂ０を
“１”にして桁上処理を行い、レベル２のビットｂ９を
“０”にし、レベル１のビットｂ９を“０”にする（度
数「４００」）。
以外の全てのビットが“０”となったら（度数「３９
９」）、次の度数カウントで、レベル３のビットｂ０を
“１”にして桁上処理を行い、レベル２のビットｂ９を
“０”にし、レベル１のビットｂ９を“０”にする（度
数「４００」）。
【００３７】すなわちレベル２は、４００度数加算され
るごとに全てのビットが初期値に戻り、このレベル２に
対する桁上処理は、２０度数ごとに上記の２ｎ進カウン
ト処理を適用したものである。
るごとに全てのビットが初期値に戻り、このレベル２に
対する桁上処理は、２０度数ごとに上記の２ｎ進カウン
ト処理を適用したものである。
【００３８】以降の度数「４０１〜７９９９」の記憶処
理において、レベル３においては４００度数加算される
ごとに桁上処理として１ビットづつ“１”にしていき、
全てのビットが“１”になったら、４００度数加算され
るごとに１ビットづつ“０”にしていく。すなわちレベ
ル３に対する桁上処理は、４００度数ごとに上記の２ｎ
進カウント処理を適用したものである。
理において、レベル３においては４００度数加算される
ごとに桁上処理として１ビットづつ“１”にしていき、
全てのビットが“１”になったら、４００度数加算され
るごとに１ビットづつ“０”にしていく。すなわちレベ
ル３に対する桁上処理は、４００度数ごとに上記の２ｎ
進カウント処理を適用したものである。
【００３９】そして（ｉ）に示すように度数「７９９
９」でレベル１〜３のビットｂ９以外の全てのビットが
“０”となり、度数「８０００」でレベル１〜３の全て
のビットが“０”となり、初期状態に戻る（（ｊ））。
このとき、書き換え回数が最大となるビットはレベル１
のビットｂ０〜ｂ９であり、その回数は４００回とな
る。
９」でレベル１〜３のビットｂ９以外の全てのビットが
“０”となり、度数「８０００」でレベル１〜３の全て
のビットが“０”となり、初期状態に戻る（（ｊ））。
このとき、書き換え回数が最大となるビットはレベル１
のビットｂ０〜ｂ９であり、その回数は４００回とな
る。
【００４０】以上の制御回路２による度数カウント記憶
処理は、下位レベル（レベル１）におけるカウント処理
および上位レベル（レベル２、３）における桁上処理を
２ｎ進法（ｎはレベルのビット数）により行うものであ
り、２ｎ進記憶処理と称する。
処理は、下位レベル（レベル１）におけるカウント処理
および上位レベル（レベル２、３）における桁上処理を
２ｎ進法（ｎはレベルのビット数）により行うものであ
り、２ｎ進記憶処理と称する。
【００４１】ちなみに図１のレベル１〜３に図９に示す
従来のｎ進記憶処理を適用した場合には、最大度数は１
０００であり本実施形態の１／８となり、また従来のｎ
進記憶処理で８０００度数を記憶する場合の最大書き換
え回数は８００回であり、本実施形態の２倍になる。ま
た従来のｎ進記憶処理で８０００度数を記憶するには３
個の１０ビットレベルと１つの８ビットレベルの計３８
ビットを必要とする。また従来の２進記憶処理で８００
０度数を記憶する場合の最大書き換え回数は４０００回
であり、本実施形態の１０倍となる。
従来のｎ進記憶処理を適用した場合には、最大度数は１
０００であり本実施形態の１／８となり、また従来のｎ
進記憶処理で８０００度数を記憶する場合の最大書き換
え回数は８００回であり、本実施形態の２倍になる。ま
た従来のｎ進記憶処理で８０００度数を記憶するには３
個の１０ビットレベルと１つの８ビットレベルの計３８
ビットを必要とする。また従来の２進記憶処理で８００
０度数を記憶する場合の最大書き換え回数は４０００回
であり、本実施形態の１０倍となる。
【００４２】図１のＥＥＰＲＯＭ１の代わりに、ｎビッ
トのレベルをｒ個有するＥＥＰＲＯＭを用いた場合に
は、最大記憶度数は（２ｎ）r 、また最大書き換え回数
は（最大記憶度数）／（２ｎ）となる。
トのレベルをｒ個有するＥＥＰＲＯＭを用いた場合に
は、最大記憶度数は（２ｎ）r 、また最大書き換え回数
は（最大記憶度数）／（２ｎ）となる。
【００４３】このように上記第１の実施形態によれば、
全ビットが“０”であるレベル１を１度数加算されるご
とに１ビットずつ“１”とし、また全ビットが“１”と
なったレベル１を、１度数加算されるごとに１ビットず
つ“０”に戻し、レベル１の桁上がりをレベル２、３に
記憶させることにより、レベル１のビットの書き換えお
よび桁上処理をそれぞれ２ｎ度数で１回と従来よりも減
らすことができるので、少ない書き換え回数と小容量の
記憶手段で大きな度数を加算記憶することができる。ま
た桁上処理中の動作停止による度数値の誤記憶が発生す
る確率を低減できる。
全ビットが“０”であるレベル１を１度数加算されるご
とに１ビットずつ“１”とし、また全ビットが“１”と
なったレベル１を、１度数加算されるごとに１ビットず
つ“０”に戻し、レベル１の桁上がりをレベル２、３に
記憶させることにより、レベル１のビットの書き換えお
よび桁上処理をそれぞれ２ｎ度数で１回と従来よりも減
らすことができるので、少ない書き換え回数と小容量の
記憶手段で大きな度数を加算記憶することができる。ま
た桁上処理中の動作停止による度数値の誤記憶が発生す
る確率を低減できる。
【００４４】尚、レベル１〜３の消去順序および書き込
み順序は下位ビットから上位ビットに限定されるもので
はない。またレベル１〜３の構成ビット数は１０ビット
に限定されるものではないこと、および各レベルの構成
ビット数を異なる数に設定しても良いことは言うまでも
ない。
み順序は下位ビットから上位ビットに限定されるもので
はない。またレベル１〜３の構成ビット数は１０ビット
に限定されるものではないこと、および各レベルの構成
ビット数を異なる数に設定しても良いことは言うまでも
ない。
【００４５】また携帯用モジュールは、カード形態に限
定されるものではない。さらに制御回路２を固定モジュ
ールに設けた構成としても良い。
定されるものではない。さらに制御回路２を固定モジュ
ールに設けた構成としても良い。
【００４６】第２の実施形態 図３は本発明の度数カウント装置の第２の実施形態を示
すＩＣカードの概略構成図である。図３に示すＩＣカー
ド３０は、ＥＥＰＲＯＭ３１と制御回路３２とを有し、
カードリーダ２０に挿入されると起動し、外されると動
作停止してカウントされた度数をＥＥＰＲＯＭ３１に記
憶保持するものである。
すＩＣカードの概略構成図である。図３に示すＩＣカー
ド３０は、ＥＥＰＲＯＭ３１と制御回路３２とを有し、
カードリーダ２０に挿入されると起動し、外されると動
作停止してカウントされた度数をＥＥＰＲＯＭ３１に記
憶保持するものである。
【００４７】ＥＥＰＲＯＭ３１は、図１のＥＥＰＲＯＭ
１のユニットセル領域６を、１０ビットのレベル１とレ
ベル２を有するユニットセル領域３３としたものであ
る。
１のユニットセル領域６を、１０ビットのレベル１とレ
ベル２を有するユニットセル領域３３としたものであ
る。
【００４８】制御回路３２は、度数加算命令に応じてＥ
ＥＰＲＯＭ１に度数カウント記憶処理を施し、また大き
な度数が同時に加算されたときには、レベル２のみを動
作させる強制桁上処理を実行する。尚、制御回路３２は
ハード手段で実現しても良いし、マイクロプロセッサに
よるソフト処理によって実現しても良い。
ＥＰＲＯＭ１に度数カウント記憶処理を施し、また大き
な度数が同時に加算されたときには、レベル２のみを動
作させる強制桁上処理を実行する。尚、制御回路３２は
ハード手段で実現しても良いし、マイクロプロセッサに
よるソフト処理によって実現しても良い。
【００４９】図４は本発明の第２の実施形態における度
数カウント記憶処理を説明する図である。図４におい
て、度数がカウントされるごとに（ａ）示すようにレベ
ル１の下位ビットｂ０から１ビットずつ“１”にしてい
き、レベル１の全てのビットが“１”になったら
（（ｂ）、度数「１０」）、度数がカウントされるごと
にレベル１のビットｂ０から１ビットずつ“０”にして
いく。
数カウント記憶処理を説明する図である。図４におい
て、度数がカウントされるごとに（ａ）示すようにレベ
ル１の下位ビットｂ０から１ビットずつ“１”にしてい
き、レベル１の全てのビットが“１”になったら
（（ｂ）、度数「１０」）、度数がカウントされるごと
にレベル１のビットｂ０から１ビットずつ“０”にして
いく。
【００５０】次にレベル１のビットｂ９以外の全てのビ
ットが“０”となったら（（ｃ）、度数「１９」）、そ
の次の度数カウントでレベル２に書き込まれた２進値
（“００００００００００”）に「＋１」した値（“０
００００００００１”）にレベル３を書き換えて桁上処
理を行い（レベル３の最下位のビットｂ０を“１”にす
る、（ｄ））、レベル１のｂ９を“０”にする
（（ｅ）、度数「２０」）。すなわちレベル１に対して
は、上記第１の実施形態と同じ２ｎ進カウント処理を実
施する。
ットが“０”となったら（（ｃ）、度数「１９」）、そ
の次の度数カウントでレベル２に書き込まれた２進値
（“００００００００００”）に「＋１」した値（“０
００００００００１”）にレベル３を書き換えて桁上処
理を行い（レベル３の最下位のビットｂ０を“１”にす
る、（ｄ））、レベル１のｂ９を“０”にする
（（ｅ）、度数「２０」）。すなわちレベル１に対して
は、上記第１の実施形態と同じ２ｎ進カウント処理を実
施する。
【００５１】以降の度数カウントにおいて、レベル１で
は上記の２ｎ進記憶処理が繰り返され、レベル２におい
ては、２０度数カウントされるごとに、保持している２
進値に「＋１」した値を書き込んでレベル１の桁上処理
を行う。すなわちレベル２には、桁上がり回数の２進法
表記データが書き込まれる。
は上記の２ｎ進記憶処理が繰り返され、レベル２におい
ては、２０度数カウントされるごとに、保持している２
進値に「＋１」した値を書き込んでレベル１の桁上処理
を行う。すなわちレベル２には、桁上がり回数の２進法
表記データが書き込まれる。
【００５２】そして（ｉ）に示す度数「２０４７９」
で、レベル２の全てのビットが“１”となり、レベル１
のビットｂ９以外の全てのビットが“０”となり、度数
「２０４８０」でレベル１および２の全てのビットが
“０”となり、初期状態に戻る（（ｊ））。このとき、
レベル１のビットｂ０〜ｂ９は、２０度数ごとに１回ず
つ書き換えられ、書き換え回数は１０２４回となる。ま
たレベル２において最も書き換え回数が多いのは、最下
位ビットｂ０であり、４０度数ごとに１回ずつ書き換え
られる。
で、レベル２の全てのビットが“１”となり、レベル１
のビットｂ９以外の全てのビットが“０”となり、度数
「２０４８０」でレベル１および２の全てのビットが
“０”となり、初期状態に戻る（（ｊ））。このとき、
レベル１のビットｂ０〜ｂ９は、２０度数ごとに１回ず
つ書き換えられ、書き換え回数は１０２４回となる。ま
たレベル２において最も書き換え回数が多いのは、最下
位ビットｂ０であり、４０度数ごとに１回ずつ書き換え
られる。
【００５３】以上の制御回路３２による度数カウント記
憶処理は、下位レベル（レベル１）におけるカウント処
理を２ｎ進法（ｎはレベルのビット数）により行い、上
位レベル（レベル２）における桁上処理を２進法により
行うものである。
憶処理は、下位レベル（レベル１）におけるカウント処
理を２ｎ進法（ｎはレベルのビット数）により行い、上
位レベル（レベル２）における桁上処理を２進法により
行うものである。
【００５４】ちなみに図３のレベル１および２に従来の
ｎ進記憶処理を適用した場合には、最大記憶度数は僅か
１００となる。また従来のｎ進記憶処理で最大記憶度数
２０４８０としたときには、最大書き換え回数は２０４
８回であり本実施形態の２倍となる。また従来のｎ進記
憶処理で度数２０４８０を加算記憶するには、４段の１
０ビットレベルと１つの２ビットレベル（最上位のレベ
ルとし、“１１”でも桁上げしないものとする）の計４
２ビット（最大度数＝１０×１０×１０×１０×（２＋
１）＝３００００）を必要とし、またレベルを８ビット
構成としたときは、４段の８ビットレベルと１つの４ビ
ットレベルの計３６ビット（最大度数２０４８０）を必
要とし、ＥＥＰＲＯＭのビット数が本実施形態の２倍程
度になってしまう。また従来の２進記憶処理で度数２０
４８０を記憶する場合には、最大書き換え回数は１０２
４０回であり、第２の実施形態の１０倍となる。
ｎ進記憶処理を適用した場合には、最大記憶度数は僅か
１００となる。また従来のｎ進記憶処理で最大記憶度数
２０４８０としたときには、最大書き換え回数は２０４
８回であり本実施形態の２倍となる。また従来のｎ進記
憶処理で度数２０４８０を加算記憶するには、４段の１
０ビットレベルと１つの２ビットレベル（最上位のレベ
ルとし、“１１”でも桁上げしないものとする）の計４
２ビット（最大度数＝１０×１０×１０×１０×（２＋
１）＝３００００）を必要とし、またレベルを８ビット
構成としたときは、４段の８ビットレベルと１つの４ビ
ットレベルの計３６ビット（最大度数２０４８０）を必
要とし、ＥＥＰＲＯＭのビット数が本実施形態の２倍程
度になってしまう。また従来の２進記憶処理で度数２０
４８０を記憶する場合には、最大書き換え回数は１０２
４０回であり、第２の実施形態の１０倍となる。
【００５５】さらに前記第１の実施形態において度数２
０４８０を記憶する場合には、最大書き換え回数は１０
２４回であり第２の実施形態と同じであるが、３段の１
０ビットレベルと１つの２ビットレベル（最上位レベル
とし“１１”でも桁上げしないものとする）の計３２ビ
ット（最大度数＝２０×２０×２０×（２＋１）＝２４
０００）を必要とし、またレベルを８ビット構成とした
ときは、３段の８ビットレベルと１つの４ビットレベル
の計２８ビットを必要とする。
０４８０を記憶する場合には、最大書き換え回数は１０
２４回であり第２の実施形態と同じであるが、３段の１
０ビットレベルと１つの２ビットレベル（最上位レベル
とし“１１”でも桁上げしないものとする）の計３２ビ
ット（最大度数＝２０×２０×２０×（２＋１）＝２４
０００）を必要とし、またレベルを８ビット構成とした
ときは、３段の８ビットレベルと１つの４ビットレベル
の計２８ビットを必要とする。
【００５６】図３のＥＥＰＲＯＭ３１の代わりに、２ｎ
進カウント処理されるｎビットのレベル（下位レベル）
と２進桁上処理されるｍビットのレベル（上位レベル）
とを有するＥＥＰＲＯＭを用いた場合には、最大記憶度
数は（２ｎ）×２m となる。またこのときの下位レベル
の各ビットにおける書き換え回数は（最大記憶度数）／
（２ｎ）＝２m となり、上位レベルにおける書き換え回
数は最下位ビットにおいて最も多く、その回数は２m ／
２＝２m-1 となるので、最大書き換え回数は、下位レベ
ルの書き換え回数によって決まる。
進カウント処理されるｎビットのレベル（下位レベル）
と２進桁上処理されるｍビットのレベル（上位レベル）
とを有するＥＥＰＲＯＭを用いた場合には、最大記憶度
数は（２ｎ）×２m となる。またこのときの下位レベル
の各ビットにおける書き換え回数は（最大記憶度数）／
（２ｎ）＝２m となり、上位レベルにおける書き換え回
数は最下位ビットにおいて最も多く、その回数は２m ／
２＝２m-1 となるので、最大書き換え回数は、下位レベ
ルの書き換え回数によって決まる。
【００５７】またＥＥＰＲＯＭのビット数ｎ＋ｍおよび
所望の最大度数が決められているときには、最大度数の
記憶を達成できる範囲で下位レベルのビット数をできる
だけ多くして最大書き換え回数を減らす。ビット数ｎ＋
ｍと書き換え回数の上限値が与えられたら、書き換え回
数が上限値以下となる範囲内で上位レベルのビット数を
多くして最大度数を増やす。尚、最大度数と最大書き換
え回数が決まっているときは、上記の関係式から下位レ
ベルおよび上位レベルのビット数は一意的に決まる。
所望の最大度数が決められているときには、最大度数の
記憶を達成できる範囲で下位レベルのビット数をできる
だけ多くして最大書き換え回数を減らす。ビット数ｎ＋
ｍと書き換え回数の上限値が与えられたら、書き換え回
数が上限値以下となる範囲内で上位レベルのビット数を
多くして最大度数を増やす。尚、最大度数と最大書き換
え回数が決まっているときは、上記の関係式から下位レ
ベルおよび上位レベルのビット数は一意的に決まる。
【００５８】次に、カードリーダ２０から１度数ごとの
加算命令ではなく、２以上の度数の加算命令が入力され
たときの度数カウント記憶処理について説明する。
加算命令ではなく、２以上の度数の加算命令が入力され
たときの度数カウント記憶処理について説明する。
【００５９】制御回路３２は、加算度数が２０未満のと
きには、上記１度数ごとの度数カウント記憶処理と同様
の処理をするが、加算度数が２０以上のときには、加算
度数に応じてレベル２のみに対して桁上処理を強制的に
実行する。例えば加算度数が１０１（＝５×２０＋１）
のときには、レベル２のみに対して桁上処理を５回実行
してから、通常の度数カウント記憶処理を１回実行す
る。
きには、上記１度数ごとの度数カウント記憶処理と同様
の処理をするが、加算度数が２０以上のときには、加算
度数に応じてレベル２のみに対して桁上処理を強制的に
実行する。例えば加算度数が１０１（＝５×２０＋１）
のときには、レベル２のみに対して桁上処理を５回実行
してから、通常の度数カウント記憶処理を１回実行す
る。
【００６０】このように上記第２の実施形態によれば、
レベル１に対して第１の実施形態の２ｎ進カウント処理
を行うとともに、レベル１の桁上がりをレベル２に２進
数で記憶させることにより、レベル１のビットの書き換
えおよび桁上処理をそれぞれ２ｎ度数で１回と従来より
も減らすとともに、レベル２のビット数を減らすことが
できるので、少ない書き換え回数と小容量の記憶手段で
大きな度数を加算記憶することができる。また桁上処理
中の動作停止による度数値の誤記憶が発生する確率を低
減できる。さらに大きな度数を同時に加算する際に桁上
処理のみを強制的に行うことにより処理時間の短縮が図
れる。
レベル１に対して第１の実施形態の２ｎ進カウント処理
を行うとともに、レベル１の桁上がりをレベル２に２進
数で記憶させることにより、レベル１のビットの書き換
えおよび桁上処理をそれぞれ２ｎ度数で１回と従来より
も減らすとともに、レベル２のビット数を減らすことが
できるので、少ない書き換え回数と小容量の記憶手段で
大きな度数を加算記憶することができる。また桁上処理
中の動作停止による度数値の誤記憶が発生する確率を低
減できる。さらに大きな度数を同時に加算する際に桁上
処理のみを強制的に行うことにより処理時間の短縮が図
れる。
【００６１】尚、レベル１の消去順序および書き込み順
序は下位ビットから上位ビットに限定されるものではな
い。またレベル１、２の構成ビット数は１０ビットに限
定されるものではないこと、および各レベルの構成ビッ
ト数を異なる数に設定しても良いことは言うなでもな
い。
序は下位ビットから上位ビットに限定されるものではな
い。またレベル１、２の構成ビット数は１０ビットに限
定されるものではないこと、および各レベルの構成ビッ
ト数を異なる数に設定しても良いことは言うなでもな
い。
【００６２】また携帯用モジュールは、カード形態に限
定されるものではない。さらに制御回路３２を固定モジ
ュールに設けた構成としても良い。
定されるものではない。さらに制御回路３２を固定モジ
ュールに設けた構成としても良い。
【００６３】第３の実施形態 本実施形態は、第２の実施形態において桁上処理中に電
源断やカードの引き抜き等により動作停止したときに生
じる可能性がある度数値の誤記憶を防止する手段を設け
たものである。例えば、図４の（ｃ）の度数「１９」か
ら（ｅ）の度数「２０」への桁上処理の途中で（ｄ）の
状態が発生するが、（ｄ）で動作を停止してしまうと記
憶度数は「３９」となってしまう。
源断やカードの引き抜き等により動作停止したときに生
じる可能性がある度数値の誤記憶を防止する手段を設け
たものである。例えば、図４の（ｃ）の度数「１９」か
ら（ｅ）の度数「２０」への桁上処理の途中で（ｄ）の
状態が発生するが、（ｄ）で動作を停止してしまうと記
憶度数は「３９」となってしまう。
【００６４】図５は本発明の度数カウント装置の第３の
実施形態を示すＩＣカードの概略構成図である。図５に
示すＩＣカード４０は、ＥＥＰＲＯＭ４１と制御回路４
２とを有し、カードリーダ２０に挿入されると起動し、
外されると動作停止してカウントされた度数をＥＥＰＲ
ＯＭ４１に記憶保持するものである。
実施形態を示すＩＣカードの概略構成図である。図５に
示すＩＣカード４０は、ＥＥＰＲＯＭ４１と制御回路４
２とを有し、カードリーダ２０に挿入されると起動し、
外されると動作停止してカウントされた度数をＥＥＰＲ
ＯＭ４１に記憶保持するものである。
【００６５】ＥＥＰＲＯＭ４１は、図１のＥＥＰＲＯＭ
１のユニットセル領域６を、１０ビットのレベル１〜３
と１ビットのフラグ１と１ビットのフラグ２を有するユ
ニットセル領域４３としたものである。またレベル１を
ビット指定により消去／書き込み可能とし、レベル２お
よび３をワード指定により消去／書き込み可能としたも
のである。
１のユニットセル領域６を、１０ビットのレベル１〜３
と１ビットのフラグ１と１ビットのフラグ２を有するユ
ニットセル領域４３としたものである。またレベル１を
ビット指定により消去／書き込み可能とし、レベル２お
よび３をワード指定により消去／書き込み可能としたも
のである。
【００６６】レベル１は下位レベルであり、上記第１ま
たは第２の実施形態と同じ２ｎ進記憶処理が実施され
る。またレベル２と３はともに上位レベルであり、排他
的に有効となり、第２の実施形態の２進桁上処理に準ず
る桁上処理が実施される。フラグ１（第１のフラグ）
は、桁上処理中であるか否かを示すものであり、桁上処
理中に“１”となり、それ以外のときは“０”となる。
またフラグ２（第２のフラグ）は、２つの上位レベル、
レベル２と３のどちらが有効であるかを示すものであ
り、例えば、レベル２が有効であるときには“０”、レ
ベル３が有効であるときには“１”となる。
たは第２の実施形態と同じ２ｎ進記憶処理が実施され
る。またレベル２と３はともに上位レベルであり、排他
的に有効となり、第２の実施形態の２進桁上処理に準ず
る桁上処理が実施される。フラグ１（第１のフラグ）
は、桁上処理中であるか否かを示すものであり、桁上処
理中に“１”となり、それ以外のときは“０”となる。
またフラグ２（第２のフラグ）は、２つの上位レベル、
レベル２と３のどちらが有効であるかを示すものであ
り、例えば、レベル２が有効であるときには“０”、レ
ベル３が有効であるときには“１”となる。
【００６７】制御回路４２は、度数加算命令に応じてＥ
ＥＰＲＯＭ１に度数カウント記憶処理を施し、また桁上
処理中に動作停止したときは次の起動時に桁上処理の復
旧処理を実行する。尚、制御回路４２はハード手段で実
現しても良いし、マイクロプロセッサによるソフト処理
によって実現しても良い。
ＥＰＲＯＭ１に度数カウント記憶処理を施し、また桁上
処理中に動作停止したときは次の起動時に桁上処理の復
旧処理を実行する。尚、制御回路４２はハード手段で実
現しても良いし、マイクロプロセッサによるソフト処理
によって実現しても良い。
【００６８】図６は本発明の第３の実施形態における度
数カウント記憶処理を説明する図である。図６の度数カ
ウント記憶処理は、レベル１の桁上がりを示す２進数を
桁上処理ごとにレベル２と３に交互に記憶させ、桁上処
理ごとにフラグ２を反転させるものである。
数カウント記憶処理を説明する図である。図６の度数カ
ウント記憶処理は、レベル１の桁上がりを示す２進数を
桁上処理ごとにレベル２と３に交互に記憶させ、桁上処
理ごとにフラグ２を反転させるものである。
【００６９】図６において、（ａ）は度数「１」を示し
ており、フラグ２は“０”であり、レベル２が有効であ
ることを示している。次に度数「１９」から「２０」へ
の桁上処理において、レベル２の値に＋１した値にレベ
ル３を書き換え、フラグ２が反転して“１”となり、
（ｂ）に示す度数「２０」では、レベル３が有効とな
る。同様に度数「３９」から「４０」への桁上処理にお
いて、レベル３の値に＋１した値にレベル２を書き換
え、フラグ２が再反転して“０”となり、（ｃ）に示す
度数「４０」では、レベル２が有効となる。尚、ＥＥＰ
ＲＯＭ４１の記憶度数を読み出す際は、フラグ２の値に
より有効上位レベルを選択し、レベル１と有効レベルか
ら度数データを読み出す。
ており、フラグ２は“０”であり、レベル２が有効であ
ることを示している。次に度数「１９」から「２０」へ
の桁上処理において、レベル２の値に＋１した値にレベ
ル３を書き換え、フラグ２が反転して“１”となり、
（ｂ）に示す度数「２０」では、レベル３が有効とな
る。同様に度数「３９」から「４０」への桁上処理にお
いて、レベル３の値に＋１した値にレベル２を書き換
え、フラグ２が再反転して“０”となり、（ｃ）に示す
度数「４０」では、レベル２が有効となる。尚、ＥＥＰ
ＲＯＭ４１の記憶度数を読み出す際は、フラグ２の値に
より有効上位レベルを選択し、レベル１と有効レベルか
ら度数データを読み出す。
【００７０】図７は本発明の第３の実施形態における桁
上処理手順を示すフローチャートである。図７におい
て、ステップ１でフラグ１を“１”とし、ステップ２で
フラグ２が“０”か否かを調べる。フラグ２が“０”で
あれば、ステップ３においてレベル３の全てのビットを
“１”（レベル３の消去）にし、ステップ４においてレ
ベル３を桁上がり更新値（レベル２の値に＋１した値）
に書き換える。またステップ２でフラグ２が“１”であ
れば、ステップ６においてレベル２を桁上がり更新値
（レベル３の値に＋１した値）に書き換える。次にステ
ップ７でレベル１の最上位ビットｂ９を“０”にし、レ
ベル１の全てのビットを“０”に戻す。次にステップ８
でフラグ２を反転し、最後にステップ９でフラグ１を
“０”に戻し、桁上処理を完了する。
上処理手順を示すフローチャートである。図７におい
て、ステップ１でフラグ１を“１”とし、ステップ２で
フラグ２が“０”か否かを調べる。フラグ２が“０”で
あれば、ステップ３においてレベル３の全てのビットを
“１”（レベル３の消去）にし、ステップ４においてレ
ベル３を桁上がり更新値（レベル２の値に＋１した値）
に書き換える。またステップ２でフラグ２が“１”であ
れば、ステップ６においてレベル２を桁上がり更新値
（レベル３の値に＋１した値）に書き換える。次にステ
ップ７でレベル１の最上位ビットｂ９を“０”にし、レ
ベル１の全てのビットを“０”に戻す。次にステップ８
でフラグ２を反転し、最後にステップ９でフラグ１を
“０”に戻し、桁上処理を完了する。
【００７１】次に、上記の桁上処理中に停電やカードの
引き抜き等が発生し、ＩＣカード４０の動作が停止し、
その後起動されたときの記憶度数の復旧処理について説
明する。
引き抜き等が発生し、ＩＣカード４０の動作が停止し、
その後起動されたときの記憶度数の復旧処理について説
明する。
【００７２】図８は図７の桁上処理の各ポイント（Ｐ１
〜Ｐ５）におけるＥＥＰＲＯＭ４１の状態を示す図であ
り、度数「５９」から「６０」への桁上処理を示してい
る。起動時において、桁上処理中にカード引き抜き等が
発生して動作を停止したかどうかを、フラグ１が“１”
かどうかで判定する。つまりフラグ１が“１”の場合
は、桁上処理の中断が発生したと判断でき、以下の復旧
処理を実行する。尚、フラグ１が“０”の場合は、その
まま度数カウント記憶処理に移行する。
〜Ｐ５）におけるＥＥＰＲＯＭ４１の状態を示す図であ
り、度数「５９」から「６０」への桁上処理を示してい
る。起動時において、桁上処理中にカード引き抜き等が
発生して動作を停止したかどうかを、フラグ１が“１”
かどうかで判定する。つまりフラグ１が“１”の場合
は、桁上処理の中断が発生したと判断でき、以下の復旧
処理を実行する。尚、フラグ１が“０”の場合は、その
まま度数カウント記憶処理に移行する。
【００７３】まずフラグ１が“１”で、レベル１の全て
のビット“０”でない場合には（図７および図８のΡ１
〜Ρ３に相当する）、フラグ２の示す上位レベル
（“０”ならレベル２、“１”ならレベル３）の値に＋
１した値にフラグ２が示していない上位レベルを書き換
え、レベル１の全てのビットを“０”にし、フラグ２を
反転し、フラグ１を“０”にすれば、中断された桁上処
理を復旧することができる。
のビット“０”でない場合には（図７および図８のΡ１
〜Ρ３に相当する）、フラグ２の示す上位レベル
（“０”ならレベル２、“１”ならレベル３）の値に＋
１した値にフラグ２が示していない上位レベルを書き換
え、レベル１の全てのビットを“０”にし、フラグ２を
反転し、フラグ１を“０”にすれば、中断された桁上処
理を復旧することができる。
【００７４】またフラグ１が“１”で、レベル１の全て
のビットが“０”の場合には（図７および図８のΡ４、
Ρ５に相当する）、レベル２、３のうち、値の大きい方
のレベルを有効にするようにフラグ２を変更し、フラグ
１を“０”をクリアすれば、中断された桁上処理を復旧
することができる。
のビットが“０”の場合には（図７および図８のΡ４、
Ρ５に相当する）、レベル２、３のうち、値の大きい方
のレベルを有効にするようにフラグ２を変更し、フラグ
１を“０”をクリアすれば、中断された桁上処理を復旧
することができる。
【００７５】このように上記第３の実施形態によれば、
第２の実施形態に２つの上位レベルと桁上処理中を示す
フラグ１と有効上位レベルを示すフラグ２を追加し、２
つの上位レベルを交互に使用することにより、少ない書
き換え回数および少ないビット構成で大度数を加算記憶
することができるとともに、さらに桁上処理中に電源断
やカード引き抜き等が発生し動作停止しても、次の起動
時にフラグ１によりこれを判断し、レベル１とフラグ２
の状態に応じて復旧処理を行なうことにより、桁上処理
中の動作停止による度数値の誤記憶を防止することがで
きる。
第２の実施形態に２つの上位レベルと桁上処理中を示す
フラグ１と有効上位レベルを示すフラグ２を追加し、２
つの上位レベルを交互に使用することにより、少ない書
き換え回数および少ないビット構成で大度数を加算記憶
することができるとともに、さらに桁上処理中に電源断
やカード引き抜き等が発生し動作停止しても、次の起動
時にフラグ１によりこれを判断し、レベル１とフラグ２
の状態に応じて復旧処理を行なうことにより、桁上処理
中の動作停止による度数値の誤記憶を防止することがで
きる。
【００７６】尚、レベル１の消去順序および書き込み順
序は下位ビットから上位ビットに限定されるものではな
い。またレベル１とレベル２、３の構成ビット数は１０
ビットに限定されるものではないこと、およびレベル１
とレベル２、３の構成ビット数を異なる数に設定しても
良いことは言うなでもない。
序は下位ビットから上位ビットに限定されるものではな
い。またレベル１とレベル２、３の構成ビット数は１０
ビットに限定されるものではないこと、およびレベル１
とレベル２、３の構成ビット数を異なる数に設定しても
良いことは言うなでもない。
【００７７】また携帯用モジュールは、カード形態に限
定されるものではない。さらに制御回路４２を固定モジ
ュールに設けた構成、あるいは度数カウント記憶処理を
行う制御回路を携帯用モジュールに設け、復旧処理を行
う制御回路を固定モジュールに設けた構成にしても良
い。
定されるものではない。さらに制御回路４２を固定モジ
ュールに設けた構成、あるいは度数カウント記憶処理を
行う制御回路を携帯用モジュールに設け、復旧処理を行
う制御回路を固定モジュールに設けた構成にしても良
い。
【００７８】さらに上記レベル１に対するカウント処理
は２ｎ進記憶処理に限定されず、例えば図９に示すｎ進
記憶処理としても上記の復旧処理を適用可能である。ま
た同様にレベル２および３に対する桁上処理も２進記憶
処理に限定されない。
は２ｎ進記憶処理に限定されず、例えば図９に示すｎ進
記憶処理としても上記の復旧処理を適用可能である。ま
た同様にレベル２および３に対する桁上処理も２進記憶
処理に限定されない。
【００７９】
【発明の効果】従って本発明の度数カウント装置によれ
ば、全ビットが初期値である下位レベルを、１度数加算
されるごとに１ビットずつ反転値に変え、また全ビット
が反転値となった下位レベルを、１度数加算されるごと
に１ビットずつ初期値に戻し、下位レベルの桁上がりを
上位レベルに記憶させることにより、記憶手段のビット
の書き換えおよび桁上処理をそれぞれ減らすことができ
るので、少ない書き換え回数と小容量の記憶手段で大き
な度数を加算記憶することができるという効果がある。
また桁上処理中の動作停止による度数値の誤記憶が発生
する確率を低減できるという効果がある。
ば、全ビットが初期値である下位レベルを、１度数加算
されるごとに１ビットずつ反転値に変え、また全ビット
が反転値となった下位レベルを、１度数加算されるごと
に１ビットずつ初期値に戻し、下位レベルの桁上がりを
上位レベルに記憶させることにより、記憶手段のビット
の書き換えおよび桁上処理をそれぞれ減らすことができ
るので、少ない書き換え回数と小容量の記憶手段で大き
な度数を加算記憶することができるという効果がある。
また桁上処理中の動作停止による度数値の誤記憶が発生
する確率を低減できるという効果がある。
【００８０】また請求項２に記載の度数カウント装置に
よれば、下位レベルの桁上がりを２進数で記憶すること
により、記憶手段をさらに小容量化することができると
いう効果がある。
よれば、下位レベルの桁上がりを２進数で記憶すること
により、記憶手段をさらに小容量化することができると
いう効果がある。
【００８１】請求項５に記載の度数カウント装置によれ
ば、桁上処理中に動作停止しても、次の起動時に第１の
フラグによりこれを判断し、下位レベルと第２のフラグ
の状態に応じて復旧処理を行なうことにより、桁上処理
中の動作停止による度数値の誤記憶を防止することがで
きるという効果がある。
ば、桁上処理中に動作停止しても、次の起動時に第１の
フラグによりこれを判断し、下位レベルと第２のフラグ
の状態に応じて復旧処理を行なうことにより、桁上処理
中の動作停止による度数値の誤記憶を防止することがで
きるという効果がある。
【００８２】請求項６に記載の度数カウント装置によれ
ば、大度数が同時に加算されたときに、桁上制御手段に
より桁上処理手段のみを強制的に動作させることによ
り、処理時間の短縮が図れるという効果がある。
ば、大度数が同時に加算されたときに、桁上制御手段に
より桁上処理手段のみを強制的に動作させることによ
り、処理時間の短縮が図れるという効果がある。
【図１】本発明の度数カウント装置の第１の実施形態を
示すＩＣカードの概略構成図である。
示すＩＣカードの概略構成図である。
【図２】本発明の第１の実施形態における度数カウント
記憶処理を説明する図である。
記憶処理を説明する図である。
【図３】本発明の度数カウント装置の第２の実施形態を
示すＩＣカードの概略構成図である。
示すＩＣカードの概略構成図である。
【図４】本発明の第２の実施形態における度数カウント
記憶処理を説明する図である。
記憶処理を説明する図である。
【図５】本発明の度数カウント装置の第３の実施形態を
示すＩＣカードの概略構成図である。
示すＩＣカードの概略構成図である。
【図６】本発明の第３の実施形態における度数カウント
記憶処理を説明する図である。
記憶処理を説明する図である。
【図７】本発明の第３の実施形態における桁上処理手順
を示すフローチャートである。
を示すフローチャートである。
【図８】図７の桁上処理の各ポイント（Ｐ１〜Ｐ５）に
おけるＥＥＰＲＯＭの状態を示す図。
おけるＥＥＰＲＯＭの状態を示す図。
【図９】従来の度数カウント装置における度数カウント
記憶処理を説明する図である。
記憶処理を説明する図である。
１、３１、４１ ＥＥＰＲＯＭ ２、３２、４２ 制御回路 ３ Ｙアドレスデコーダ ４ Ｘアドレスデコーダ ５ データインターフェイス（Ｉ／Ｏ） ６ ユニットセル領域 １０ ＩＣカード ２０ カードリーダ Ｖｃｃ 電源線 ＳＩＯ シリアルデータ線 ＲＳＴ リセット線 ＣＬＫ クロック線 ＧＮＤ グランド線
Claims (8)
- 【請求項１】 記憶領域が上位レベルとｎ（ｎは２以上
の整数）ビットからなる下位レベルとを有する記憶手段
と、 全ビットが初期値である前記下位レベルを、１度数加算
されるごとに１ビットずつ反転値に変え、また全ビット
が反転値となった前記下位レベルを、１度数加算される
ごとに１ビットずつ初期値に戻し、前記下位レベルの全
ビットが初期値に戻る下位レベルの桁上がりを前記上位
レベルに記憶させる制御手段とを備えたことを特徴とす
る度数カウント装置。 - 【請求項２】 前記記憶手段は、前記下位レベルと、ｍ
（ｍは正の整数）ビットからなり、ｍ桁の２進数を記憶
する前記上位レベルとを有し、 前記制御手段は、前記下位レベルの桁上がりごとに前記
上位レベルの２進数をインクリメントすることを特徴と
する請求項１に記載の度数カウント装置。 - 【請求項３】 前記記憶手段は、前記下位レベルに相当
する第１のレベルと、前記上位レベルを階層化すること
により形成された、それぞれが複数ビットからなる第２
〜Ｎ（Ｎは２以上の整数）レベルとを有し、 前記制御手段は、全ビットが初期値である第ｋ（ｋは２
〜Ｎの整数変数）のレベルを、第（ｋ−１）のレベルの
全ビットが初期値に戻るごとに１ビットずつ反転させ、
また全ビットが反転値となった第ｋのレベルを、第（ｋ
−１）のレベルの全ビットが初期値に戻るごとに１ビッ
トずつ初期値に戻す桁上処理をすることを特徴とする請
求項１に記載の度数カウント装置。 - 【請求項４】 １度数加算されるごとにその記憶値がイ
ンクリメントされる下位レベルと、前記下位レベルの桁
上がりを記憶する２つの上位レベルと、桁上処理中を示
す第１のフラグおよび前記２つの上位レベルのどちらか
を指定する第２のフラグを記憶するフラグ記憶部とを有
する不揮発性の記憶手段と、 １度数加算ごとに前記下位レベルをインクリメントして
いき、前記下位レベルに桁上がりを生じたとき、第１の
フラグを立て、その後第２のフラグが示す上位レベルに
記憶された値に＋１した値を他方の上位レベルに記憶さ
せ、前記下位レベルを初期値に戻してから、第２のフラ
グを反転させ、その後第１のフラグを消す桁上処理をす
る制御手段とを備えたことを特徴とする度数カウント装
置。 - 【請求項５】 前記制御手段は、起動時に前記第１のフ
ラグが立っている場合に、前記下位レベルが初期値でな
ければ、前記第２のフラグが示す上位レベルに記憶され
た値に＋１した値を他方の上位レベルに記憶させ、前記
下位レベルを初期値に戻し、前記第２のフラグを反転さ
せ、前記第１のフラグを消す復旧処理を実施し、また前
記下位レベルが初期値であれば、記憶値が大きいほうの
上位カウンタを指定するように前記第２のフラグを設定
し、前記第１のフラグを消す復旧処理を実施することを
特徴とする請求項４に記載の度数カウント装置。 - 【請求項６】 前記制御手段は、ｐ×（２ｎ）＋ｑ（ｐ
は正の整数、ｑは０または正の整数）以上の度数が同時
に加算されたときに、前記上位レベルに対する桁上処理
のみをｐ回実施し、前記下位レベルと上位レベルを連動
させた度数カウント処理をｑ回実施することを特徴とす
る請求項１ないし３のいずれかに記載の度数カウント装
置。 - 【請求項７】 前記記憶手段は、携帯用モジュール内に
設けられた不揮発性の装置であり、 前記携帯用モジュールが固定モジュールに挿入されると
起動し、前記固定モジュールから外されると動作停止す
ることを特徴とする請求項１ないし６のいずれかに記載
の度数カウント装置。 - 【請求項８】 前記記憶手段は、ＥＥＰＲＯＭの複数の
ユニットセルにより構成されることを特徴とする請求項
１ないし７のいずれかに記載の度数カウント装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950696A JPH1021146A (ja) | 1996-06-28 | 1996-06-28 | 度数カウント装置 |
| US08/814,469 US6003768A (en) | 1996-06-28 | 1997-03-10 | Call-unit count device |
| EP97301559A EP0821485B1 (en) | 1996-06-28 | 1997-03-10 | Call-unit count device |
| DE69725398T DE69725398T2 (de) | 1996-06-28 | 1997-03-10 | Rufeinheit-Zählvorrichtung |
| CN97113987A CN1175177A (zh) | 1996-06-28 | 1997-06-27 | 呼叫单元计数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950696A JPH1021146A (ja) | 1996-06-28 | 1996-06-28 | 度数カウント装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021146A true JPH1021146A (ja) | 1998-01-23 |
Family
ID=15887783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16950696A Pending JPH1021146A (ja) | 1996-06-28 | 1996-06-28 | 度数カウント装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6003768A (ja) |
| EP (1) | EP0821485B1 (ja) |
| JP (1) | JPH1021146A (ja) |
| CN (1) | CN1175177A (ja) |
| DE (1) | DE69725398T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006201891A (ja) * | 2005-01-19 | 2006-08-03 | Yokogawa Electric Corp | フラッシュメモリ管理装置 |
| JP2007035011A (ja) * | 2005-06-21 | 2007-02-08 | Nidec Sankyo Corp | 不揮発性メモリ及びそれを用いた電子機器装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2713519A1 (en) * | 2012-09-27 | 2014-04-02 | Nxp B.V. | Electronic counter in non-volatile limited endurance memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3128127A1 (de) * | 1981-07-16 | 1983-02-03 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Zaehler mit nichtfluechtiger speicherung |
| US4829169A (en) * | 1985-07-01 | 1989-05-09 | Toppan Moore Company, Inc. | IC card having state marker for record access |
| GB8616852D0 (en) * | 1986-07-10 | 1986-08-20 | Hughes Microelectronics Ltd | Electronic counter |
| DE3638505C2 (de) * | 1986-11-11 | 1995-09-07 | Gao Ges Automation Org | Datenträger mit integriertem Schaltkreis |
| FR2634572B1 (fr) * | 1988-07-19 | 1994-05-13 | Bull Cp8 | Procede et systeme de gestion d'une memoire electronique representative d'unites homogenes predeterminees |
| FR2678094B1 (fr) * | 1991-06-20 | 1993-10-08 | France Telecom | Carte a memoire de comptage de donnees et appareil de lecture. |
| FR2707027A1 (en) * | 1993-06-25 | 1994-12-30 | Schlumberger Ind Sa | Electronic and portable device for counting units |
-
1996
- 1996-06-28 JP JP16950696A patent/JPH1021146A/ja active Pending
-
1997
- 1997-03-10 US US08/814,469 patent/US6003768A/en not_active Expired - Fee Related
- 1997-03-10 EP EP97301559A patent/EP0821485B1/en not_active Expired - Lifetime
- 1997-03-10 DE DE69725398T patent/DE69725398T2/de not_active Expired - Lifetime
- 1997-06-27 CN CN97113987A patent/CN1175177A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006201891A (ja) * | 2005-01-19 | 2006-08-03 | Yokogawa Electric Corp | フラッシュメモリ管理装置 |
| JP4632123B2 (ja) * | 2005-01-19 | 2011-02-16 | 横河電機株式会社 | フラッシュメモリ管理装置 |
| JP2007035011A (ja) * | 2005-06-21 | 2007-02-08 | Nidec Sankyo Corp | 不揮発性メモリ及びそれを用いた電子機器装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0821485B1 (en) | 2003-10-08 |
| CN1175177A (zh) | 1998-03-04 |
| DE69725398D1 (de) | 2003-11-13 |
| EP0821485A2 (en) | 1998-01-28 |
| US6003768A (en) | 1999-12-21 |
| EP0821485A3 (en) | 1998-03-18 |
| DE69725398T2 (de) | 2004-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031202 |