JPS623458B2 - - Google Patents
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- JPS623458B2 JPS623458B2 JP54004975A JP497579A JPS623458B2 JP S623458 B2 JPS623458 B2 JP S623458B2 JP 54004975 A JP54004975 A JP 54004975A JP 497579 A JP497579 A JP 497579A JP S623458 B2 JPS623458 B2 JP S623458B2
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- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Microcomputers (AREA)
Description
【発明の詳細な説明】
この発明は中央処理装置のプログラムカウンタ
の内容をアドレスとしてプログラムメモリを読出
し、その読出されたプログラムを解読実行するこ
とにより情報処理を行う情報処理装置におけるア
ドレス発生装置、特に起動時にモニタプログラム
などを実行するためのアドレスを発生させるアド
レス発生装置に関する。
の内容をアドレスとしてプログラムメモリを読出
し、その読出されたプログラムを解読実行するこ
とにより情報処理を行う情報処理装置におけるア
ドレス発生装置、特に起動時にモニタプログラム
などを実行するためのアドレスを発生させるアド
レス発生装置に関する。
従来、マイクロコンピユータシステムにおい
て、パワーオンリセツト、つまり電源を入れると
リセツト信号が発生してマイクロコンピユータの
プログラムカウンタはリセツトされ、そのリセツ
トされた出力がアドレスとして出力されていた。
て、パワーオンリセツト、つまり電源を入れると
リセツト信号が発生してマイクロコンピユータの
プログラムカウンタはリセツトされ、そのリセツ
トされた出力がアドレスとして出力されていた。
マイクロコンピユータではこれを利用する者が
欲するアドレスから命令を実行させ、例えばモニ
タプログラムを実行させるにはリセツト後に発生
したアドレスに対するメモリ番地にジヤンプ命令
等をあらかじめセツトしておくか、マイクロコン
ピユータからのアドレスを外部回路で修飾して必
要なアドレスを発生していた。このような修飾の
ための外部回路が必要なことはそれだけ構成が多
くなる欠点があつた。
欲するアドレスから命令を実行させ、例えばモニ
タプログラムを実行させるにはリセツト後に発生
したアドレスに対するメモリ番地にジヤンプ命令
等をあらかじめセツトしておくか、マイクロコン
ピユータからのアドレスを外部回路で修飾して必
要なアドレスを発生していた。このような修飾の
ための外部回路が必要なことはそれだけ構成が多
くなる欠点があつた。
従来のアドレス発生装置をもつマイクロコンピ
ユータシステムにおいて起動時にアドレスを最上
位から４桁目まで外部回路で修飾する場合第１図
に示すようにして行われていた。即ちマイクロコ
ンピユータ１１には端子１２からのクロツクCL
及び端子１３からのリセツト信号Ｒが各々入力さ
れ、システム制御バス１４及びデータの授受を行
なうデータバス１５と通じて記憶装置１６と接続
される。マイクロコンピユータ１１で発生された
アドレスA0〜A15中の下位１２ビツトA0〜Anは
記憶装置１６に直接供給され、アドレス修飾され
る上位４ビツトA12〜A15はアドレス発生回路１
７内のORゲートOR1〜OR4を通じて記憶装置１
６に供給される。アドレス発生回路１７内にはＤ
−タイプのフリツプフロツプ１８が設けられ、そ
のプリセツト端子PRにはリセツト信号Ｒが与え
られ、リセツト信号Ｒが「０」の場合は出力Ｑは
「１」にセツトされる。フリツプフロツプ１８の
データ端子Ｄに地気が与えられていて、クロツク
端子CLKに与えられ信号が立上ると出力Ｑは
「０」になる。出力ＱはORゲートOR1〜OR4に供
給されると共にANDゲート１９に供給される。
更に端子１２のクロツクCLを計数するカウンタ
２１が設けられ、カウンタ２１はそのクリア端子
Ｃにリセツト信号Ｒが与えられ、これが「０」の
場合にクリアされ、またANDゲート１９の出力
が端子ETに与えられ、その端子ETの入力が
「１」の間カウンタは動作し、「０」で動作を停止
する。カウンタ２１が所定数をカウントすると端
子Ｘより出力「１」を出力し、これはフリツプフ
ロツプ１８のクロツク端子CLKに与えられる。
ANDゲート１９にリセツト信号Ｒも入力され
る。
ユータシステムにおいて起動時にアドレスを最上
位から４桁目まで外部回路で修飾する場合第１図
に示すようにして行われていた。即ちマイクロコ
ンピユータ１１には端子１２からのクロツクCL
及び端子１３からのリセツト信号Ｒが各々入力さ
れ、システム制御バス１４及びデータの授受を行
なうデータバス１５と通じて記憶装置１６と接続
される。マイクロコンピユータ１１で発生された
アドレスA0〜A15中の下位１２ビツトA0〜Anは
記憶装置１６に直接供給され、アドレス修飾され
る上位４ビツトA12〜A15はアドレス発生回路１
７内のORゲートOR1〜OR4を通じて記憶装置１
６に供給される。アドレス発生回路１７内にはＤ
−タイプのフリツプフロツプ１８が設けられ、そ
のプリセツト端子PRにはリセツト信号Ｒが与え
られ、リセツト信号Ｒが「０」の場合は出力Ｑは
「１」にセツトされる。フリツプフロツプ１８の
データ端子Ｄに地気が与えられていて、クロツク
端子CLKに与えられ信号が立上ると出力Ｑは
「０」になる。出力ＱはORゲートOR1〜OR4に供
給されると共にANDゲート１９に供給される。
更に端子１２のクロツクCLを計数するカウンタ
２１が設けられ、カウンタ２１はそのクリア端子
Ｃにリセツト信号Ｒが与えられ、これが「０」の
場合にクリアされ、またANDゲート１９の出力
が端子ETに与えられ、その端子ETの入力が
「１」の間カウンタは動作し、「０」で動作を停止
する。カウンタ２１が所定数をカウントすると端
子Ｘより出力「１」を出力し、これはフリツプフ
ロツプ１８のクロツク端子CLKに与えられる。
ANDゲート１９にリセツト信号Ｒも入力され
る。
通常のマイクロコンピユータシステムにおける
メモリーマツプを第２図に示す。そのアドレス
0000H〜FFFFH（Ｈはヘキサデシマル表示を示
す）はユーザ領域２２とアドレスF000H〜
FFFFHのモニタプログラム領域２３とよりな
る。通常はリセツトされるとマイクロコンピユー
タ１１は0000Hをアドレスとして出す。従つてリ
セツト後にモニタプログラム２３を直ちに実行す
ることはできない。モニタプログラム２３を実行
させるため、アドレス発生回路１７の動作により
リセツト後のアドレスが0000HからF000Hに変更
される。リセツト信号Ｒが「０」の状態で第３図
に示すようにフリツプフロツプ１８の出力Ｑは
「１」とされ、カウンタ２１の出力Ｘも「０」と
されている。時点t1にリセツト信号が「１」にな
つてから２クロツク後に最初の命令サイクルが始
まるものとし、即ち１マシンサイクルは２クロツ
クであるものとする。マイクロコンピユータ１１
はリセツト解除後２クロツク経過するとアドレス
A15，A14，A13，A12，A11，……A3，A2，A1，
A0として「0000」Hを出力する。
メモリーマツプを第２図に示す。そのアドレス
0000H〜FFFFH（Ｈはヘキサデシマル表示を示
す）はユーザ領域２２とアドレスF000H〜
FFFFHのモニタプログラム領域２３とよりな
る。通常はリセツトされるとマイクロコンピユー
タ１１は0000Hをアドレスとして出す。従つてリ
セツト後にモニタプログラム２３を直ちに実行す
ることはできない。モニタプログラム２３を実行
させるため、アドレス発生回路１７の動作により
リセツト後のアドレスが0000HからF000Hに変更
される。リセツト信号Ｒが「０」の状態で第３図
に示すようにフリツプフロツプ１８の出力Ｑは
「１」とされ、カウンタ２１の出力Ｘも「０」と
されている。時点t1にリセツト信号が「１」にな
つてから２クロツク後に最初の命令サイクルが始
まるものとし、即ち１マシンサイクルは２クロツ
クであるものとする。マイクロコンピユータ１１
はリセツト解除後２クロツク経過するとアドレス
A15，A14，A13，A12，A11，……A3，A2，A1，
A0として「0000」Hを出力する。
こゝで「0000」Hを「F000」Hとして記憶装置１
６に与えるためにアドレス発生回路１７によつて
アドレス修飾を行なう。即ちアドレスF000Hには
ジヤンプ命令を記憶しておき、次のアドレス
F001Hにはジヤンプ先「F003」Hの下位アドレス
が、更に次のアドレスF002Hにはジヤンプ先の上
位アドレスを記憶しておく。初期状態では先に述
べたようにフリツプフロツプ１８のＱ出力は高レ
ベルになつており、マイクロコンピユータ１１か
らのアドレス中の上位４ビツトA15A14A13A12は
ORゲートOR1〜OR4で修飾が行なわれ、F000Hと
して記憶装置１６に与えられる。よつてジヤンプ
命令が読出され、その後マイクロコンピユータ１
１での命令の実行に伴うアドレスの更新によりア
ドレス「F0001」H「F0002」Hが順次出力される。
ジヤンプ先アドレス「F0003」Hがマイクロコンピ
ユータ１１のプログラムカウンタにセツトされ
る。この時は時点t1より８クロツク経過した時で
あり、カウンタ２１は第３図に示すようにその８
クロツクを計数すると出力Ｘは「１」となり、そ
の立上りでフリツプフロツプ１８が駆動されてそ
の出力Ｑは「０」となり、ORゲートOR1〜OR4
の入力が「０」となつてコンピユータ１１からの
アドレスに対する修飾が停止される。これと同時
にカウンタ２１のカウント制御端子ETに与えら
れANDゲート１９の出力が「０」となつてカウ
ンタ２１のカウントが禁止される。この時マイク
ロコンピユータ１１は先に述べたようにアドレス
「F0003」を出力しており、これが記憶装置１６
に与えられ、これよりモニタプログラムが実行さ
れる。
６に与えるためにアドレス発生回路１７によつて
アドレス修飾を行なう。即ちアドレスF000Hには
ジヤンプ命令を記憶しておき、次のアドレス
F001Hにはジヤンプ先「F003」Hの下位アドレス
が、更に次のアドレスF002Hにはジヤンプ先の上
位アドレスを記憶しておく。初期状態では先に述
べたようにフリツプフロツプ１８のＱ出力は高レ
ベルになつており、マイクロコンピユータ１１か
らのアドレス中の上位４ビツトA15A14A13A12は
ORゲートOR1〜OR4で修飾が行なわれ、F000Hと
して記憶装置１６に与えられる。よつてジヤンプ
命令が読出され、その後マイクロコンピユータ１
１での命令の実行に伴うアドレスの更新によりア
ドレス「F0001」H「F0002」Hが順次出力される。
ジヤンプ先アドレス「F0003」Hがマイクロコンピ
ユータ１１のプログラムカウンタにセツトされ
る。この時は時点t1より８クロツク経過した時で
あり、カウンタ２１は第３図に示すようにその８
クロツクを計数すると出力Ｘは「１」となり、そ
の立上りでフリツプフロツプ１８が駆動されてそ
の出力Ｑは「０」となり、ORゲートOR1〜OR4
の入力が「０」となつてコンピユータ１１からの
アドレスに対する修飾が停止される。これと同時
にカウンタ２１のカウント制御端子ETに与えら
れANDゲート１９の出力が「０」となつてカウ
ンタ２１のカウントが禁止される。この時マイク
ロコンピユータ１１は先に述べたようにアドレス
「F0003」を出力しており、これが記憶装置１６
に与えられ、これよりモニタプログラムが実行さ
れる。
以上述べたように第２図に示すようにメモリマ
ツプを0000H番地からユーザ領域２２とする場合
モニタプログラム２３は0000H番地から入れるこ
とができない。また通常マイクロコンピユータは
リセツト後、そのプログラムカウンタはリセツト
されてアドレスに0000Hを出力するため、モニタ
プログラムを実行させるためのアドレス修飾回路
１７を必要としていた。従つてこのような回路１
７の付加によつてそれだけ部品数が増加しシステ
ムの価格を高くしていた。
ツプを0000H番地からユーザ領域２２とする場合
モニタプログラム２３は0000H番地から入れるこ
とができない。また通常マイクロコンピユータは
リセツト後、そのプログラムカウンタはリセツト
されてアドレスに0000Hを出力するため、モニタ
プログラムを実行させるためのアドレス修飾回路
１７を必要としていた。従つてこのような回路１
７の付加によつてそれだけ部品数が増加しシステ
ムの価格を高くしていた。
この発明の目的は起動アドレスを自由に設定で
きるアドレス発生装置を提供することにある。
きるアドレス発生装置を提供することにある。
この発明によれば一つのアドレスの少くとも一
部がアドレス記憶回路に記憶され、リセツト信号
により制御回路が動作し、その制御回路の第１制
御信号により先ず第１ゲート回路が開けられて上
記アドレス記憶回路の記憶内容がアドレスの論理
演算を行う論理演算回路に入力される。その論理
演算回路よりの演算されたアドレスは第２制御信
号によりプログラムカウンタにセツトされる。こ
のプログラムカウンタの内容は第３制御信号によ
り第２ゲート回路が開けられて前記論理演算回路
へ入力される。つまりプログラムカウンタと論理
演算回路とにより命令の実行ごとにアドレスを更
新する通常のアドレス発生回路に、起動時にのみ
アドレス記憶回路のアドレスを入れて、このアド
レスを起動アドレスとするようにされる。アドレ
ス記憶回路は任意のアドレスを起動アドレスとす
るため、外部から書込み消去が可能であつて、例
えば電気的書込み消去が可能な不揮発生半導体記
憶素子を用いることができる。
部がアドレス記憶回路に記憶され、リセツト信号
により制御回路が動作し、その制御回路の第１制
御信号により先ず第１ゲート回路が開けられて上
記アドレス記憶回路の記憶内容がアドレスの論理
演算を行う論理演算回路に入力される。その論理
演算回路よりの演算されたアドレスは第２制御信
号によりプログラムカウンタにセツトされる。こ
のプログラムカウンタの内容は第３制御信号によ
り第２ゲート回路が開けられて前記論理演算回路
へ入力される。つまりプログラムカウンタと論理
演算回路とにより命令の実行ごとにアドレスを更
新する通常のアドレス発生回路に、起動時にのみ
アドレス記憶回路のアドレスを入れて、このアド
レスを起動アドレスとするようにされる。アドレ
ス記憶回路は任意のアドレスを起動アドレスとす
るため、外部から書込み消去が可能であつて、例
えば電気的書込み消去が可能な不揮発生半導体記
憶素子を用いることができる。
リセツト後、アドレス記憶回路にあらかじめ記
憶された起動アドレスが論理演算回路を通してプ
ログラムカウンタにセツトされ、命令サイクルの
最初はその起動アドレスが一時記憶回路に取込ま
れ、これが外部にアドレスとして出力されると同
時に論理演算回路は、ジヤンプ命令以外の通常命
令ではインクリメント回路として動作し、プログ
ラムカウンタには起動アドレスを＋１した内容が
蓄積され、次のマシンサイクルでこのアドレスが
外部に出力されると同時に論理演算回路でインク
リメントされる。このようにして起動アドレスよ
り順次インクリメントされた内容が外部に出力さ
れる。
憶された起動アドレスが論理演算回路を通してプ
ログラムカウンタにセツトされ、命令サイクルの
最初はその起動アドレスが一時記憶回路に取込ま
れ、これが外部にアドレスとして出力されると同
時に論理演算回路は、ジヤンプ命令以外の通常命
令ではインクリメント回路として動作し、プログ
ラムカウンタには起動アドレスを＋１した内容が
蓄積され、次のマシンサイクルでこのアドレスが
外部に出力されると同時に論理演算回路でインク
リメントされる。このようにして起動アドレスよ
り順次インクリメントされた内容が外部に出力さ
れる。
次にこの発明によるアドレス発生装置の実施例
を第４図を参照して説明する。この発明ではリセ
ツト後の起動アドレスが記憶されるアドレス記憶
回路２５が設けられる。アドレス記憶回路２５は
不揮発生記憶素子M0〜M7よりなり、不揮発性記
憶素子M0〜M7は例えばM7に示すようにドレイン
及びゲートに電源ＶDDが、ソースに接点２６が接
続されたトランジスタ２６と、ドレインが接点２
６に接続され、ソースが地気に、ゲートが端子
G7に接続された不揮発性メモリ素子２７とから
構成される。記憶素子M6〜M0の不揮発性メモリ
素子の各々のゲートは端子G6〜G0にそれぞれ接
続される。不揮発性記憶素子M7〜M0の出力、即
ち各接続点２６の信号はゲート回路２８のAND
ゲートAN7〜AN0にそれぞれ供給され、これ等ゲ
ートにはアドレス制御回路２９の制御信号MCが
共通に入力される。
を第４図を参照して説明する。この発明ではリセ
ツト後の起動アドレスが記憶されるアドレス記憶
回路２５が設けられる。アドレス記憶回路２５は
不揮発生記憶素子M0〜M7よりなり、不揮発性記
憶素子M0〜M7は例えばM7に示すようにドレイン
及びゲートに電源ＶDDが、ソースに接点２６が接
続されたトランジスタ２６と、ドレインが接点２
６に接続され、ソースが地気に、ゲートが端子
G7に接続された不揮発性メモリ素子２７とから
構成される。記憶素子M6〜M0の不揮発性メモリ
素子の各々のゲートは端子G6〜G0にそれぞれ接
続される。不揮発性記憶素子M7〜M0の出力、即
ち各接続点２６の信号はゲート回路２８のAND
ゲートAN7〜AN0にそれぞれ供給され、これ等ゲ
ートにはアドレス制御回路２９の制御信号MCが
共通に入力される。
プログラムカウンタ３１の各出力P15〜P0はゲ
ート回路３２のANDゲートB15〜B0にそれぞれ入
力されると共にこれ等ANDゲートには制御回路
２９から制御信号PLが共通に入力される。ゲー
ト回路２９及び３２の各出力はアドレスの論理演
算を行う論理演算回路３３へ入力される。論理演
算回路３３の出力AL15〜AL0は制御回路２９の制
御信号LCにより一時記憶回路３４に蓄えられ
る。制御回路２９の制御信号PLにより一時記憶
回路３４の出力L15〜L0はプログラムカウンタ３
１にセツトされる。プログラムカウンタ３１の出
力P15〜P0は制御回路２９の制御信号ACにより一
時記憶回路３５にもセツトされ、この一時記憶回
路３５の出力は外部にアドレスA15，A14，A13，
A12，……A1，A0として出力される。制御回路２
９には端子１２からのクロツクCLと、端子１３
からのリセツト信号Ｒとが入力されて前記各種の
制御信号を所定の順に発生する。
ート回路３２のANDゲートB15〜B0にそれぞれ入
力されると共にこれ等ANDゲートには制御回路
２９から制御信号PLが共通に入力される。ゲー
ト回路２９及び３２の各出力はアドレスの論理演
算を行う論理演算回路３３へ入力される。論理演
算回路３３の出力AL15〜AL0は制御回路２９の制
御信号LCにより一時記憶回路３４に蓄えられ
る。制御回路２９の制御信号PLにより一時記憶
回路３４の出力L15〜L0はプログラムカウンタ３
１にセツトされる。プログラムカウンタ３１の出
力P15〜P0は制御回路２９の制御信号ACにより一
時記憶回路３５にもセツトされ、この一時記憶回
路３５の出力は外部にアドレスA15，A14，A13，
A12，……A1，A0として出力される。制御回路２
９には端子１２からのクロツクCLと、端子１３
からのリセツト信号Ｒとが入力されて前記各種の
制御信号を所定の順に発生する。
アドレス記憶回路２５における不揮発性メモリ
素子２７の状態をオンからオフに、またオフから
オンに戻すには次のようにする。例として基準電
圧ＶDDとして5Vを用いる或るものでは、不揮発
性メモリ素子２７のゲートＧ７（他の素子では
G6，G5，G4，……G0）及び接点２６に約15Vを、
基板すなわちＳに−5Vを印加すれば素子２７は
オンからオフに変り、基準電圧ＶDDを開放にし、
基板Ｓに−10V、ゲートに−40V、ソースを地気
からはなして約35Vを印加すれば素子２７はオフ
からオンに戻る。
素子２７の状態をオンからオフに、またオフから
オンに戻すには次のようにする。例として基準電
圧ＶDDとして5Vを用いる或るものでは、不揮発
性メモリ素子２７のゲートＧ７（他の素子では
G6，G5，G4，……G0）及び接点２６に約15Vを、
基板すなわちＳに−5Vを印加すれば素子２７は
オンからオフに変り、基準電圧ＶDDを開放にし、
基板Ｓに−10V、ゲートに−40V、ソースを地気
からはなして約35Vを印加すれば素子２７はオフ
からオンに戻る。
このようにして得られたオン又はオフの状態は
電源電圧を基準電圧ＶDDにすればオン状態が
「０」、オフ状態が「１」に対応した状態を記憶し
たことになる。このようにしてアドレス記憶回路
２５に起動アドレスが記憶される。例えば記憶素
子M7〜M0に「11100000」がそれぞれ記憶されて
いるものとする。第５図に示すように時点t1にリ
セツト信号Ｒが立上ると、制御回路２９より、次
のクロツクCLよりその１周期の間制御信号MCが
「１」となり、ANDゲートAN7，AN6，AN5，
AN4，……AN0が開らかれ、不揮発性記憶素子
M7，M6，M5，M4，……M0に記憶された内容
「11100000」が論理演算回路３３に入力される。
一方、制御信号MCの前半では制御信号PCは
「０」であるためAND回路B15，B14，B13，B12，
……B1，B0の出力は「0000……00」であつてこ
れが演算回路３３に入力される。この間、制御回
路２９よりの制御バス信号ALCによつて論理演
算回路３３は上位８桁のAND回路B15，B14，
B13，B12，……B8の出力「0000……０」とAND
回路AN8，AN7，AN6，……AN0の出力
「1110000」との論理和をとり、下位８桁のAND
回路B7，B6，……B1，B0の出力「00000000」を
そのまゝ出力とする。従つて演算回路３３の出力
AL15，AL14，AL13，AL12，……AL1，AL0は
「1110……00」となる。これら出力は制御回路２
９よりの制御信号MCの後半で発生する制御信号
LCによつて一時記憶回路３２に取込まれ、一時
記憶回路３４の出力L15，L14，L13，L12，……
L1，L0は「1110……00」となる。
電源電圧を基準電圧ＶDDにすればオン状態が
「０」、オフ状態が「１」に対応した状態を記憶し
たことになる。このようにしてアドレス記憶回路
２５に起動アドレスが記憶される。例えば記憶素
子M7〜M0に「11100000」がそれぞれ記憶されて
いるものとする。第５図に示すように時点t1にリ
セツト信号Ｒが立上ると、制御回路２９より、次
のクロツクCLよりその１周期の間制御信号MCが
「１」となり、ANDゲートAN7，AN6，AN5，
AN4，……AN0が開らかれ、不揮発性記憶素子
M7，M6，M5，M4，……M0に記憶された内容
「11100000」が論理演算回路３３に入力される。
一方、制御信号MCの前半では制御信号PCは
「０」であるためAND回路B15，B14，B13，B12，
……B1，B0の出力は「0000……00」であつてこ
れが演算回路３３に入力される。この間、制御回
路２９よりの制御バス信号ALCによつて論理演
算回路３３は上位８桁のAND回路B15，B14，
B13，B12，……B8の出力「0000……０」とAND
回路AN8，AN7，AN6，……AN0の出力
「1110000」との論理和をとり、下位８桁のAND
回路B7，B6，……B1，B0の出力「00000000」を
そのまゝ出力とする。従つて演算回路３３の出力
AL15，AL14，AL13，AL12，……AL1，AL0は
「1110……00」となる。これら出力は制御回路２
９よりの制御信号MCの後半で発生する制御信号
LCによつて一時記憶回路３２に取込まれ、一時
記憶回路３４の出力L15，L14，L13，L12，……
L1，L0は「1110……00」となる。
制御回路２９は制御信号LCにより半クロツク
後に制御信号PLを発生し、一時記憶回路３２の
内容がプログラムカウンタ３１にセツトされる。
つまりプログラムカウンタ３１の内容は「1110…
…00」となる。つまり起動アドレスがセツトされ
る。時点t1より３クロツク目にマシンサイクルが
始まる。マシンサイクルの最初にプログラムカウ
ンタ３１の前記出力は制御回路２９の制御信号
ACが「１」となつて他の一時記憶回路３５に取
込まれ、これが外部にアドレスA15，A14，A13，
A12，……A0は起動アドレス「1110……00」とし
て出力する。これと同時に制御回路２９より制御
信号PCが前記マシンサイクルの始めより１クロ
ツク期間「１」となり、AND回路B15，B14，
B13，B12，……B1，B0を通じて「1110……00」が
論理演算回路３３に入力される。こゝでジヤンプ
命令等以外の命令では制御回路２９は、制御バス
信号ALCにより論理演算回路３３にインクリメ
ント動作をするように命令する。よつて論理演算
回路３３の出力AL15，AL14，AL13，AL12，……
AL1，AL0は「1110……01」となる。その出力は
一時記憶回路３４に制御信号LCによつて取込ま
れ、これより次の半クロツクで制御信号PLによ
りプログラムカウンタ３１にセツトされ、その出
力P15，P14，P13，P12，……P1，P0は「1110……
01」となる。
後に制御信号PLを発生し、一時記憶回路３２の
内容がプログラムカウンタ３１にセツトされる。
つまりプログラムカウンタ３１の内容は「1110…
…00」となる。つまり起動アドレスがセツトされ
る。時点t1より３クロツク目にマシンサイクルが
始まる。マシンサイクルの最初にプログラムカウ
ンタ３１の前記出力は制御回路２９の制御信号
ACが「１」となつて他の一時記憶回路３５に取
込まれ、これが外部にアドレスA15，A14，A13，
A12，……A0は起動アドレス「1110……00」とし
て出力する。これと同時に制御回路２９より制御
信号PCが前記マシンサイクルの始めより１クロ
ツク期間「１」となり、AND回路B15，B14，
B13，B12，……B1，B0を通じて「1110……00」が
論理演算回路３３に入力される。こゝでジヤンプ
命令等以外の命令では制御回路２９は、制御バス
信号ALCにより論理演算回路３３にインクリメ
ント動作をするように命令する。よつて論理演算
回路３３の出力AL15，AL14，AL13，AL12，……
AL1，AL0は「1110……01」となる。その出力は
一時記憶回路３４に制御信号LCによつて取込ま
れ、これより次の半クロツクで制御信号PLによ
りプログラムカウンタ３１にセツトされ、その出
力P15，P14，P13，P12，……P1，P0は「1110……
01」となる。
次のマシンサイクルの始めの半クロツクでプロ
グラムカウンタ３１の出力は一時記憶回路３５に
取込まれると同時にアドレスA15，A14，A13，…
…A1，A0が「1110……01」となつて出力され
る。更にまたAND回路B15〜B0を通して「1110…
…01」が論理演算回路３３に入力され、ジヤンプ
命令等以外の命令でインクリメントされ「1110…
…10」となり、以下同様の動作を順次繰返し、ア
ドレスA15，A14，A13，A12，……A1，A0として
プログラムカウンタ３１の内容が逐次インクリメ
ントして出される。つまりリセツト信号Ｒにより
アドレス記憶回路２５内の起動アドレスが論理演
算回路３３に入力される以外はプログラムカウン
タ３１、論理演算回路３３、一時記憶回路３４に
よりアドレスを発生、更新させることは従来のこ
の種の中央処理装置で行われていることである。
従つて制御回路２９において制御信号LC，PL，
PC，ACを順次繰返し発生すること、制御バス信
号ALCを発生することも従来より行われている
ことである。
グラムカウンタ３１の出力は一時記憶回路３５に
取込まれると同時にアドレスA15，A14，A13，…
…A1，A0が「1110……01」となつて出力され
る。更にまたAND回路B15〜B0を通して「1110…
…01」が論理演算回路３３に入力され、ジヤンプ
命令等以外の命令でインクリメントされ「1110…
…10」となり、以下同様の動作を順次繰返し、ア
ドレスA15，A14，A13，A12，……A1，A0として
プログラムカウンタ３１の内容が逐次インクリメ
ントして出される。つまりリセツト信号Ｒにより
アドレス記憶回路２５内の起動アドレスが論理演
算回路３３に入力される以外はプログラムカウン
タ３１、論理演算回路３３、一時記憶回路３４に
よりアドレスを発生、更新させることは従来のこ
の種の中央処理装置で行われていることである。
従つて制御回路２９において制御信号LC，PL，
PC，ACを順次繰返し発生すること、制御バス信
号ALCを発生することも従来より行われている
ことである。
制御回路２９においてリセツト信号Ｒの立上り
の次のクロツクで制御信号MCを１回だけ出力す
るが、これは例えば次のようにして発生させれば
よい。即ち第６図に示すように、第５図に示した
リセツト信号Ｒが端子１３よりFETゲート３６
に与えられ、このゲート３６が端子１２からのク
ロツクCLにより制御されると、その出力をイン
バータ３７で反転した出力は第５図Ａに示すよう
にリセツト信号Ｒの立上りの直後のクロツクで立
下る信号となり、これがFETゲート３８に与え
られる。FETゲート３８はインバータ３９で反
転されたクロツクにより制御されるため、FET
ゲート３８の出力をインバータ４１で反転した出
力は第５図Ｂに示すように信号Ａの立下りから半
クロツク周期遅れて立上る信号となる。この信号
ＢはFETゲート４２に入力され、このゲート４
２は端子１２のクロツクにより制御されるため、
その出力は第５図Ｃに示すように信号Ｂよりも半
クロツク周期遅れて立上る。この信号Ｃと信号Ａ
とのNORが回路４３でとられ、その出力は制御
信号MCとなる。
の次のクロツクで制御信号MCを１回だけ出力す
るが、これは例えば次のようにして発生させれば
よい。即ち第６図に示すように、第５図に示した
リセツト信号Ｒが端子１３よりFETゲート３６
に与えられ、このゲート３６が端子１２からのク
ロツクCLにより制御されると、その出力をイン
バータ３７で反転した出力は第５図Ａに示すよう
にリセツト信号Ｒの立上りの直後のクロツクで立
下る信号となり、これがFETゲート３８に与え
られる。FETゲート３８はインバータ３９で反
転されたクロツクにより制御されるため、FET
ゲート３８の出力をインバータ４１で反転した出
力は第５図Ｂに示すように信号Ａの立下りから半
クロツク周期遅れて立上る信号となる。この信号
ＢはFETゲート４２に入力され、このゲート４
２は端子１２のクロツクにより制御されるため、
その出力は第５図Ｃに示すように信号Ｂよりも半
クロツク周期遅れて立上る。この信号Ｃと信号Ａ
とのNORが回路４３でとられ、その出力は制御
信号MCとなる。
この発明は以上説明したように、アドレス発生
装置にアドレス記憶回路をもたせることによつて
外部でアドレス修飾を行わせる回路の必要がな
い。従つてシステムの価格の低廉に寄与できる。
更にアドレス記憶回路を書込み消去可能な不揮発
性記憶素子を採用することによつてユーザーが自
由に起動アドレスを設定変更可能であり、ソフト
ウエアの変更によつて外部のハードウエアを変更
する必要がない利点がある。
装置にアドレス記憶回路をもたせることによつて
外部でアドレス修飾を行わせる回路の必要がな
い。従つてシステムの価格の低廉に寄与できる。
更にアドレス記憶回路を書込み消去可能な不揮発
性記憶素子を採用することによつてユーザーが自
由に起動アドレスを設定変更可能であり、ソフト
ウエアの変更によつて外部のハードウエアを変更
する必要がない利点がある。
第１図は従来のアドレス発生装置を示すブロツ
ク図、第２図は従来のアドレス発生装置を使用し
たメモリマツプを示す図、第３図は従来のアドレ
ス発生装置の動作タイムチヤート、第４図はこの
発明によるアドレス発生装置の一例を示すブロツ
ク図、第５図はその動作タイムチヤート、第６図
は制御信号MCの発生回路の例を示す回路図であ
る。 ２５……アドレス記憶回路、２８，３２……ゲ
ート回路、２９……アドレス制御回路、３１……
プログラムカウンタ、３３……論理演算回路、３
４，３５……一時記憶回路。
ク図、第２図は従来のアドレス発生装置を使用し
たメモリマツプを示す図、第３図は従来のアドレ
ス発生装置の動作タイムチヤート、第４図はこの
発明によるアドレス発生装置の一例を示すブロツ
ク図、第５図はその動作タイムチヤート、第６図
は制御信号MCの発生回路の例を示す回路図であ
る。 ２５……アドレス記憶回路、２８，３２……ゲ
ート回路、２９……アドレス制御回路、３１……
プログラムカウンタ、３３……論理演算回路、３
４，３５……一時記憶回路。
Claims (1)
- １ プログラムカウンタの内容をアドレスとして
プログラムメモリから命令を読出し、その読出さ
れた命令を解読実行する情報処理装置において、
外部から書込可能な不揮発性メモリと、リセツト
信号に応答して上記不揮発性メモリの内容と上記
プログラムカウンタの内容とを演算する論理演算
回路と、その出力を前記プログラムメモリのアド
レスとして供給する回路とを具備するアドレス発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP497579A JPS5597641A (en) | 1979-01-19 | 1979-01-19 | Address generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP497579A JPS5597641A (en) | 1979-01-19 | 1979-01-19 | Address generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597641A JPS5597641A (en) | 1980-07-25 |
| JPS623458B2 true JPS623458B2 (ja) | 1987-01-24 |
Family
ID=11598590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP497579A Granted JPS5597641A (en) | 1979-01-19 | 1979-01-19 | Address generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5597641A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839322A (ja) * | 1981-08-31 | 1983-03-08 | Nec Home Electronics Ltd | デ−タ処理装置 |
| JPS5965356A (ja) * | 1982-10-05 | 1984-04-13 | Nec Corp | シングル・チツプ・マイクロコンピユ−タ |
| JPH0256025A (ja) * | 1988-12-22 | 1990-02-26 | Seiko Epson Corp | １チップマイクロコンピュータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140455A (en) * | 1975-05-29 | 1976-12-03 | Sharp Corp | Program control device |
| JPS5396727A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | State set system |
-
1979
- 1979-01-19 JP JP497579A patent/JPS5597641A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140455A (en) * | 1975-05-29 | 1976-12-03 | Sharp Corp | Program control device |
| JPS5396727A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | State set system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597641A (en) | 1980-07-25 |
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