JPH09114678A - マイクロコンピュータの割り込み処理装置 - Google Patents
マイクロコンピュータの割り込み処理装置Info
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- JPH09114678A JPH09114678A JP26854595A JP26854595A JPH09114678A JP H09114678 A JPH09114678 A JP H09114678A JP 26854595 A JP26854595 A JP 26854595A JP 26854595 A JP26854595 A JP 26854595A JP H09114678 A JPH09114678 A JP H09114678A
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- volatile memory
- interrupt
- eeprom
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Abstract
(57)【要約】
【課題】 データの書き込み及び読み出しが可能な不揮
発性メモリをプログラムメモリとするマイクロコンピュ
ータにおいて、不揮発性メモリのデータ書き込み時に平
行して割り込み処理を実行できる様にする。 【解決手段】 データの書き込み及び読み出しが可能な
第１不揮発性メモリに書き込まれた割り込み処理の為の
プログラムデータと同一データが記憶された第２不揮発
性メモリと、第１及び第２不揮発性メモリをアクセスす
るプログラムカウンタと、各種割り込み要求に対応する
アドレス値にプログラムカウンタの値を変更する割り込
みベクタ発生回路と、第１不揮発性メモリへのデータ書
き込み中に割り込み要求が発生した時、割り込みベクタ
発生回路を制御して、プログラムカウンタが第２不揮発
性メモリを指定する様にする制御回路と、を備え、第１
不揮発性メモリのデータ書き込み動作中に割り込み処理
を実行可能とした。
発性メモリをプログラムメモリとするマイクロコンピュ
ータにおいて、不揮発性メモリのデータ書き込み時に平
行して割り込み処理を実行できる様にする。 【解決手段】 データの書き込み及び読み出しが可能な
第１不揮発性メモリに書き込まれた割り込み処理の為の
プログラムデータと同一データが記憶された第２不揮発
性メモリと、第１及び第２不揮発性メモリをアクセスす
るプログラムカウンタと、各種割り込み要求に対応する
アドレス値にプログラムカウンタの値を変更する割り込
みベクタ発生回路と、第１不揮発性メモリへのデータ書
き込み中に割り込み要求が発生した時、割り込みベクタ
発生回路を制御して、プログラムカウンタが第２不揮発
性メモリを指定する様にする制御回路と、を備え、第１
不揮発性メモリのデータ書き込み動作中に割り込み処理
を実行可能とした。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
の所定記憶領域を１チップマイクロコンピュータの動作
制御の為のプログラムデータ記憶領域として使用する、
マイクロコンピュータの割り込み処理装置に関する。
及び読み出しが可能なＥＥＰＲＯＭ等の不揮発性メモリ
の所定記憶領域を１チップマイクロコンピュータの動作
制御の為のプログラムデータ記憶領域として使用する、
マイクロコンピュータの割り込み処理装置に関する。
【０００２】
【従来の技術】一般に、１チップマイクロコンピュータ
に内蔵される、該１チップマイクロコンピュータの動作
制御を行う為のプログラムデータを記憶するプログラム
メモリとしては、読み出し専用のマスクＲＯＭ、書き込
み及び読み出しが可能なＥＰＲＯＭ及びＥＥＰＲＯＭ等
がある。
に内蔵される、該１チップマイクロコンピュータの動作
制御を行う為のプログラムデータを記憶するプログラム
メモリとしては、読み出し専用のマスクＲＯＭ、書き込
み及び読み出しが可能なＥＰＲＯＭ及びＥＥＰＲＯＭ等
がある。
【０００３】後者の不揮発性メモリの場合、前者のマス
クＲＯＭに比べて、データの一部書き換えが可能という
利点を有している。具体的には、前記不揮発性メモリの
記憶領域は複数バイト単位（１ページ）毎の書き換えが
可能となっている。そして、書き換えデータを蓄える為
の前記複数バイトの記憶容量を有するＲＡＭが設けられ
ている。前記ＲＡＭへのデータ書き込み動作は、前記不
揮発性メモリから読み出されたプログラムデータの解読
結果に基づき行われるが、前記ＲＡＭから前記不揮発性
メモリへのデータ書き込み動作時は、プログラム動作は
停止しており、ロジック回路等を用いてハード的に行わ
れる。言い換えれば、前記ＲＡＭから前記不揮発性メモ
リへのデータ書き込みが終了するまでは、プログラム動
作は再開されない構成となっている。
クＲＯＭに比べて、データの一部書き換えが可能という
利点を有している。具体的には、前記不揮発性メモリの
記憶領域は複数バイト単位（１ページ）毎の書き換えが
可能となっている。そして、書き換えデータを蓄える為
の前記複数バイトの記憶容量を有するＲＡＭが設けられ
ている。前記ＲＡＭへのデータ書き込み動作は、前記不
揮発性メモリから読み出されたプログラムデータの解読
結果に基づき行われるが、前記ＲＡＭから前記不揮発性
メモリへのデータ書き込み動作時は、プログラム動作は
停止しており、ロジック回路等を用いてハード的に行わ
れる。言い換えれば、前記ＲＡＭから前記不揮発性メモ
リへのデータ書き込みが終了するまでは、プログラム動
作は再開されない構成となっている。
【０００４】
【発明が解決しようとする課題】よって、前記ＲＡＭか
ら前記不揮発性メモリへのデータ書き込み時に、割り込
み要求が発生した場合、上記したデータ書き込みが終了
するまで、割り込み要求に基づく割り込み処理を実行で
きない問題があった。例えば、前記不揮発性メモリの１
ページを１２８バイトとすると、１２８バイト分のデー
タ書き込みには約５ｍｓｅｃ程度の時間を要することに
なり、急を要する割り込み処理には極めて不都合であっ
た。
ら前記不揮発性メモリへのデータ書き込み時に、割り込
み要求が発生した場合、上記したデータ書き込みが終了
するまで、割り込み要求に基づく割り込み処理を実行で
きない問題があった。例えば、前記不揮発性メモリの１
ページを１２８バイトとすると、１２８バイト分のデー
タ書き込みには約５ｍｓｅｃ程度の時間を要することに
なり、急を要する割り込み処理には極めて不都合であっ
た。
【０００５】そこで、本発明は、前記不揮発性メモリの
データ書き込みと平行して割り込み処理も実行できるマ
イクロコンピュータの割り込み処理装置を提供すること
を目的とする。
データ書き込みと平行して割り込み処理も実行できるマ
イクロコンピュータの割り込み処理装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能な第１不揮
発性メモリを内蔵し、該第１不揮発性メモリの所定領域
に記憶されたプログラムデータに基づき、通常動作又は
割り込み要求に対応する割り込み処理動作を行う１チッ
プマイクロコンピュータにおいて、前記第１不揮発性メ
モリに書き込まれた割り込み要求に基づく割り込み処理
を実行する為のプログラムデータと同一若しくは異なる
プログラムデータが記憶された第２不揮発性メモリと、
前記第１及び第２不揮発性メモリをアクセスするプログ
ラムカウンタと、各種割り込み要求に対応するアドレス
値に前記プログラムカウンタの値を変更する割り込みベ
クタ発生回路と、前記第１不揮発性メモリの所定領域へ
のデータ書き込み中に割り込み要求が発生した時、前記
プログラムカウンタが前記第２不揮発性メモリを指定す
る様にする制御回路と、を備え、前記第１不揮発性メモ
リのデータ書き込み動作と平行して割り込み処理を実行
可能とした点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、データの書き込み及び読み出しが可能な第１不揮
発性メモリを内蔵し、該第１不揮発性メモリの所定領域
に記憶されたプログラムデータに基づき、通常動作又は
割り込み要求に対応する割り込み処理動作を行う１チッ
プマイクロコンピュータにおいて、前記第１不揮発性メ
モリに書き込まれた割り込み要求に基づく割り込み処理
を実行する為のプログラムデータと同一若しくは異なる
プログラムデータが記憶された第２不揮発性メモリと、
前記第１及び第２不揮発性メモリをアクセスするプログ
ラムカウンタと、各種割り込み要求に対応するアドレス
値に前記プログラムカウンタの値を変更する割り込みベ
クタ発生回路と、前記第１不揮発性メモリの所定領域へ
のデータ書き込み中に割り込み要求が発生した時、前記
プログラムカウンタが前記第２不揮発性メモリを指定す
る様にする制御回路と、を備え、前記第１不揮発性メモ
リのデータ書き込み動作と平行して割り込み処理を実行
可能とした点である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータ割
り込み処理装置を示す図であり、１チップマイクロコン
ピュータの内部構成を示している。図１において、
（１）はＥＥＰＲＯＭ（第１不揮発性メモリ）であり、
１チップマイクロコンピュータの動作制御を行う為のプ
ログラムデータ及びその他の各種データが書き込まれた
ものである。該ＥＥＰＲＯＭ（１）は「００００Ｈ」か
ら［ＦＦＦＦＨ」までのアドレスを有するものとする。
但し、Ｈはヘキサデシマルである。また、該ＥＥＰＲＯ
Ｍ（１）内部に示した破線の区切りが１ページ（例えば
１２８バイト）を表すものとする。該ＥＥＰＲＯＭ
（１）は１ページ毎のデータ書き換えが可能である。
的に説明する。図１は本発明のマイクロコンピュータ割
り込み処理装置を示す図であり、１チップマイクロコン
ピュータの内部構成を示している。図１において、
（１）はＥＥＰＲＯＭ（第１不揮発性メモリ）であり、
１チップマイクロコンピュータの動作制御を行う為のプ
ログラムデータ及びその他の各種データが書き込まれた
ものである。該ＥＥＰＲＯＭ（１）は「００００Ｈ」か
ら［ＦＦＦＦＨ」までのアドレスを有するものとする。
但し、Ｈはヘキサデシマルである。また、該ＥＥＰＲＯ
Ｍ（１）内部に示した破線の区切りが１ページ（例えば
１２８バイト）を表すものとする。該ＥＥＰＲＯＭ
（１）は１ページ毎のデータ書き換えが可能である。
【０００８】（２）はマスクＲＯＭ（第２不揮発性メモ
リ）であり、ＥＥＰＲＯＭ（１）と同様に、「００００
Ｈ」から「ＦＦＦＦＨ」のアドレスを有している。即
ち、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）のアド
レスは、異なるアドレス空間ではあるが、同一アドレス
となっている。別の見方をすると、ＥＥＰＲＯＭ（１）
及びマスクＲＯＭ（２）のアドレスは、後述する同じプ
ログラムカウンタで指定され、ＥＥＰＲＯＭ（１）及び
マスクＲＯＭ（２）のデータ出力選択は後述するＲＳフ
リップフロップから出力されるメモリ選択信号により行
われる。そして、該マスクＲＯＭ（２）には、ＥＥＰＲ
ＯＭ（１）に既に書き込まれている割り込み処理の為の
プログラムデータと同一若しくは異なったプログラムデ
ータが書き込まれる。尚、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）に対する割り込み処理の為のプログラム
データは、同一アドレスに書き込まれる。割り込み要求
の種類には、タイマ割り込み、外部割り込み等がある
が、例えばタイマ割り込み要求の為のプログラムデータ
がＥＥＰＲＯＭ（１）の「００１ＢＨ」に書き込まれて
いるとすると、このプログラムデータはマスクＲＯＭ
（２）の「００１ＢＨ」に同様に書き込まれる。
リ）であり、ＥＥＰＲＯＭ（１）と同様に、「００００
Ｈ」から「ＦＦＦＦＨ」のアドレスを有している。即
ち、ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）のアド
レスは、異なるアドレス空間ではあるが、同一アドレス
となっている。別の見方をすると、ＥＥＰＲＯＭ（１）
及びマスクＲＯＭ（２）のアドレスは、後述する同じプ
ログラムカウンタで指定され、ＥＥＰＲＯＭ（１）及び
マスクＲＯＭ（２）のデータ出力選択は後述するＲＳフ
リップフロップから出力されるメモリ選択信号により行
われる。そして、該マスクＲＯＭ（２）には、ＥＥＰＲ
ＯＭ（１）に既に書き込まれている割り込み処理の為の
プログラムデータと同一若しくは異なったプログラムデ
ータが書き込まれる。尚、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）に対する割り込み処理の為のプログラム
データは、同一アドレスに書き込まれる。割り込み要求
の種類には、タイマ割り込み、外部割り込み等がある
が、例えばタイマ割り込み要求の為のプログラムデータ
がＥＥＰＲＯＭ（１）の「００１ＢＨ」に書き込まれて
いるとすると、このプログラムデータはマスクＲＯＭ
（２）の「００１ＢＨ」に同様に書き込まれる。
【０００９】（３）はプログラムカウンタＰＣであり、
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方のアドレスを、前記メモリ選択信号に応じてアクセス
するものである。（４）はページアドレスラッチであ
り、ＥＥＰＲＯＭ（１）のデータ書き換えを行う時にペ
ージ指定を行うものであり、クロックＣＬＫに同期し
て、プログラムカウンタ（３）から出力されるページ指
定に必要なアドレスデータの上位９ビットをラッチする
ものである。ここで、クロックＣＬＫをページアドレス
ラッチ（４）に印加する為にＡＮＤゲート（５）が設け
られている。該ＡＮＤゲート（５）には、ＥＥＰＲＯＭ
（１）をデータ書き込みモードとする時に「１」となる
信号ＭＯＤＥ、ＲＡＭ（２）への書き込みを指定する時
に「１」となる信号ＡＲＥＡ、及びクロックＣＬＫ０が
印加される。従って、信号ＭＯＤＥ及びＡＲＥＡが共に
「１」となっている時にＡＮＤゲート（５）からクロッ
クＣＬＫ０と等しいクロックＣＬＫが出力されページア
ドレスラッチ（４）に印加される。
ＥＥＰＲＯＭ（１）及びマスクＲＯＭ（２）の何れか一
方のアドレスを、前記メモリ選択信号に応じてアクセス
するものである。（４）はページアドレスラッチであ
り、ＥＥＰＲＯＭ（１）のデータ書き換えを行う時にペ
ージ指定を行うものであり、クロックＣＬＫに同期し
て、プログラムカウンタ（３）から出力されるページ指
定に必要なアドレスデータの上位９ビットをラッチする
ものである。ここで、クロックＣＬＫをページアドレス
ラッチ（４）に印加する為にＡＮＤゲート（５）が設け
られている。該ＡＮＤゲート（５）には、ＥＥＰＲＯＭ
（１）をデータ書き込みモードとする時に「１」となる
信号ＭＯＤＥ、ＲＡＭ（２）への書き込みを指定する時
に「１」となる信号ＡＲＥＡ、及びクロックＣＬＫ０が
印加される。従って、信号ＭＯＤＥ及びＡＲＥＡが共に
「１」となっている時にＡＮＤゲート（５）からクロッ
クＣＬＫ０と等しいクロックＣＬＫが出力されページア
ドレスラッチ（４）に印加される。
【００１０】ＡＮＤゲート（６）（７）及びＯＲゲート
（８）はマルチプレクサを構成し、ＥＥＰＲＯＭ（１）
の全アドレス数に合わせて１６個設けられている。１６
個のＡＮＤゲート（６）の一方の入力には、プログラム
カウンタ（３）から出力される１６ビットのアドレスデ
ータが各々印加される。また、上位９個のＡＮＤゲート
（７）の一方の入力には、ページアドレスラッチ（４）
にラッチされたアドレスデータの上位９ビットが印加さ
れる。更に、１６個のＡＮＤゲート（６）の他方の入力
には信号ＭＯＤＥが反転印加されると共に１６個のＡＮ
Ｄゲート（７）の他方の入力には信号ＭＯＤＥがそのま
ま印加される。即ち、ＥＥＰＲＯＭ（１）のデータ書き
換えを行う場合は、信号ＭＯＤＥが「１」となっている
為、ページアドレスラッチ（４）のアドレス値がＥＥＰ
ＲＯＭ（１）に印加され、該ＥＥＰＲＯＭ（１）のペー
ジ指定が行われる。一方、ＥＥＰＲＯＭ（１）を通常の
データ読み出し状態として使用する場合は、信号ＭＯＤ
Ｅが「０」の為、ＥＥＰＲＯＭ（１）はプログラムカウ
ンタ（３）の値によって直接アクセスされる。尚、ＥＥ
ＰＲＯＭ（１）にデータ書き込みを行う期間は、ライト
イネーブル信号＊ＷＥ１が「０」となっている。
（８）はマルチプレクサを構成し、ＥＥＰＲＯＭ（１）
の全アドレス数に合わせて１６個設けられている。１６
個のＡＮＤゲート（６）の一方の入力には、プログラム
カウンタ（３）から出力される１６ビットのアドレスデ
ータが各々印加される。また、上位９個のＡＮＤゲート
（７）の一方の入力には、ページアドレスラッチ（４）
にラッチされたアドレスデータの上位９ビットが印加さ
れる。更に、１６個のＡＮＤゲート（６）の他方の入力
には信号ＭＯＤＥが反転印加されると共に１６個のＡＮ
Ｄゲート（７）の他方の入力には信号ＭＯＤＥがそのま
ま印加される。即ち、ＥＥＰＲＯＭ（１）のデータ書き
換えを行う場合は、信号ＭＯＤＥが「１」となっている
為、ページアドレスラッチ（４）のアドレス値がＥＥＰ
ＲＯＭ（１）に印加され、該ＥＥＰＲＯＭ（１）のペー
ジ指定が行われる。一方、ＥＥＰＲＯＭ（１）を通常の
データ読み出し状態として使用する場合は、信号ＭＯＤ
Ｅが「０」の為、ＥＥＰＲＯＭ（１）はプログラムカウ
ンタ（３）の値によって直接アクセスされる。尚、ＥＥ
ＰＲＯＭ（１）にデータ書き込みを行う期間は、ライト
イネーブル信号＊ＷＥ１が「０」となっている。
【００１１】（９）はＲＡＭであり、ＥＥＰＲＯＭ
（１）の１ページ（１２８バイト）分の記憶容量を有す
る。該ＲＡＭ（９）は、ＥＥＰＲＯＭ（１）に書き込む
べき１２８バイト分のデータを記憶するものである。
（１０）はページ内アドレスラッチであり、ＲＡＭ
（９）の１２８バイトをアクセスする為に、前記クロッ
クＣＬＫに同期して、プログラムカウンタ（３）から出
力されるアドレスデータの下位７ビットをラッチするも
のである。該ページ内アドレスラッチ（１０）のラッチ
動作はページアドレスラッチ（４）のラッチ動作と同時
に行われる。ＲＡＭ（９）は、ページ内アドレスラッチ
（１０）の値でアクセスされ、１２８バイト分のデータ
の書き込みを行う。この書き込み期間中はライトイネー
ブル信号＊ＷＥ２は「０」となる。ＲＡＭ（９）に記憶
される書き込みデータは、１バイト分ずつ入力ポート
（１１）に印加され、その後、内部バス（１２）を介し
てアキュムレータＡＣＣ（１３）に一旦蓄えられた後、
再び内部バス（１２）を介してＲＡＭ（９）の指定アド
レスに書き込まれる。この動作を１２８回繰り返す。
（１）の１ページ（１２８バイト）分の記憶容量を有す
る。該ＲＡＭ（９）は、ＥＥＰＲＯＭ（１）に書き込む
べき１２８バイト分のデータを記憶するものである。
（１０）はページ内アドレスラッチであり、ＲＡＭ
（９）の１２８バイトをアクセスする為に、前記クロッ
クＣＬＫに同期して、プログラムカウンタ（３）から出
力されるアドレスデータの下位７ビットをラッチするも
のである。該ページ内アドレスラッチ（１０）のラッチ
動作はページアドレスラッチ（４）のラッチ動作と同時
に行われる。ＲＡＭ（９）は、ページ内アドレスラッチ
（１０）の値でアクセスされ、１２８バイト分のデータ
の書き込みを行う。この書き込み期間中はライトイネー
ブル信号＊ＷＥ２は「０」となる。ＲＡＭ（９）に記憶
される書き込みデータは、１バイト分ずつ入力ポート
（１１）に印加され、その後、内部バス（１２）を介し
てアキュムレータＡＣＣ（１３）に一旦蓄えられた後、
再び内部バス（１２）を介してＲＡＭ（９）の指定アド
レスに書き込まれる。この動作を１２８回繰り返す。
【００１２】（１４）は所定周波数の発振クロックを発
生する発振器である。（１５）は前記発振クロックを所
定分周する分周器である。（１６）はタイマであり、分
周器（１５）の分周クロックで計数を行い、ＡＮＤゲー
ト（５）から出力されるクロックＣＬＫでリセットされ
るものである。該タイマ（１６）にクロックＣＬＫが印
加される状態とは、ＲＡＭ（２）が書き込み状態となっ
ていることを意味しており、ＲＡＭ（９）へのデータ書
き込み中は定期的にクロックＣＬＫがタイマ（１６）に
印加される為、該タイマ（１６）からはオーバーフロー
信号ＯＶＦ１は発生しない。ところが、ＲＡＭ（２）へ
のデータ書き込みが終了すると、信号ＡＲＥＡが「０」
となり、クロックＣＬＫは発生しなくなる。すると、タ
イマ（１６）は所定値までを計数してしまい、該タイマ
（１６）からはオーバーフロー信号ＯＶＦ１（＝
「１」）が発生する。（１７）は前記発振クロックを所
定分周する分周器である。ＡＮＤゲート（１８）には、
オーバーフロー信号ＯＶＦ１と分周器（１７）の分周ク
ロックとが印加される。即ち、ＡＮＤゲート（１８）か
らは、ＲＡＭ（２）への１ページ分のデータ書き込みが
終了した後に、分周器（１７）の分周クロックが出力さ
れる。尚、ページ内アドレスラッチ（１０）は、オーバ
ーフロー信号ＯＶＦ１を受けることによりリセットされ
る。
生する発振器である。（１５）は前記発振クロックを所
定分周する分周器である。（１６）はタイマであり、分
周器（１５）の分周クロックで計数を行い、ＡＮＤゲー
ト（５）から出力されるクロックＣＬＫでリセットされ
るものである。該タイマ（１６）にクロックＣＬＫが印
加される状態とは、ＲＡＭ（２）が書き込み状態となっ
ていることを意味しており、ＲＡＭ（９）へのデータ書
き込み中は定期的にクロックＣＬＫがタイマ（１６）に
印加される為、該タイマ（１６）からはオーバーフロー
信号ＯＶＦ１は発生しない。ところが、ＲＡＭ（２）へ
のデータ書き込みが終了すると、信号ＡＲＥＡが「０」
となり、クロックＣＬＫは発生しなくなる。すると、タ
イマ（１６）は所定値までを計数してしまい、該タイマ
（１６）からはオーバーフロー信号ＯＶＦ１（＝
「１」）が発生する。（１７）は前記発振クロックを所
定分周する分周器である。ＡＮＤゲート（１８）には、
オーバーフロー信号ＯＶＦ１と分周器（１７）の分周ク
ロックとが印加される。即ち、ＡＮＤゲート（１８）か
らは、ＲＡＭ（２）への１ページ分のデータ書き込みが
終了した後に、分周器（１７）の分周クロックが出力さ
れる。尚、ページ内アドレスラッチ（１０）は、オーバ
ーフロー信号ＯＶＦ１を受けることによりリセットされ
る。
【００１３】ＲＡＭ（２）への１ページ分のデータ書き
込みが終了すると、クロックＣＬＫが途絶え、プログラ
ムカウンタ（３）とＥＥＰＲＯＭ（１）及びＲＡＭ
（２）とはアクセスが遮断されてしまう。そこで、イン
クリメンタ（１９）が必要となる。該インクリメンタ
（１９）は、ＡＮＤゲート（１８）から出力される分周
クロックを受けてページ内アドレスラッチ（１０）のイ
ンクリメントをハード的に行う。例えば、ＥＥＰＲＯＭ
（１）の斜線部分の１ページが最終的にページアドレス
ラッチ（４）により指定されているとすると、ＲＡＭ
（９）に書き込まれている１２８バイト分のデータは、
インクリメンタ（１９）にてインクリメントされるペー
ジ内アドレスラッチ（１０）の値で順次アクセスされて
１バイト分ずつ読み出され、内部バス（１２）を介して
ＥＥＰＲＯＭ（１）の斜線部分の１ページに書き込まれ
る。
込みが終了すると、クロックＣＬＫが途絶え、プログラ
ムカウンタ（３）とＥＥＰＲＯＭ（１）及びＲＡＭ
（２）とはアクセスが遮断されてしまう。そこで、イン
クリメンタ（１９）が必要となる。該インクリメンタ
（１９）は、ＡＮＤゲート（１８）から出力される分周
クロックを受けてページ内アドレスラッチ（１０）のイ
ンクリメントをハード的に行う。例えば、ＥＥＰＲＯＭ
（１）の斜線部分の１ページが最終的にページアドレス
ラッチ（４）により指定されているとすると、ＲＡＭ
（９）に書き込まれている１２８バイト分のデータは、
インクリメンタ（１９）にてインクリメントされるペー
ジ内アドレスラッチ（１０）の値で順次アクセスされて
１バイト分ずつ読み出され、内部バス（１２）を介して
ＥＥＰＲＯＭ（１）の斜線部分の１ページに書き込まれ
る。
【００１４】よって、ＲＡＭ（２）からＥＥＰＲＯＭ
（１）へのデータ書き込み中は、ＥＥＰＲＯＭ（１）を
プログラムカウンタ（３）でアクセスできない為、従来
では、この最中に所定の割り込み要求が発生しても、割
り込み処理を実行できなかった訳である。本発明では、
この問題を解決できる。（２０）はタイマであり、ＡＮ
Ｄゲート（１８）から出力される分周クロックを計数す
る。ＲＡＭ（２）はこの分周クロックに同期してデータ
の読み出しを行う為、この分周クロックを１２８回計数
すれば、ＲＡＭ（２）からの１２８バイト分のデータ読
み出し即ちＥＥＰＲＯＭ（１）へのデータ書き込みを検
出できる。タイマ（２０）は、ＡＮＤゲート（１８）出
力を１２８回計数することによりオーバーフロー信号Ｏ
ＶＦ２を発生する。
（１）へのデータ書き込み中は、ＥＥＰＲＯＭ（１）を
プログラムカウンタ（３）でアクセスできない為、従来
では、この最中に所定の割り込み要求が発生しても、割
り込み処理を実行できなかった訳である。本発明では、
この問題を解決できる。（２０）はタイマであり、ＡＮ
Ｄゲート（１８）から出力される分周クロックを計数す
る。ＲＡＭ（２）はこの分周クロックに同期してデータ
の読み出しを行う為、この分周クロックを１２８回計数
すれば、ＲＡＭ（２）からの１２８バイト分のデータ読
み出し即ちＥＥＰＲＯＭ（１）へのデータ書き込みを検
出できる。タイマ（２０）は、ＡＮＤゲート（１８）出
力を１２８回計数することによりオーバーフロー信号Ｏ
ＶＦ２を発生する。
【００１５】（２１）は割り込みベクタ発生回路であ
り、各種割り込み要求に対応するアドレスデータをプロ
グラムカウンタ（３）にセットするものである。（２
２）は割り込み設定回路であり、多重割り込みが発生し
た場合に何れの割り込み要求を優先させるか、また、割
り込み要求の受付をイネーブル又はディセーブルとする
か等の設定をして、割り込みベクタ発生回路（２１）を
制御するものである。
り、各種割り込み要求に対応するアドレスデータをプロ
グラムカウンタ（３）にセットするものである。（２
２）は割り込み設定回路であり、多重割り込みが発生し
た場合に何れの割り込み要求を優先させるか、また、割
り込み要求の受付をイネーブル又はディセーブルとする
か等の設定をして、割り込みベクタ発生回路（２１）を
制御するものである。
【００１６】ＮＯＲゲート（２３）（２４）は前記ＲＳ
フリップフロップを構成する、請求項で言う制御回路で
あり、ＮＯＲゲート（２３）の一方の入力にはインバー
タ（２５）を介してライトイネーブル信号＊ＷＥ１が印
加され、ＮＯＲゲート（２４）にはオーバーフロー信号
ＯＶＦ２（＝「１」）と前記１チップマイクロコンピュ
ータのリセット時に発生するイニシャルクリア信号ＩＮ
Ｔ（＝「１」）とが印加される。従って、ＥＥＰＲＯＭ
（１）へのデータ書き込みがハード的に行われている期
間中は、ライトイネーブル信号＊ＷＥ１が「０」、且つ
オーバーフロー信号ＯＶＦ２及びイニシャルクリア信号
ＩＮＴが「０」の為、前記ＲＳフリップフロップがセッ
トされてＮＯＲゲート（２４）から「１」が出力され
る。この「１」出力は前記ＲＳフリップフロップから出
力されるメモリ選択信号ＳＥＬＥＣＴである。該メモリ
選択信号ＳＥＬＥＣＴは、インバータ（２８）を介して
ＥＥＰＲＯＭ（１）に「０」として印加されることによ
り、割り込み要求に基づくＥＥＰＲＯＭ（１）の読み出
しをディセーブル状態とし、且つ、前記メモリ選択信号
ＳＥＬＥＣＴは「１」の状態でマスクＲＯＭ（２）に印
加されることにより割り込み要求に基づくマスクＲＯＭ
（２）の読み出しをイネーブル状態とする。よって、Ｅ
ＥＰＲＯＭ（１）へのデータ書き込み中に所定の割り込
み要求が発生すると、割り込みベクタ発生回路（２１）
によりその割り込み要求に対応するアドレスデータがプ
ログラムカウンタ（３）にセットされ、そしてＥＥＰＲ
ＯＭ（１）に代わってマスクＲＯＭ（２）の読み出しが
実行され、ＥＥＰＲＯＭ（１）へのデータ書き込み動作
と平行して割り込み処理が実行されることになる。
フリップフロップを構成する、請求項で言う制御回路で
あり、ＮＯＲゲート（２３）の一方の入力にはインバー
タ（２５）を介してライトイネーブル信号＊ＷＥ１が印
加され、ＮＯＲゲート（２４）にはオーバーフロー信号
ＯＶＦ２（＝「１」）と前記１チップマイクロコンピュ
ータのリセット時に発生するイニシャルクリア信号ＩＮ
Ｔ（＝「１」）とが印加される。従って、ＥＥＰＲＯＭ
（１）へのデータ書き込みがハード的に行われている期
間中は、ライトイネーブル信号＊ＷＥ１が「０」、且つ
オーバーフロー信号ＯＶＦ２及びイニシャルクリア信号
ＩＮＴが「０」の為、前記ＲＳフリップフロップがセッ
トされてＮＯＲゲート（２４）から「１」が出力され
る。この「１」出力は前記ＲＳフリップフロップから出
力されるメモリ選択信号ＳＥＬＥＣＴである。該メモリ
選択信号ＳＥＬＥＣＴは、インバータ（２８）を介して
ＥＥＰＲＯＭ（１）に「０」として印加されることによ
り、割り込み要求に基づくＥＥＰＲＯＭ（１）の読み出
しをディセーブル状態とし、且つ、前記メモリ選択信号
ＳＥＬＥＣＴは「１」の状態でマスクＲＯＭ（２）に印
加されることにより割り込み要求に基づくマスクＲＯＭ
（２）の読み出しをイネーブル状態とする。よって、Ｅ
ＥＰＲＯＭ（１）へのデータ書き込み中に所定の割り込
み要求が発生すると、割り込みベクタ発生回路（２１）
によりその割り込み要求に対応するアドレスデータがプ
ログラムカウンタ（３）にセットされ、そしてＥＥＰＲ
ＯＭ（１）に代わってマスクＲＯＭ（２）の読み出しが
実行され、ＥＥＰＲＯＭ（１）へのデータ書き込み動作
と平行して割り込み処理が実行されることになる。
【００１７】一方、前記１チップマイクロコンピュータ
がリセットされた時点では、イニシャルクリア信号ＩＮ
Ｔのみが「１」となる為、前記ＲＳフリップフロップは
リセットされ、ＮＯＲゲート（２４）から出力されるメ
モリ選択信号ＳＥＬＥＣＴは「０」となる。即ち、プロ
グラムカウンタ（３）はＥＥＰＲＯＭ（１）をアクセス
する形となる。オーバーフロー信号ＯＶＦ２が発生した
時も同様である。よって、ＥＥＰＲＯＭ（１）にデータ
を書き込まない時は、割り込み要求が発生すると、ＥＥ
ＰＲＯＭ（１）に書き込まれた割り込み要求の為のプロ
グラムデータの記憶されたアドレスがプログラムカウン
タ（３）によってアクセスされ、このプログラムデータ
の解読結果に基づき、割り込み処理が実行される。
がリセットされた時点では、イニシャルクリア信号ＩＮ
Ｔのみが「１」となる為、前記ＲＳフリップフロップは
リセットされ、ＮＯＲゲート（２４）から出力されるメ
モリ選択信号ＳＥＬＥＣＴは「０」となる。即ち、プロ
グラムカウンタ（３）はＥＥＰＲＯＭ（１）をアクセス
する形となる。オーバーフロー信号ＯＶＦ２が発生した
時も同様である。よって、ＥＥＰＲＯＭ（１）にデータ
を書き込まない時は、割り込み要求が発生すると、ＥＥ
ＰＲＯＭ（１）に書き込まれた割り込み要求の為のプロ
グラムデータの記憶されたアドレスがプログラムカウン
タ（３）によってアクセスされ、このプログラムデータ
の解読結果に基づき、割り込み処理が実行される。
【００１８】（２６）は、ＥＥＰＲＯＭ（１）及びマス
クＲＯＭ（２）から読み出されたプログラムデータを内
部バス（１２）を介して保持するインストラクションレ
ジスタＩＲである。また、（２７）は、インストラクシ
ョンレジスタＩＲ（２６）にセットされたプログラムデ
ータを解読し、前記１チップマイクロコンピュータを動
作制御する為の制御信号を発生するインストラクション
デコーダＩＤＥＣである。勿論、割り込み要求に対する
制御信号もインストラクションデコーダ（２７）から得
られる。
クＲＯＭ（２）から読み出されたプログラムデータを内
部バス（１２）を介して保持するインストラクションレ
ジスタＩＲである。また、（２７）は、インストラクシ
ョンレジスタＩＲ（２６）にセットされたプログラムデ
ータを解読し、前記１チップマイクロコンピュータを動
作制御する為の制御信号を発生するインストラクション
デコーダＩＤＥＣである。勿論、割り込み要求に対する
制御信号もインストラクションデコーダ（２７）から得
られる。
【００１９】以上より、ＥＥＰＲＯＭ（１）へのデータ
書き込み中に、何らかの割り込み要求が発生したとして
も、マスクＲＯＭ（２）のプログラムデータが読み出さ
れる様に構成した為、ＥＥＰＲＯＭ（１）へのデータ書
き込みと平行して割り込み処理を実行できる。よって、
緊急を要する割り込み要求が発生したとしても即座に対
応でき、１チップマイクロコンピュータ内部でのデータ
処理に支障を来すこともない。
書き込み中に、何らかの割り込み要求が発生したとして
も、マスクＲＯＭ（２）のプログラムデータが読み出さ
れる様に構成した為、ＥＥＰＲＯＭ（１）へのデータ書
き込みと平行して割り込み処理を実行できる。よって、
緊急を要する割り込み要求が発生したとしても即座に対
応でき、１チップマイクロコンピュータ内部でのデータ
処理に支障を来すこともない。
【００２０】
【発明の効果】本発明によれば、第１不揮発性メモリへ
のデータ書き込み中に、何らかの割り込み要求が発生し
た場合でも、制御回路によって、第２不揮発性メモリの
データが読み出される様に構成した。これにより、第１
不揮発性メモリへのデータ書き込み動作と平行して割り
込み処理を実行できる。その為、緊急を要する割り込み
要求が発生したとしても即座に対応でき、１チップマイ
クロコンピュータ内部でのデータ処理に支障を来すこと
もない利点が得られる。
のデータ書き込み中に、何らかの割り込み要求が発生し
た場合でも、制御回路によって、第２不揮発性メモリの
データが読み出される様に構成した。これにより、第１
不揮発性メモリへのデータ書き込み動作と平行して割り
込み処理を実行できる。その為、緊急を要する割り込み
要求が発生したとしても即座に対応でき、１チップマイ
クロコンピュータ内部でのデータ処理に支障を来すこと
もない利点が得られる。
【図１】本発明のマイクロコンピュータの割り込み処理
装置を示す回路ブロック図である。
装置を示す回路ブロック図である。
（１） ＥＥＰＲＯＭ （２） マスクＲＯＭ （３） プログラムカウンタ （２１） 割り込みベクタ発生回路 （２３）（２４） ＮＯＲゲート
Claims (3)
- 【請求項１】 データの書き込み及び読み出しが可能な
第１不揮発性メモリを内蔵し、該第１不揮発性メモリの
所定領域に記憶されたプログラムデータに基づき、通常
動作又は割り込み要求に対応する割り込み処理動作を行
う１チップマイクロコンピュータにおいて、 前記第１不揮発性メモリに書き込まれた割り込み要求に
基づく割り込み処理を実行する為のプログラムデータと
同一若しくは異なるプログラムデータが記憶された第２
不揮発性メモリと、 前記第１及び第２不揮発性メモリをアクセスするプログ
ラムカウンタと、 各種割り込み要求に対応するアドレス値に前記プログラ
ムカウンタの値を変更する割り込みベクタ発生回路と、 前記第１不揮発性メモリの所定領域へのデータ書き込み
中に割り込み要求が発生した時、前記プログラムカウン
タが前記第２不揮発性メモリを指定する様にする制御回
路と、を備え、 前記第１不揮発性メモリのデータ書き込み動作と平行し
て割り込み処理を実行可能としたことを特徴とするマイ
クロコンピュータの割り込み処理装置。 - 【請求項２】 前記第１及び第２不揮発性メモリは、異
なるアドレス空間で同一アドレスを有することを特徴と
する請求項１記載のマイクロコンピュータの割り込み処
理装置。 - 【請求項３】 前記制御回路は、前記第１不揮発性メモ
リへのデータ書き込み中は該第１不揮発性メモリの為の
書き込み許可信号を受けることにより前記プログラムカ
ウンタが前記第２不揮発性メモリをアクセスでき、且
つ、前記第１不揮発性メモリへのデータの書き込みが終
了した時は書き込み終了信号を受けることにより前記プ
ログラムカウンタが前記第１不揮発性メモリをアクセス
できる様にメモリ選択信号を発生することを特徴とする
請求項２記載のマイクロコンピュータの割り込み処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26854595A JPH09114678A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータの割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26854595A JPH09114678A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータの割り込み処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114678A true JPH09114678A (ja) | 1997-05-02 |
Family
ID=17460023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26854595A Pending JPH09114678A (ja) | 1995-10-17 | 1995-10-17 | マイクロコンピュータの割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| KR100328426B1 (ko) * | 1996-09-20 | 2002-03-16 | 피터 엔. 데트킨 | 프로그램 중지 명령을 갖는 비휘발성 기록가능 메모리 |
| US8616437B2 (en) | 2004-08-09 | 2013-12-31 | Samsung Electronics Co., Ltd. | IC card and IC card system having suspend/resume functions |
-
1995
- 1995-10-17 JP JP26854595A patent/JPH09114678A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328426B1 (ko) * | 1996-09-20 | 2002-03-16 | 피터 엔. 데트킨 | 프로그램 중지 명령을 갖는 비휘발성 기록가능 메모리 |
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| US8616437B2 (en) | 2004-08-09 | 2013-12-31 | Samsung Electronics Co., Ltd. | IC card and IC card system having suspend/resume functions |
| US8870062B2 (en) | 2004-08-09 | 2014-10-28 | Samsung Electronics Co., Ltd. | IC card and IC card system having suspend/resume functions |
| US9004349B2 (en) | 2004-08-09 | 2015-04-14 | Samsung Electronics Co., Ltd. | IC card and IC card system having suspend/resume functions |
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