JPH07504282A

JPH07504282A - マイクロコントローラパワーアップ遅延装置

Info

Publication number: JPH07504282A
Application number: JP5509302A
Authority: JP
Inventors: ヤック，ランディ　エル．; ミトラ，サミット
Original assignee: マイクロチップテクノロジーインコーポレイテッド
Priority date: 1991-11-12
Filing date: 1992-11-12
Publication date: 1995-05-11
Also published as: EP0746817A4; DE69231230D1; EP0746817B1; WO1993010493A1; US5454114A; DE69231230T2; EP0746817A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】マイクロコントローラパワーアップ遅延装置発明の背景本発明は、一般には、半導体マイクロコントローラに関するものであり、さらに詳しく言えば、マイクロコントローラ用のパワーオン検出及び遅延装置に関するものである。

マイクロプロセッサは、高度で迅速なリアルタイム制御能力を必要とする複雑な装置及び機器に使われている。その分野では、割り込み処理チップ、プログラム可能なタイマーチップ、ＲＯＭ及びＲＡＭチップと共に１６または３２ビツトの大きなマイクロプロセッサを使用する代わりに、全ての周辺装置が同一のチップに搭載された単一チップマイクロプロセッサを使用するようになった。拡張モードでのチップの動作によって、多用途のオールオンチップ特性を獲得することができる。マイクロコントローラは、現在、広い範囲で様々なアプリケーションに使用されており、新しいアプリケーションが殆ど毎日のように発見されている。

小型のポケットサイズページャなどのような手持ち式の機器では、マイクロプロセッサは受けた文字に応答して、それを解釈し、信号音を発生させ、ユーザに到着したメツセージを知らせ（または、ユーザが聞こえないモードを好む時はそうではない）、適切なディスプレイ、通常、ＬＣＤ上に、受けたメツセージの最後の幾つかのうちで複数のメツセージを生成する。マイクロコントローラは更に、所定の期間内に受けたメツセージのどれかまたは全部をその内部メモリから取り消すことができる。チップは、また、１ミリ秒毎またはそれ以下の期間毎に何千というテストを実施することができるメータまたはテスタ等の他の機器でも使用できる。

その他のアプリケーションとしては、パーソナルコンピュータ用キーボードコントローラがあり、その内部でマイクロプロセッサは、プロセッサによって以前に処理された多数のタスクを出力するように働く。チップは、連続して、一連の診断プロシージャを実行し、問題を検出するとプロセッサに知らせる。

パーソナルコンピュータの他のアプリケーションとしては、命令解釈及びデータ転送用モデム、プリンタが動作するかなり低い速度でプリンタを駆動するためのデータの高速ダンピング用またはカラープロッタ用プリンタバッファ、カラーコピー、電子タイプライタ−、ケーブルテレビ端末装置、芝生水撒きコントローラ、クレジットカード電話装置、エンジン制御モジュール、ロック防止ブレーキシステム、ユーザの好みによる所望の乗り心地の柔軟性ま・たは堅さを示すための自動車サスペンション制御、及び産業的または消費者カスタマ−によって日常的に使用される他の多くのアプリケーションで、マイクロコントローラが使用される。

リアルタイムマイクロコントローラは、信号処理アルゴリズム及びその他の数値演算において、迅速に「解」を得ることか可能し、同様に、モータの位置と速度の制御、リレーの開閉及び上記のようなその他のリアルタイムのイベントを制御するために適したマイクロコンピュータである。マイクロコントローラの中央処理装［（ＣＰＵ）は、そのような制御の目的のために周辺装置と共同して動作する。周辺装置とは、タイマー、信号ポート、及びボー速度ジェネレータ等の装置である。

マイクロコントローラの始動またはパワーオンを制御するための従来技術の方法は、普通、その部分が外部からリセット状態に維持されている間、パワー（電力、電圧など）を一定の閾値で検出するためのバイポーラトランジスタまたはアナログ集積回路等の外部素子の使用を含む。そのような方法の重大な欠点は、そのために装置上のピンの１つを使用しなければならず、また、安定したクロックを検出するための手段が備えられていないことである。

その他の従来技術は、パワーとクロックの両方が安定化する時間を与えるための経過時間カウンタを使用するが、この技術は、固定時間を用意するだけであり、緩慢なパワー上昇及び／または低いクロック周波数を扱う信頼性が低い。

発明の要旨要するに、本発明によると、プロセッサは、実行に必要とされるパワー及びクロックが安定する前に実行することを防止されている。好ましい１実施例では、パワーレベル検出器と経過時間カウンタを使用して、パワーが所望の作動範囲内にあることを確実にする。クロックが安定していることを確実にするためにパルスカウンタを使用する。プロセッサが実行を禁止されている間隔は、経過時間とパルスカウンタの一時停止期間より大きい。

デュアルタイマ方式によって、マイクロコントローラがリセット回路を去ることを許可される前にパワーとクロックが安定化する時間を与える。これによって、パワーが適切な動作範囲内にあり、クロックが適切に動作し且つ安定であることが確保され、従って、マイクロコントローラが適切に実行できることが確実になる。

従って、本発明の主な目的は、マイクロコントローラの電源とクロックがオンになり、各々適切な動作範囲及び周波数で安定化するまでいかなる実行を禁止することによって、マイクロコントローラによる適切な実行を確実にすることを助ける装置及び方法を提供することにある。

本発明の具体的な目的は、その目的のためにデュアルタイマ方式を使用するマイクロコントローラを提供することにある。

図面の簡単な説明本発明の上記及びその他の目的、特徴及び付帯効果は、添付図面を参照して行う下記の実施例の詳細な説明から明らかになろう。

第１図は、本発明の好ましい１実施例を含むマイクロコントローラチップ全体のブロック図であり、第２図は、第１図のマイクロコントローラチップの内部クロック図を示すタイミング図であり、第３図は、第１図のマイクロコントローラチップのための４つの異なる選択可能な発振器モードの単純化されたブロック図である部分（ａ）　、（ｂ）及び（Ｃ）（部分（ｃ）はほとんど２つのモードを示している）を含む図であり、第４図は、第１図のマイクロコントローラチップの命令サイクルでの命令フェッチ／実行パイプラインのタイミング図であり、第５図は、異なる構成のプログラムメモリを選択することによって選択できる第１図のマイクロコントローラチップの異なる動作モードのメモリマツプであり、 −１ｇ６図は、外部プログラムメモリ続出及び書込み用のタイミング図であり、第７図は、二一モニックコードでの第１図のマイクロコントローラの命令セットの命令デコードマツプの１例であり、第８図は、マイクロコントローラ用のオンチップリセット回路の単純化されたブロック図であり、第９図は、第８図のリセット回路の１部分のタイミング図であり、第１０図は、マイクロコントローラの自動プログラミングに使用される好ましいプログラミングアルゴリズムであり、第１１図は、自動プログラマの単純化したブロック図であり、第１２図は、自動プログラマのタイミング図であり、第１３図は、マイクロコントローラのテストモードレジスタを図示したテーブルであり、第１４図は、ヒユーズを飛ばすことなく、装置の構成を可能にするために、マイクロコントーラの構成ヒユーズをエミュレートするテストラッチの組織を図示したテーブルである。

詳細な説明本発明は、高性能のＥＰＲＯＭをベースとする８ビツトマイクロコントローラについて説明するが、これは、単なる例に過ぎず、本発明の範囲を限定するものではない。１つの適切な実施例では、マイクロコントローラは、複雑なリアルタイム制御アプリケーションを実行するための周辺装置資源のアレーと共に２５０ナノ秒（ｎｓ）の命令サイクルを有する中央処理装置（ＣＰＵ）を組み込んだＣＭＯ３半導体集積回路チップ内に製造される。そのような装置が適した制御アプリケーションの幾つかは、本明細書の上記“発明の背景１に記載されている。ＥＰＲＯＭをベースとする装置によって、ユーザは、ウィンドウ付きセラミックデュアルインラインパッケージ（ｃｅｒａｍｉｃ　ＤＩＰ又はＣＥＲＤＩＰ）バージョンのコードを作成してテストし、それを実行した後、コスト効率がより高い、 −回のプログラムが可能な（ｏｎｅ−ｔ　ｉＩＩＩｅｐｒｏｇｒａｍｍａｂｌｅ）　（ＯＴ　Ｐ　）プラスチックＤＩＰパッケージバージョンでの製造に移ることができる。

この実施例におけるＣＰＵの特徴は、好ましくは、完全にスタティックな設計を含むことである。すなわち、８ビット幅のデータバス、１６ビツト幅の命令（全ての単一のワード）、大部分の時はｌサイクルの命令でそれ以外は２サイクルの命令、１６メガヘルツ（ＭＨｚ）またはそれ以上の周波数（例えば、２０または２５ＭＨｚ）での２５０ｎｓのサイクル時間、１メガビツトのアドレス可能なプログラムメモリ空間（６４Ｋ　ｘ　１６フオーマツト）、直接アドレッシング、間接アドレッシング（自動インクリメント及びデクリメント付き）、イミディエイトアドレッシング、相対アドレッシング、及び、マイクロコントローラモード、安全（コード保護）マイクロコントローラモード、拡張マイクロコントローラモード（内部及び外部両方のプログラムメモリアクセス）及びマイクロプロセッサモード（外部プログラムメモリだけのアクセス）を含む４つの動作モードである。

好ましくは、高度のデバイス集積化技術により、それは、３２にオン−チップ（すなわち、チップそれ自体にマイクロコントローラと共に埋め込まれた）ＥＰＲＯＭプログラムメモリと、２にの汎用レジスタ（ＳＲＡＭ）と、特定機能レジスタ、ハードウェアスタック、外部／内部割り込み、Ｉｌｏ、タイマー／カウンタ、キャプチャレジスタ、高速ＰＷＭ出力（１０ビツト、１５．６　Ｋｔｌｚ）及びボー速度ジェネレータを備えるシリアルボート（汎用同期／非同期送受信回路すなわちＵＳＡＲＴ）を含む。

発明の特徴の少なくとも幾つかが適用されているここに説明する実施例のマイクロプロセッサの特徴のあるものは、信頼性の高い動作のためにそれ自体のオンチップＲＣ（抵抗−コンデンサ）発振器を備えるウォッチドッグタイマ（監視タイマー）、節電スリーブモード、外部回路を少なくするためのオンチップパワーアップタイマー及びパワーオンリセット特性、オンチップ発振器始動タイマー、標準的な水晶発振器、低周波数水晶発振器及び２６発振器または外部クロックを含むヒユーズセレクタ発振器オプション、及び溶融可能なコード保護である。

本発明が使用されるマイクロコントローラは、高性能であり、それは、従来の縮小命令セットコンピュータ（ＲＩＳＣ）型マイクロプロセッサに見られるアーキテクチャ上の特徴に一部起因する。プログラムとデータが別々のメモリ（各々、プログラムメモリ及びデータメモリと呼ぶ）からアクセスされる変更ハーヴアード（Ｈａｒｖａｒｄ）アーキテクチャが使用される。バンド幅は、プログラムとデータが同じメモリからフェッチされる伝統的なフォンーノイマン（Ｖｏｎ−Ｎｅｕａ＋ａｎ）アーキテクチャについて改良されている。プログラム及びデータメモリを分離することによって、また、命令を８ビット幅以外のデータワードにサイズ決定することができる。マイクロコントローラ内では、１６ビツト幅の命令コードが使用され、従って、単一ワードの命令が全体にわたって可能である。

完全な１６ビツト幅プログラムメモリアクセスバスは、１つのサイクルで１６ビツトの命令をフェッチし、２段バイブラインは命令のフェッチと実行を平行して実施する。従って、下記に記載する全ての命令は、プログラム分岐かプログラムメモリとデータメモリ間でデータを転送するための特定の命令を除いて、ｌサイクル＜２５０ｎｓ、　１．６Ｍｔｌｚ）内に実行する。

マイクロコントローラは、Ｃ６４Ｋ　ｘ　１６］のプログラムメモリ空間をアドレスし、チップ上に［２Ｋ　Ｘ　１６］のＥＰＲＯＭプログラムメモリを集積化する。プログラムの実行は、内部だけであるマイクロコントローラモードで、または、外部だけであるマイクロプロセッサモードで、または、内部及び外部の両方である拡張マイクロコントローラモードで実行される。データメモリロケーション（ファイルレジスタ）、例えば、２５６個のそのようなロケーションは、マイクロコントローラによって直接または間接的にアドレスされる。プログラムカウンタを含む特定機能レジスタは、データメモリ内にマツプ化される。実質的な直交（対称）命令セットの使用によって、どのようなアドレス指定モードを使用するどのレジスタについてもどのような動作でも実行することができる。

他の図面の中から、第１図のマイクロコントローラチップ１０のブロック図を参照して、マイクロコントローラについて説明するが、最初に第２図に図示したマイクロコントローラの内部タイミング図について考察することは読者の理解を助けるであろう。マイクロコントローラ１０は、詳細に後述するタイミング回路及びその関係する（リセット及び制御）回路を内蔵する回路ブロックまたはモジュール１５の０３ＣＩビン１２上に、他の発振器オプションの中で、外部クロック入力（ＥＣ）を受けることができる。内部では、Ｏ５ＣＩビンへのクロック入力は、１／４に分周され、各々、周波数がクロック入力の１／４でデユーティサイクルが２５％の４つの位相（Ｑ１％Ｑ２、Ｑ３及びＱ４）を発生させる。ＥＣ入力モード又はＲＣ発振器モード（以下ＲＣモードとする）が選択されると、マイクロコントローラチップの０３Ｃ２ビン１３がクロック出力（ＣＬＫＯＵＴ）を出力する。それは、第２図のタイミング図の一番下に図示したように、Ｑ３、Ｑ４の間ハイレベルとなり、Ｑｌ、Ｑ２の間口−レベルとなる。内部チップリセットがアクティブである時、クロックジェネレータは、チップ１０（装置またはマイクロプロセッサとしばしば称する）をＱ１状態に保持し、ＣＬＫＯＵＴをローレベルに駆動する。

Ｏ５Ｃ１ビン１２の機能は、ＥＣモードでは外部クロック入力として、ＲＣモードまたは水晶／共振器モード（以下、ＸＴモードとする）では発振器入力として働く。０５Ｃ２ビン１２は発振器出力として機能する。それは、ＸＴモードで水晶または共振器に接続し、ＥＣモードまたはＲＣモードで、ｏｓｃｉの周波数の４分の１のＣＬＫＯＵＴを出力し、命令サイクル速度を規定する。

発振器の選択によって、装置を、それが使用される特定のアプリケーションに適するようにすることができる。例えば、２６発振器を選択することによって、システムコストを少なくし、一方、ＬＰ（低周波数）水晶／共振器選択によって節電する。

発振器の選択またはモードは、第３図を参照して説明するが、この図には、各々、ＥＣ，ＲＣ及びＸＴ（または低周波数水晶発振器、ＬＦ）モードでの回路図（ａ）、（ｂ）及び（ｃ）を含む。

これらの４つの可能なモードはどれでもプログラムメモリ１７（第１図）内の所定のアドレスロケーションにマツプ化された１組のＥＦＲＯＭ構造ヒユーズＦＯ３Ｃ１及びＦＯ３ＣＯの状態を適切に決定することによって選択される。それについての追加的な詳細は後で説明する。第３図の部分（ａ）では、０８０１人力は、外部クロック用のＣＭＯＳドライバによって駆動され、従って、ビン１２は、高インピーダンスＣＭＯ３入力である。

回路１５ａは、１／４への分周機能を実行し、０３Ｃ２ピン１３はＣＬＫＯＵＴを出力する。このモードのための好ましい周波数の範囲は、直流から１６ＭＨｚまでである。

、部分（ｂ）に図示したＲＣモードは、電源■。Ｉ、に直列に接続された外部抵抗１８及びコンデンサ１９を必要とし、Ｒ（４戊要素の間の接続点は０３Ｃ１ビン１２に接続され、０３Ｃ２ピン１３からＣＬＫＯＵＴが出力される。このモードでの回路１５ｂの内部構成要素は図示した通りであり、ゲート２３への入力５ＬＥＥＰは下記に説明するようにマイクロコントローラの命令セットの内の命令である。ＲＣモードはコスト効率が高いが、電源、温度で発振周波数が変動し、更に、製造プロセス変動によりチップごとに発振周波数が変動する。従って、正確な発振周波数を必要とするタイミングに敏感なアプリケーションの場合には、適切な選択ではない。このモードでの周波数の範囲は、公称では、直流から４　ＭＨｚまでである。

第３図の部分（Ｃ）のＸＴモードでは、基本モードの水晶またはセラミック共振器２５は、０３Ｃ１ビン１２及び０３Ｃ２ピン１３の間に接続され、回路１５ｃの基本内部構造は図示した通りである。高調波モード水晶が使用される時（例えば、２０ＭＨｚ以上）、コンデンサＣ２の両端に接続された直列ＬＣ回路からなるタンク回路が、基本周波数での利得を減衰するために使用される。

ＸＴの周波数の範囲は、０．２〜１６Ｍｈである。ＬＦモードは、周波数の範囲が３２〜２００ＫＨｚの水晶を使用することを除いて、ＸＴモードとほぼ同じである。

命令フェッチ／実行パイプラインを図示した第４図を参照すると、マイクロコントローラ内の命令サイクルは、内部クロックのフェイズＱ１、Ｑ２、Ｑ３及びＱ４からなる。命令のフェッチと実行とはパイプライン化され、従って、フェッチは１つの命令サイクルを占め、実行とデコードは、別の命令サイクルを占める（第４図の下部を参照）。しかしながら、パイプライン化の結果として、下記に説明する幾つかの例外（例えば、命令がプログラムカウンタＰｃの変化を引起したり、命令ＴＡＢＬＲＤ及びＴＡＢＬＷＴが使用される場合）を除いて、第４図のその部分に図示したように、１つのサイクルで各命令が有効に実行される。フェッチサイクルは、フェイズＱ１でインクリメントするプログラムカウンタＰＣ（一般的に、第１図の参照番号３０で示した）と共に始動する。アドレスは、内部実行のたメ（７）Ｑ２（７）間、ピンＡＤ１５−ＡＤＯ（ＡＤ＜１５：　Ｏ＞、第１図の参照番号３２を参照）上に与えられ、命令はＱ４の立ち下がり端でラッチされる。フェッチされた命令は、命令レジスタ（■Ｒ）にラッチされ、フェイズＱ２、Ｑ３及びＱ４の間デコードされ実行される。データメモリ　（ランダムアクセスメモリ、すなわち、ＲＡＭ）３４　（第１図）は、Ｑ２の間読み出され（オペランド続出）、Ｑ４の間書き込まれる（分岐先の書込み）。

ＡＬＥ及びπで示した第４図の部分（第１図では参照番号３５）は、ＴＴＬ互換性入力と共にソフトウェアで入力または出力として機能可能なポートピン（各々、ポートＥのビット０及び１）にある。チップＩＯの動作がマイクロプロセッサモードまたは拡張マイクロコントローラモード（下記に説明）の時、ＡＬＥピンは、アドレスラッチイネーブル出力であり、アドレスは、ＡＬＥ出力の立ち下がり端でラッチされる。丁τピンは、出力イネーブル制御出力（表示の上の線で示すように、アクティブ　ローである）である。

マイクロコントローラによって使用されるハーヴアードアーキテクチャでプログラムメモリ空間１７及びデータメモリ空間３４（第」図）を分離することに加えて、ハードウェアスタック３７が、その両方から分離して備えられている。実施例のデータ空間の大きさは２５６バイトであり、主にスタティックＲＡＭとして実現されている。データ空間の残りの部分は、個々のハードウェアレジスタとして実現されている特定機能レジスタからなる。

この実施例では、チップの外部には、データメモリアドレスバスもデータバスもない。従って、データメモリは、外部に広がることができない。しかしながら、所望ならば、外部プログラムメモリにおいてデータを形成することができる。１６ビツト幅オンチッププログラムメモリ１７は、命令フェッチ用の１６ビツトプログラムカウンタ３０によってアドレスされ、また、データをデータ空間に及びデータ空間から移動させるための１６ビツト幅テーブルポインタレジスタ（ＴＢＬＰＴＲ）３８によってアドレスされる。この実施例では、アドレス可能なプログラムメモリは６４Ｋ　ｘ　１６であり、オン−チッププログラムメモリは２ＫＸ１６に配置されたＥＰＲＯＭアレーである。

マイクロコントローラｌＯは、前述の異なるプログラムメモリ組織または構成を有する４つの異なるモードのいずれかで動作する。そのモードを下記に示す：（１）マイクロコントローラモード。このモードでは、内部実行だけが許可されており、従って、オンチッププログラムメモＵ１７だけが使用できる。２に以上のブーログラムメモリへのアクセスを試みると、自動的に、「ノーオペレーション（ｎｏ　ｏｐｅｒａｔび書込み保護を含む様々なオプションを選択するために使用される。装置をテストするために工場で使用されるテストメモリと同様に、ヒユーズ及びプログラミングおよび確認のために使用されるプログラムを記憶するためのブートメモリは、このモードでアクセス可能である。

（２）保護されたマイクロコントローラモード。これは、下記に説明するように、コード保護がイネーブルであることを除いてマイクロコントローラモードと同じである。

（３）　拡張マイクロコントローラモード。このモードでは、オンチッププログラムメモリ１７（ｏ〜２Ｋ）及び外部メモリ（２に〜６４Ｋ）が使用できるが、ヒユーズ、テストメモリ及びブートメモリはアクセスできない。プログラムメモリアドレスがそのメモリ内で堺用できる最上位のアドレスを越えると、実行は、自動的に外部メモリに切り換える。

（４）　マイクロプロセッサモード。このモードでは、オンチッププログラムメモリ１７が使用され、プログラミング用外部メモリの６４に全体が外部でマツプ化される。ヒユーズ、テストメモリ及びブートメモリは、このモードではアクセスできない。

容具なるモードのメモリマツプを第５図に図示した。保護されたマイクロコントローラモードは、上記のことを除いてマイクロコントロラモード七同じであるので、図示していない。

外部実行が選択された時使用される外部プログラムメモリインターフェースは、外部プログラムメモリアクセス用のシステムバスとして構成されたポートＣ１Ｄ及びＥ（第１図の参照番号３２及び３５を参照）を有する。ポートＣ及びＤは、共に、１６ビツト幅の多重アドレス／データバスを構成する。３ビツトのＥポートは、制御信号ＡＬＥ　（アドレスラッチイネーブル）、丁τ（出力イネーブル）及びＷ’Ｔ（書き込みイネーブル）を出力する。外部プログラムメモリの続出及び書込みのタイミングを第６図に図示した。外部メモリアクセスサイクルは、（連続したＱｌの立ち上がり端の間に）４つの発振器サイクルを含む。０２の間、１６ビツトアドレスがボートＣ及びＤに出力され、ＡＬＥがアクティブとなる。アドレス出力は、ＡＬＥの立ち下がり端でラッチされる。命令フェッチまたはデータ読出サイクルにおいて、丁「は、Ｃ３及びＣ４の間にアクティブとなる。

データは、丁τの立ち下がり端でラッチされる。Ｗとアドレス出力との間の１つの発振器サイクルの分離によって、アドレスがバス上で駆動される前に、外部メモリがそれらの出力ドライバを遮断するための適切な時間を保証する。Ｃ２の間のアドレス出力に続いて、データ書込みサイクル（ＴＡＢＬＷＴ命令の間だけ）では、データはＣ３及びＣ４の間バス上に駆動される。

Ｃ４の間、Ｔ丁がアクティブとなり、データ出力はその立ち下がり端及び立ち上がり端の両方で有効である。

マイクロコントローラチップ上のデータメモリ３４（第１図）は、２５６Ｘ８として組織化され、８ビツトデータ・メモリ・アドレスバス４２を介して、そして、命令レジスタ４５に接続された内部の８ビツトデータバス４０を介してアクセスされる。アドレス指定は、直接アドレス指定モードにより、または、ポインタレジスタとしてファイル選択レジスタを使用する間接的アドレス指定モードにより、実施される。全ての、しかし、２．３の（例えば、ＴＢＬＡＴＨ（Ｔａｂｌｅ　Ｌａｔｃｈ　ｔｌｉｇｈ　Ｂｙｔｅ）　、ＴＢＬＡＴ　Ｌ　（Ｔａｂｌｅ　Ｌａｔｃｈ　Ｌｏｗ　Ｂｙｔｅ）特定機能レジスタ（Ｗ　（アキュムレータ）　、ＲＴＣＣ，プログラムカウンタ及びボートなど）はマツプ化され、データメモリの残りの部分はスタティックＲＡＭ（！Ｉして実現される。ウォックドッグタイマー及びスタックポインタ及びＴＢＬＡＴＨ及びＴＢＬＡＴＬは、アドレスできない。

マイクロコントローラ用の命令セットでは、各命令は、１６ビツト幅の単一のワードであり、実質的には全ての命令は１つの命令サイクルで実行される。命令セットは、５５個の命令からなり、高度に直交しており、データ移動動作、算術及び論理演算、ビット操作動作、プログラム制御動作及び特別制御動作にグループ化されている。直交命令セットによって、ＰＣ及び状態レジスタ等の特定機能レジスタの続出及び書込みを許可する。二一モニックコードでの命令及びそれらの記号を下記に示す（また、第７図の命令デコードマツプを参照する）。

−ＡＤＤＬＷ（Ａｄｄ　１ｉｔｅｒａｌ　ｔｏ　Ｗ　：リテラルをＷに加算）Ｗレジスタ４７の内容が、８ビツトリテラルフイールド（一定のデータ）　“ｋ” ４９に加算され、その結果がＷレジスタに置かれる。

−ＡＤＤＷＦ（＾ｄｄＷｔｏｆ：Ｗをｆに加算）Ｗレジスタ４７の内容をデータメモリロケーション“ｆ”　（レジスタファイルアドレス）に加算する。“ｄ″ 　（分岐先選択）が０の時、その結果をＷレジスタに記憶する。′ｄ”が１の時、その結果はデータメモリロケーション“ｆ”に記憶される。

−ＡＤＤＷＦ　Ｃ（Ａｄｄ　Ｗ　ａｎｄ　Ｃａｒｒｙ　ｔｏ　ｆ　：　Ｗ及びキャリーをｆに加算）Ｗレジスタ及びキャリーフラッグをデータメモリロケーション“ｆ”に加算する。“ｄ”が０の時、その結果はＷレジスタ内に配置される。′ｄ″が１の時、その結果はデータメモリロケーション“ｒ”に配置される。

−ＡＮＤＬＷ（ＡＮＤ　１ｉｔｅｒａｌ　ａｎｄ　Ｗ：リテラルとＷとのＡＮＤ演算）Ｗレジスタの内容と８ビツトリテラル“ｋ”とをＡＮＤ演算し、その結果をＷレジスタに配置する。

−ＡＮＤＷＦ　（ＡＮＤ　Ｗ　ｗｉｔｈ　ｆ　：　ＷとｆとのＡＮＤ演算）Ｗレジスタとデータメモリロケーション“ｆ”とをＡＮＤ演算する。“ｄ”がＯの時、結果をＷレジスタに記憶する。“ｄ”が１の時、その結果をデータメモリロケーション“１″に記憶する。

−ＢＣＦ　（Ｂｉｔ　Ｃ１ｅａｒ　ｆ　：　ｆのビットをクリアする）データメモリロケーション“ｆ”内のビ・ｌト“ｂ”　（８ビツトフアイルレベル内のビットアドレス）を０にリセ・ソトする。

−ＢＳ　Ｆ　（Ｂｉｔ　Ｓｅｔ　ｆ　：　ｆのビットをセットする）データメモリロケーション”ｆ”内のビット“ｂ”を１にセットする。

−ＢＴ　Ｆ　Ｓ　Ｃ（Ｂｉｔ　ｔｅｓｔ、　５ｋｉｐ　ｉｆ　ｃｌｅａｒ　：ビットテスト、クリアされているならばスキップ）これは、数個の２ザイクルの命令の１つであることがある。

データメモリロケーション“ｆ”内のビ・ノド“ｂ”が　“１″ならば、その時、次の命令がスキ・７プされる。ビット“ｂ”が“０”ならば、現在の命令実行の間にフェッチされた次の命令は放棄され、その代わりに、Ｎ　ＯＰ　（ｎｏ　ｏｐｅｒａｔｉｏｎ）を実行して、これを２サイクルの命令にする。

−ＢＴＦＳＳ（Ｂｉｔ　ｔｅｓｔ、　５ｋｉｐ　ｉｆ　ｓｅｔ：ビットテスト、セ・ントされているならばスキップ）データメモリロケーション“ｆ′内のヒ゛、ソト“ｂ”が　“１′ならば、その時、現在の命令実行の間にフェッチされた次の命令は放棄され、その代わりに、Ｎ　ＯＰ　（ｎｏ　ｏｐｅｒａｔｉｏｎ）を実行して、これを２サイクルの命令にする。

−ＢＴＧ（Ｂｉｔ　Ｔｏｇｇｌｅ　ｆ　：　ｆをビット反転）データメモリロケーション“ｆ”内のビット″ｂ”が逆転される。

−ＣＡ　Ｌ　Ｌ　（Ｓｕｂｒｏｕｔｉｎｅ　Ｃａ１ｌ　：サブルーチンコール）これは、２サイクルの命令である。８にページ内のサブルーチンコール。第１に、リターンアドレス（ＰＣ＋１）をスタック内にセーブする。１３番目のビットの値がＰＣビット＜１２：Ｏ＞にロードされる。次に、ＰＣの上位８ビツトがＰＣＬＡＴＨ（ｐｒｏｇｒａｍ　ｃｏｕｎｔｅｒ　ｈｉｇｈ　ｈｏｌｄｉｎｇ　１ａｔｃｈ）内にコピーされる。

−ＣＬＲＦ（Ｃ１ｅａｒ　ｆ　ａｎｄ　Ｃ１ｅａｒ　ｄ：　ｆクリアしｄをクリア）データメモリロケーション“ｆ”の内容を０にセットする。

“ｄ″が０”の時、データメモリロケーション”ｆ”及びＷレジスタの両方の内容が“０”にセットされる。“ｄ”が“１″の時、データメモリロケーション“ ｆ′の内容だけが“０”にセットされる。

−ＣＬ　ＲＷＤＴ　（Ｃ１ｅａｒ　Ｗａｔｃｈｄｏｇ　Ｔｉｍｅｒ　：つ１−／チドッグタイマーをクリア）ウォッチドッグタイマー（ＷＤＴ）とＷＤＴのプリスケーラがリセットされる。

ＣＰＵ状態ビットＴ　Ｏ＜ｔ　ｉｍｅ−ｏｕｔ　：タイムアウト）及びＰ　Ｄ　（ｐｏｗｅｒ−ｄｏｗｎ　：パワーダウン）がセットされる。

−ＣＯＭＦ　（Ｃｏｍｐｌｅｍｅｎｔ　ｆ　：　ｆを反転）データメモリロケーション“ｆ“の内容が反転される。′ｄ′が“０”の時、その結果はＷに記憶される。“ｄ”が“１″の時、その結果はデータメモリロケーション“ｒ″に記憶される。

−ＣＰＦＳＥＣ（Ｃｏｍｐａｒｅ　ｆ　ｗｉｔｈ　Ｗ、　５ｋｉｐ　ｉｆ　ｆ＝１１　：　ｆとＷを比較し、ｆ＝Ｗならば、スキップ）データメモリロケーション″ｆ２の内容がＷレジスタの内容に等しい時、現在の命令実行の間にフェッチされた次の命令はスキップされ（放棄され）、その代わりに、ＮＯＰが実行され、これを２サイクルの命令にする。

−ＣＰＦＳＧＴ（ＣｏＩＩｌｐａｒｅ　ｆ　ｗｉｔｈ　Ｍ、　５ｋｉｐ　ｉｆ　ｆ　＞Ｈ：　ｆとＷとを比較し、ｆ＞Ｗならばスキップ）データメモリロケーション″ｆ”の内容がＷレジスタの内容より大きい時、現在の命令実行の間にフェッチされた次の命令はスキップされ（放棄され）、その代わりに、ＮＯＰが実行され、これを２サイクルの命令にする。

−ＣＰＦＳＬＴ（Ｃｏｍｐａｒｅ　ｆ　ｗｉｔｈ　Ｗ、　５ｋｉｐ　ｉｆ　ｆ　＜Ｈ：　ｆとＷとを比較し、ｆ＜Ｗならばスキップ）データメモリロケーション′ｆ”の内容がＷレジスタの内容よ°り小さい時、現在の゛命令実行の間にフェッチされた次の命令はスキップされ（放棄され）、その代わりに、ＮＯＰが実行され、これを２サイクルの命令にする。

−ＤＡＷ（Ｄｅｃｉｍａｌ　Ａｄｊｕｓｔ　Ｗ　Ｒｅｇｉｓｔｅｒ　：　Ｗレイルの十進調整）前に行われた２つの変数（各々、パックされたＢＣＤ　（２進化十進数）フォーマット）の加算の結果生じたＷレジスタ内の８ビツト値を調節して、正確なバックされたＢＣＤの結果が生成する。“ｄ”が“０”の時、その結果をＷレジスタとデータメモリロケーション′「”に置く。“ｄ”が“１′の時、その結果をデータメモリロケーション″ｆ”内にだけに置く。

−ＤＥＣＦ（口ｅｃｒｅｍｅｎｔ　ｆ　：　ｆをデクリメント）データメモリロケーション“ｆ”をデクリメントする。′ｄ″が“０”の時、その結果をＷレジスタ内に記憶する。′ｄ、”が“１”の時、その結果をデータメモリロケーション“ｆ”に記憶する。

−ＤＥＣＦＳＺ（口ｅｃｒｅａ＋ｅｎｔ　ｆ、　５ｋｉｐ　ｉｆ　Ｏ：　ｆをデクリメントし、０とならばスキップ）データメモリロケーション“ｆ”の内容をデクリメントする。

“ｄ”が′０”の時、その結果をＷレジスタに置く。“ｄ”が“どの時、その結果をデータメモリロケーション″ｆ”に置く。その結果が“Ｏ′の時、既にフェッチされている次の命令は放棄することによってスキップされ、その代わりに、ＮｏＰが実行され、それを２サイクルの命令にする。

−ＤＣＦＳＮＺ（Ｄｅｃｒｅａ＋ｅｎｔ　ｆ、　５ｋｉｐ　ｉｆ　ｎｏｔ　Ｏ：　ｆをデクリメントし、０とないならばスキップ）データメモリロケーション“ｆ”の内容がデクリメントされる。“ｄ”が“０” の時、その結果はＷレジスタに置く。”ｄ″が“ビの時、その結果はデータメモリロケーション“ｆ”に置く。その結果が“Ｏ′ではない時、現在の命令実行中にフェッチされた次の命令は放棄することによってスキップされ、その代わりに、ＮＯＰが実行され、それを２サイクルの命令にする。

−ＧＯＴＯ（ｕｎｃｏｎｄｉｔｉｏｎａｌ　Ｂｒａｎｃｈ　：無条件分岐）これは、２サイクルの命令である。８にページ境界内のどこでも無条件分岐を許可する。１３番目ビットのその時の値は、ＰＣビットにロードされる。その時、ＰＣの上位８ビツトは、ＰＣＬＡＴＨにロードされる。

−Ｉ　Ｎ　ＣＦ　（Ｉｎｃｒｅｍｅｎｔ　ｆ　：　ｆをインクリメント）データメモリロケーション“ｆ”の内容はインクリメントされる。“ｄ”が“Ｏ”の時、その結果はＷレジスタ内に置かれる。“ｄ”が“１″の時、その結果はデータメモリロケーション′ｆ″内に置かれる。

−ＩＮＣＦ　Ｓ　Ｚ（Ｉｎｃｒｅｍｅｎｔ　ｆ、５ｋｉｐ　ｉｆ　Ｏ：　ｆをインクリメントし、０ならばスキップ）データメモリロケーション“ｆ＃の内容がインクリメントされる。“ｄ”が“０ ”の時、その結果はＷレジスタ内に置かれる。′ｄ″が“どの時、その結果はデータメモリロケーション“ｆ”内に置かれる。結果が“０”の時、現在の命令実行中にフェッチされた次の命令はスキップされ（“放棄され″）、その代わりに、ＮＯＰが実行され、これを２サイクルの命令にする。

−ＩＮＦＳＮＺ（Ｉｎｃｒｅｍｅｎｔ　ｆ、　５ｋｉｐ　ｉｆ　ｎｏｔ　Ｏ：　ｆをインクリメントし、Ｏでないならばスキップ）データメモリロケーション“ｆ″の内容がインクリメントされる。“ｄ”が“０ ”の時、その結果はＷレジスタ内に置かれる。“ｄ”が“１″の時、その結果はデータメモリロケーション“ｆ”内に置かれる。結果が“Ｏ”ではない時、現在の命令実行中にフェッチされた次の命令は、スキップされ（″放棄され″）、その代わりに、ＮＯＰが実行され、これを２サイクルの命令にする。

−Ｔ　ＯＲＬＷ（Ｉｎｃｌｕｓｉｖｅ　ＯＲ１ｉｔｅｒａｌ　ｗｉｔｈ　１１　：リテラルとＷとの０Ｒ）Ｗレジスタの内容が、８ビツトリテラル１ｋ”とＯＲ演算される。その結果は、Ｗレジスタ内に置かれる。

−Ｉ　０ＲＷＦ　（Ｉｎｃｌｕｓｉｖｅ　ＯＲＷ　ｗｉｔｈ　ｆ　：　ｆとＷとの０Ｒ）Ｗレジスタとデータメモリロケーション“ｒ″とのＯＲ演算する。“ｄ ”が“０”の時、その結果をＷレジスタ内に記憶する。’ｄ”が　１′の時、その結果をデータメモリロケーション“ｆ”内に記憶する。

−ＬＣＡＬＬ（Ｌｏｎｇ　ｃａｌｌ：　ｏ７グコール）６４に外部プログラムメモリ空間内のどこにでも無条件サブルーチンコールを許可する。リターンアドレス（ＰＣ＋１）は、第１に、スタック上にセーブされ、次に１６ビツト分岐先アドレスがＰＣにロードされる。分岐先アドレスの下位８ビツトは、命令内に内蔵されている。ＰＣの上位８ビツトはＰＣＬＡＴＨからロードされる。

−ＭＯＶＦＰ（Ｍｏｖｅ　ｆ　ｔｏ　ｐ：　ｆをａに移動）データメモリロケーション“ｆ”からデータメモリロケーション′ｐ”　（周辺装置レジスタファイルアドレス）にデータを移動する。ロケーション″ｆ”は、２５６ワ一ドデータ空間のどこでもよく、一方、“ｐ”のロケーションは限定されている。

“ｐ”または“ｆ′のどちらかがＷレジスタであることがあり、“ｆ”及び“ｐ ”の両方とも間接的にアドレスされる。

−Ｍ　ＯＶ　Ｌ　Ｂ　（Ｍｏｖｅ　Ｌｉｔｅｒａｌ　ｔｏ　ＢＳＲ：リテラルをＢＳＨに移動）定数をＢ　Ｓ　Ｒ（Ｂａｎｋ　５ｅｌｅｃｔ　ｒｅｇｉｓｔｅｒ）をロードする。ＢＳＲの下位４ビツトだけを物理的に与える。

−Ｍ　ＯＶ　Ｌ　Ｗ　（Ｍｏｖｅ　Ｌｉｔｅｒａｌ　ｔｏ　Ｗ　：リテラルをＷに移動）８ビツトリテラル“ｋ′をＷレジスタにロードする。

−ＭＯＶＰＦ（Ｍｏｖｅ　ｐ　ｔｏ　ｆ：　ｐをｆに移動）データメモリロケーション“ｐ”からデータメモリロケーション“ｆ″にデータを移動する。ロケーション“ｆ″は、２５６バイトデ一タメモリ空間内のどこでもよく、一方、′ｐ ”のロケーションは限定されている。′ｐ″または“ｆｌのどちらかがＷレジスタであることがある。

−ＭＯＶＷ　Ｆ　（Ｍｏｖｅ　１１　ｔｏ　ｆ　：　Ｗをｆに移動）Ｗレジスタからデータメモリロケーション“ｆ”にデータを移動する。ロケーション″ｆ” は、２５６ワ一ドデータメモリ空間のどこでもよい。

−Ｎ　Ｅ　ＧＷ（Ｎｅｇａｔｅ　Ｗ　：　Ｗを反転）２の補数を使用して、Ｗレジスタの内容を反転する。“ｄ”が“０”の時、その結果をＷレジスタとデータメモリロケーション“ｆ”に置く。“ｄ″が“１”の時、その結果をデータメモリロケーション“［”内にだけ置く。

−Ｎ　ＯＰ　（Ｎｏ　ｏｐｅｒａｔｉｏｎ）　：動作なし−ＲＥＴ　Ｆ　Ｉ　Ｅ　（Ｒｅｔｕｒｎ　ｆｒｏｍ　Ｉｎｔｅｒｒｕｐｔ　：割り込みからの復帰）これは、割り込みから戻る２サイクルの命令である。スタックが押し出され、Ｔｏ　Ｓ　（ｔｏｐ　ｏｆ　ｔｈｅ　５ｔａｃｋ）がＰＣＵに置かれる。割り込みは、Ｇ　Ｌ　Ｉ　Ｎ　Ｔ　Ｄ　（ｇｌｏｂａｌ　１ｎｔｅｒｒｕｐｔ　ｄｉｓａｂｌｅ）ビットをクリアにすることによってイネーブルされる。

−ＲＥＴＬＷ　（Ｒｅｔｕｒｎ　Ｌｉｔｅｒａｌ　ｔｏ　Ｗ　：リテラルをＷに戻す）これは、２サイクルの命令である。Ｗレジスタは、８ビツトリテラル′に ′でロードされる。ＰＣは、Ｔｏ３（リターンアドレス）からロードされる。上位アドレスラッチ（ＰＣＬＡＴＨ）は、変化しないままである。

−ＲＥ　Ｔ　Ｕ　ＲＮ　（Ｒｅｔｕｒｎ　ｆｒｏｍ　５ｕｂｒｏｕｔｉｎｅ　：サブルーチンからの復帰）これは、サブルーチンから戻る２サイクルの命令である。スタックが押し出され、Ｔｏ３がＰＣにロードされる。

−ＲＬ　ＣＦ　（Ｒｏｔａｔｅ　Ｌｅｆｔ　ｆ　ｔｈｒｏｕｇｈ　Ｃａｒｒｙ　：キャリーを利用したｆを左に回転）データメモリロケーション“「”の内容をキャリーフラグを介して左に１ビット回転する。“ｄ′が“０”の時、その結果はＷレジスタに置かれる。′ｄ”が“ １”の時、その結果はデータメモリロケーション“ｆ”に戻して記憶される。

−ＲＬＮＣＦ　（Ｒｏｔａｔｅ　Ｌｅｆｔ　ｆ　（ｎｏ　ｃａｒｒｙ）　：キャリーを利用せずｆを左に回転）データメモリロケーション“ｆ”の内容を左に１ビット回転する。“ｄ”が“０ ”の時、その結果はＷレジスタに置かれる。

“ｄ”が　“１”の時、その結果はデータメモリロケーション”ｆ”に戻して記憶される。

−ＲＲＣＦ　（Ｒｏｔａｔｅ　Ｒｉｇｈｔ　ｆ　ｔｈｒｏｕｇｈ　Ｃａｒｒｙ　：キャリーを利用したｆを右に回転）データメモリロケーション“ｆ”の内容をキャリーフラグを介して右に１ビット回転する。“ｄ”が“０”の時、その結果はＷレジスタに置かれる。“ｄ″が“ １”の時、その結果はデータメモリロケーション“ｆ”に置かれる。

−ＲＲ，ＮＣＦ　（Ｒｏｔａｔｅ　Ｒｉｇｈｔ　ｆ　（ｎｏ　ｃａｒｒｙ）　：キャリーを利用せず「を右に回転）データメモリロケーション“ｆ′の内容を右に１ビット回転する。“ｄ”が“０ ”の時、その結果はＷレジスタに置かれる。“ｄ″が“１”の時、その結果はデータメモリロケーション“ｆ”に置かれる。

一３ＥＴＦ（Ｓｅｔ　ｆ　ａｎｄ　Ｓｅｔ　ｄ：　ｆをセットし、ｄをセット） “ｄ″が“０”の時、データメモリロケーション“ｒ″とＷレジスタの両方を、スタティックＲＡＭとして形成された汎用ファイルレジスタの最上位のロケーションにセットされる。

“ｄ”が“１”の時、データメモリロケーション“ｆ″だけがそのロケーションにセットされる。

−３ＬＥＥＰ　：パワーダウン（７ｆｆ）状態ビットがクリアにされ、一時停止（タイムアウト）　（Ｔｃｒ＞状態ビットがセットされ、ウォッチドッグタイマー（ＶＤＴ）とそのプリスケーラがクリアにされる。それによって、プロセッサは、停止した発振器と共に５ＬＥＥＰモードにされる。

一３ＵＢＬＷ（Ｓｕｂｓｔｒａｃｔ　Ｗ　ｆｒｏｍ　１ｉｔｅｒａｌ　：リテラルからＷを減算）Ｗレジスタの内容を、８ビツトリテラル“ｋ”から減算する。

その結果はＷレジスタ内に置かれる。

−３ＵＢＷＦ　（Ｓｕｂｓｔｒａｃｔ　Ｗ　ｆｒｏｍ　ｆ　：　ｆからＷを減算）データメモリロケーション“ｆ”からＷレジスタを減算する（２の補数方法）。“ｄ”が“０”の時、その結果をＷレジスタに記憶する。“ｄ”が　“ｌ”の時、その結果をデータメモリロケーション“ｆ”に戻して記憶する。

−３ＵＢＷＦＢ（Ｓｕｂｓｔｒａｃｔ　Ｗ　ｆｒｏｍ　ｆ　ｗｉｔｈ　Ｂｏｒｒｏｗ　：　ｆからＷを減算、ボロー付き）データメモリロケーション１「”からＷレジスタとキャリーフラグ（ボロー）を減算する（２の補数方法）。“ｄ”が０”の時、その結果をＷレジスタに記憶する。“ｄ′が“どの時、その結果をデータメモリロケーション“ｆ”に記憶する。

−３ＷＡ　Ｐ　Ｆ　（Ｓｗａｐ　ｆ　：　ｆの入れ換え）データメモリロケーションの上位及び下位を交換する。“ｄ”が“０”の時、その結果をＷレジスターに配置する。“ｄ”が１”の時、その結果をデータメモリロケーション“ｆ”に配置する。

−Ｔ　Ａ　Ｂ　Ｌ　ＲＤ　（Ｔａｂｌｅ　Ｒｅａｄ）　：デープル読み出し）これは、２サイクルの命令であり、場合によっては、３サイクルであることもある。最初に、テーブルラッチ（ＴＢＬＡＴ）の下位パイ）　（ｔ＝０の時（但し、ｔは選択されたｔバイトであり、ｔ＝０は下位バイトでの演算の実行を意味する）または上位バイＩ−（ｔ＝１の時、上位バイトでの演算の実行を意味する）をレジスタファイル“ｆ”に移動する。次に、１６ビツトテーブルポインタ（ＴＢＬＰＴＲ）によって指示されたプログラムメモリロケーションの内容は、１６ビツトＴＢＬＡＴにロードされる。

−Ｔ’ＡＢＬＷＴ（Ｔａｂｌｅ　Ｗｒｉｔｅ：デープル書き込み）これは、２サイクルの命令であり、オンチップＥＰＲＯＭプログラムメモリ１７に書込みがされる時長さが多数のサイクルであることがある。最初にファイルレジスタ′ｆ” の内容がＴＢＬＡＴの下位パイ）　（ｔ＝０の時）または上位バイト（ｔ＝１の時）にロードされる。ＴＡＢＬＰＴＲが外部プログラムメモリロケーションを指示する時、ＴＢＬＡＴの内容はそのロケーションに書き込まれ、命令は２サイクルかかる。ＴＢ　Ｌ　ＰＴＲが内部ＥＰＲＯＭロケーションを指示し、しかし、全体の書込み保護ヒユーズ（ＦＧＬＷＰ）がセットされると、書込みは実行されず、命令が２サイクルで実行される。ＴＢＬＰＴＲが内部ＥＰＲＯＭロケーションを指示し、保護がセットされないと、その時、ＥＰＲＯＭ書込み（プログラム）シーケンスが開始され、割り込みを受けると停止される。ＧＬＩＮＴＤビットがセットされるき、割り込みはＴＡＢＬＷＴを補完するが、割り込みシーケンスは引き起こされない。ＧＬ　Ｉ　ＮＴＤ＝０の時、ＴＡＢＬＷＴに続いて、割り込みが肯定応答される。ＦＧＬＷＰがプログラムされると、その時、動作モードまたはアドレスに無関係にＴＡＢＬＷＴ命令は全て２サイクル長である。

−ＴＬＲＤ（Ｔａｂｌｅ　Ｌａｔｃｈ　Ｒｅａｄ　：テーブルラッチ読み出し）１６ビツトＴＢＬＡＴの上位パイｌ−（ｔ＝１＞または下位パイ）　（１＝０）からファイルレジスタ″ｆ’にデータを読み出す。

ＴＢＬＡＴは影響を受けない。この命令は、ＴＡＢＬＡＲＤと共に、プログラムメモリからデータメモリにデータを転送するために使用される。

−ＴＬＷＴ（Ｔａｂｌｅ　Ｌａｔｃｈ　ｌ１ｒｉｔｅ：テーブルラッチ書き込み）ファイルレジスタ“ｆ”からのデータは、１６ビツトＴＢＬＡＴの下位パイ）　（ｔ＝０）または上位パイ）　（ｔ＝１）に書き込まれる。この命令は、ＴＡＢＬＷＴと共に、データメモリからプログラムメモリにデータを転送するために使用される。

−ＴＳＴＦＳＺ（Ｔｅｓｔ　ｆ、　５ｋｉｐ　ｉｆ　Ｏ：　ｆをテストし、０ならばスキップ）データメモリロケーション“ｆ”の内容が０の時、その時、現在の命令実行中にフェッチされた次の命令はスキップされ（放棄され）、代わりにＮＯＰが実行され、これを２サイクル命令にする。

−ＸＯＲＬＷ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ１ｉｔｅｒａｌ　ｗｉｔｈ　Ｗ：リテラルとＷとの排他的ＯＲ演算）Ｗレジスタの内容が、８ビツトリテラル“ｋ″と共にＸＯＲ演算される。その結果は、Ｗレジスタに置かれる。

−ＸＯＲＷＦ　（Ｅｘｃｌｕｓｉｖｅ　ＯＲＶＩｗｉｔｈ　ｆ　：　ｆとＷとの排他的ＯＲ演算）Ｗレジスタの内容をデータメモリロケーション“ｆ”と排他的ＯＲ演算する。“ ｄ”が“０”の時、その結果をＷレジスタ内に記憶する。“ｄ”が“１”の時、その結果をデータメモリロケーション“「”に記憶する。

上記の命令のうち、ＭＯＶＦＰ、ＭＯＶＬＢ、ＭＯＶＰＦ。

ＭＯＶＷＦ、ＴＡＢＬＲＤＳＴＡＢＬＷＴ、ＴＬＲＤ及びＴＬＷＴはｆ−９移動命令である。ＡＤＤＬＷ、ＡＤＤＷＦ％ＡＤＤＷＦＣ，ＡＮＤＬＷ、ＡＮＤＷＦ、ＣＬＲＦ、ＣＯＭＦＳＤＡＷ、ＤＥＤＦ％　ＩＮＣＦｌ　ｌ０ＲＬＷ、ｌ０ＲＷＦ、ＭＯＶＬＷ、ＮＥＧＷＳＲＬＣＦ、ＲＬＮＣＦ、ＲＲＣＦ、ＲＲＮＣＦ、５ＥＴＦ、５ＵＢＬＷ、５ＵＢＷＦ、５ＵＢＷＦＢ、５ＷＡＰＦ、Ｘ０ＲＬＷ及びＸ０ＲＷＦは、算術または論理命令である。ＣＡＬＬ、ＣＰＦＳＥＱ、ＣＰＦＳＧＴ、ＣＰＦＳＬＴ。

ＤＥＣＦＳＺＳＤＣＦＳＮＺ、ＧＯＴＯ，ＩＮＣＦＳＺＳＩＮＦＳＮＺ、ＬＣＡＬＬ％ＲＥＴＦＩＥ、ＲＥＴＬＷ、ＲＥ’ＴＵＲＮ及びＴＳＴＦＳＺはプログラム制御命令である。ＢＣＦ。

ＢＳＦ、、ＢＴＦＳＣ，ＢＴＦＳＳ及びＢＴＧは、ビット操作命令である。ＣＬＲＷＤＴＳＮＯＰ及び５ＬＥＥＰは、特定制御命令である。

マイクロコントローラの中央処理装置部分は、多数の重要なハードウェア要素を含む。間接的アドレス指定レジスタは、物理的に実現されておらず、データメモリ３４の空間の間接アドレス指定を実行するためにだけ使用される２つのレジスタロケーションからなる。２つのファイル選択レジスタは、データメモリ３４のための８ビツト幅の間接アドレスポインタである。他の２つのファイルレジスタは、外部６４にプログラムメモリ空間にアドレスする１６ビツトポインタ（ＴＢＬＰＴＲ）を形成し、プログラムメモリ１７の空間きデータメモリ空間との間でデータを転送するために命令ＴＡＢＬＷＴ及びＴＡＢＬＲＤによって使用される。テーブルポインタは、プログラムメモリ内でデータワードの１６ビツトアドレスとして働く。テーブルラッチ（ＴＢＬＡＴ）は１６ビツトラツチであり、ラッチの上位及び下位バイトであるＴＢＬＡＴＨとＴＢＬＡＴＬとからなる。ＴＢＬＡＴは、プログラムとデータメモリ間のデータ転送中の一時保持ラッチとして使用される。それは、どのメモリにもマツプ化されない。

また、マイクロコントローラＣＰＵハードウェアの部分は、プログラムカウンタ（ＰＣ）モジュール３０である。ＰＣは、それ自体、データメモリ内にマツプ化されたＰＣＬ　（下位バイト）を備え、他のレジスタと同様に書込可能で、さらに、データまたはプログラムメモリのどちらにもマツプ化されていない、従って、直接的にアドレスできない１６ビツトレジスタ５１である。

ＰＣＬＡＴＨ（ＰＣ上位ラッチ）５４は、データメモリ内にマツプ化された８ビツトレジスタであり、ＰＣの上位バイト用保持ラッチとして作用し、それを介して、ＰＣＩは読み出され、また、書き込まれる。ＰＣは、ＧＯＴＯｌＣＡＬＬＳＬＣＡＬＬ。

ＲＥＴＵＲＮ、ＲＥＴＬＷまたはＲＥＴＦＩＥの命令によって、または、割り込み応答によって、または、命令によるＰＣＬへの分岐先書込みによって変更されないならば、フェイズＱ１の聞咎命令フェッチの後にインクリメントされる。「スキップ」は、ＰＣを２回インクリメントすることに等しい。

ＣＰＵハードウェアは、また、１６ワードＸ１６ビツトに組織化されたスタック３７を含むが、それは、データまたはプロゲララムメモリ区間のどちらの部分でもない一０ＣＡＬＬまたはＬＣＡＬＬ命令が実行されると、または、割り込みが対応する割り込みベクターへの分岐を生成すると、ＰＣがスタックにセーブさ行されると、スタックはＰＣ内に飛び出す。Ｔ　ＯＳ　（ｔｏｐ　ｏｆ　ｔｈｅｓｔａｃｋ）は、他の何れの方法でもアドレスできない。読み出しだけの状態ビットは、スタックオーバーフローエラーを示すために使用される。

割り込み論理は、割り込みベクターにマツプ化された割り込み源の形態で提供される。割り込みが起こると、現在のＰＣ値はスタック上にセーブされ、割り込み源に対応するベクターはＰＣにロードされる。周辺装置５８は、全て同じ割り込みベクターを使用し、複数の周辺装置源が可能である時、優先順位はソフトウェアによって決定される。ＩＮＴ及びＲＴ外部割り込み５８及び５９は、また、ソフトウェアによって選択可能なトリガされた正のまたは負の端である。

マイクロコントローラＣＰＵの算術論理回路（ＡＬＵ）６２は、単一のオペランドまたは２つのオペランドの算術または論理演算を実行する。全ての単一オペランド命令は、Ｗレジスタ４７またはファイルレジスタで動作する。２つのオペランド命令は、１つのオペランドとしてＷレジスタを、もう１つのオペランドとしてファイルレジスタまたは８ビツトの隣接する定数を有する。

−ａ的にマイクロコントローラと他のプロセッサの主な相違は、前者において、リアルタイムアプリケーションの必要性を操作するために特別な回路を使用することができることである。

システムの信頼性を最大限にし、高価な外部構成要素を排除し、節電動作モードを提供し、コード保護を与えるためのマイクロコントローラ１０のそのような特徴の１つは、本発明のパワーオン検出方法である。デュアルタイマー配置は、マイクロコントローラがリセット状態でなくなることを許可される前に電源とクロツタが安定化する十分な時間を提供するために使用され、それによって、マイクロコントローラによる適切な実行のために（１）パワーレベルが適切な動作範囲にあり、（ｉ　ｉ）クロックが安定していることを確かめる。

第８図を参照して、モジュール１５（第１図）内のオンチップウォッチドッグタイマー（ＷＤＴ）６５は、マイクロコントローラがソフトウェアの機能不全から回復することができるために使用される。ＷＤＴ６５は、それ自体、８ビツトプリスケーラを備える８ビット非同期リップルカウンタであり、そのプリスケーラも非同期リップルカウンタである。また、信頼性を加えるために、それ自体の内部ＲＣ発振器にオフにする。ＶＤＴは、続出も書込みもできず、データまたはプログラムメモリ空間内にマツプ化される。ＥＰＲＯＭヒユーズの組、ＦＷＤＴｌ及びＦＷＤＴＯ（構成ピッ日は、ＥＰＲＯＭメモ１月７のアドレス可能なロケーションでマツプ化され、ＷＤＴ用に４つまでの動作オプション（モード）が提供され、その周期（周波数）または（単純なタイマーとして）その命令サイクル時間に影響する。

Ｅ　Ｐ　Ｒ，ＯＭヒユーズは、さらに後段で説明する。好ましくは、Ｗ　Ｄ　Ｔ　ハ、ＥＰＲＯＭヒユーズを介してのみ遮断される。ＷＤＴ及びそのプリスケーラはリセットされ、ＣＬＲＷＤＴ命令が実行されると、または、５ＬＥＥＰが実行されると、または、パワーオンリセットが起こると、一時停止ビット　（ＴＣｒ）カ１にセットされる。通常、ユーザプログラムは、ＷＤＴを一定の間隔でクリアするために設定されるが、そうでないならば、ＷＤＴはオーバーフローし、マイクロコントローラチップをリセットする。しかしながら、ＷＤＴを単純なタイマーとして構成する前にヒユーズをセットすると、ＷＤＴは内部Ｏ３Ｃ／４クロツクを２５６の予備計数でインクリメントしくすなわち、Ｏ８Ｃ周波数／　１０２４の割合でインクリメントする）、オーバーフローでは、゛「Ｕ−ビットがクリアされるが、チップはリセットされない。これのモードは、ＷＤＴは、５ＬＥＥＰの開停止される。

本発明の特徴によると、２つのタイミング回路は、マイクロコントローラのパワーアップに所望の遅延を与える。これらの１つは、マイクロコントローラ用のクロックジェネレータの水晶発振器（モジュール１５内、第１図）が安定するまでマイクロコントローラをリセット状態に保持する発振器始動タイマー（Ｏ３Ｔ）６７７である。これらの２つのタイマーのもう１つは、パワーアップタイマー（ＰＷＲＴ）６９０であり、パワーアップにだけ、一定の遅延、例えば、公称で８０ミリ秒（ｍｓ）を提供し、電源が安定するまでマイクロコントローラをリセット状態に保持する。ＷＤＴ６５とそのプリスケーラはＰＷＲＴ６９と物理的と同じであり、それらが実行する役割と外部のリセット状態だけが異なる。チップ上の０３Ｔ６７及びＰＷＲＴ６９のタイマーと共に、外部リセット回路は通常は要求されない。

マイクロコントローラ回路全体のリセットは、下記のように実施される。発振器バッファは、リセットを介して５ＬＥＥＰからウェイクアップすると、発振器が再始動されることを可能にする。下記に詳細に説明する装置の５ＬＥＥＰモードは、極めて低い電流のパワーダウンモードであり、その特定のアプリケーションで作動しない期間の間の装置の電力消費をかなり減少させる。５ＬＥＥＰからのウェイクアップは、外部リセットによって、または、開始タイマーの一時停止を介して、または、割り込みを介して達成される。リセット用シーケンスき連続して、ＰＣはその最下位アドレスにリセットされ、全てのレジスタがリセットされる。ＷＤＴとそのプリスケーラはクリアにされる。内部クロックジェネレータは、Ｑ１状態に保持され、外部外部実行が選択されると、ＡＬＥ出力はローレベルに保持され、一方、■π及びＷ−Ｒ”出力はｉｚ４レベルに保持される（ポートＥで、第１図）。また、Ｉ１０ボートＢ、Ｃ及びＤは、入力として構成される。

リセットは３つのイベントのいずれかが生じると引き起こされる。パワーオンリセットは、ＶＤＤの上昇（例えば、１．２〜２、ＯＶの範囲）の検出に基づいて実施される。その他の起こりうるイベントは、Ｍ１ア「下−人力（７０、第１図）で［ローコレベルで起きる外部リセットである。第３番目のイベントは、ウォッチドッグタイマーが一時停止すると起きるＷＤＴリセリセトである。これらの３つのイベントは、第８図の上半分に図示されており、各入力をＯＲゲート７１に入力する。装置が一旦すセ・ント状態になると、（ｉ）　ＭＴア「下−人力７０が「ローレベル」である限り、または、（ｉ　１ＨＪＴＴτ丁入力は）λイレベルになるが、ＰＷＲ，Ｔ６９がアクティブである（すなわち、一時停止しない）限り、または、（ｉｉｉ）　ＯＳ　Ｔ６７がアクティブである（すなわち、一時停止しない）限り、その状態は保持される。

」二記の３つの状態のうち、第１番目は、進行中の外部リセ・ソトであり、第２のよび第３のものは、ＰＷＲＴタイマーまたはＯ５Ｔタイマーがアクティブであると課されるリセ・ントである。

従って、進行中の外部リセットは存在せず、それらの２つのタイマーの１つがまだ一時停止していないのでリセ・ソトに保持されることによって外部リセットが起きるのを防いでいない限り、装置はその実行を開始する。２つのタイマーの一時停止期間は、本発明によると、装置へのパワーが安定化し、クロ・ツク周波数が安定化することができるように十分に長いが、プロセッサによる命令またはプログラムの過度な遅延には十分でないように選択される。

第８図を引き続き参照し、更に、第９図の開始タイミング図を参照すると、Ｏ５Ｔタイマー６７は、パワーアップと５ＬＥＥＰからのウェイクアップの両方に、１０ビツトリツプルカウンタによツて提供された１０２４個の発振器期間遅延を実現する。パワーアップでは、遅延はｒの立ち上がり端から開始され、一方、５ＬＥＥＰからのウェイクアップでは、一時停止はウェイクアップイベントが生じた時から計数される。Ｏ３Ｔタイマーは、０３ＣＩビン１２の振幅が所定の許容限界に達すると、そのビン上で発振器信号をカウントする。発振器が水晶発振器または共振器が使用するＸＴまたはＬＦモードであるとすると、これはＭて７０玉−の立ち上がり端または５ＬＥＥＰからのウェイクアップの検出についてのゲート７２の可能な入力によって可能になる。一時停止によって、水晶発振器（または共振器）をマイクロコントローラがリセットでなくなる前に安定化することができる。この回路は、いかなる周波数の水晶でも機能することができる。水晶または他の始動後の安定化が必要な発振機構は使用されていないので、この一時停止は、ＥＣまはたＲＣ発振器モードでは起きないことに注目しなければならない。

ＰＷＲＴ９イマ−６９は、パワーアップにだけ一定の遅延を実施する。その遅延は、オンチップＲＣ発振器７４からのクロック入力と共に１０ビツトリツプルカウンタによって提供される。この一時停止は、［の立ち上がり端からカウントされ、それによって、第９図に図示したように、装置がリセットでなくなる前に、Ｖ　ＤＯ電源が許容レベルに達することができる。内部のリセット時パワー（Ｐｏｗｅｒ　Ｏｎ　Ｒｅ５ｅｔ　（ＦＯＲ）　、第８図の上半分））パルスは、チップの初期パワーアップの量検出される（例えば、公称で、１．２〜２．ＯＶ）。ＰＯＲ信号は、内部レジスタをリセットし、また、ＰＷＲＴ６９がゲート７５への入力によってその遅延を開始することを可能にする。５ＬＥＥＰからのウェイクアップは、通常、Ｖｌｌｌ＋電源レベルに影響することなく、実施されるので、ＰＷＲＴタイマーのそのような動作は、装置のパワーアップについてのみ起こる。

ＰＷＲＴ及びＯ８Ｔタイマーは、単にＭＩアｆｆビン７０をＶｔ１Ｄにつなぐことによってのみ、外部（すなわち、チップ外）構成要素を使用せずにリセットへの適切なパワーを確実にする。ＶＩＩＤが上昇すると、ＦＯＲが生成し、Ｍτ７０玉−はチップの内部で１と探知され、Ｏ３Ｔ及びＰＷＲＴの両方が一時停止を始める。

■。。の上昇時間が緩慢で、ＰＷＲＴの一時停止の終りにｖａ。が許容レベルに達していないと、その時、ＷσＴｌｌ？ピンに外部遅延を加えなくてはならない。

デュアルタイマ方式によって、装置へのパワーが適切な動作範囲になり、装置がプログラムを実行することを許可される前にクロックが安定することが保証される。

装置１０は、全てのオンチップクロツタが停止している静的状態が適切な時はいつでも節電５ＬＥＥＰ　（またはパワーダウンモード）にある。５ＬＥＥＰ命令の実行でこのモードが入り、発振器を遮断し、Ｔσビットをセットし、ｆｆビット、ＶＤＴタイマー及びそのプリスケーラをクリアにする。発振器のＸＴまたはＬＦモードでは、０３Ｃ１及び○ＳＣ２ピンの両方は高インピーダンス状態に置かれている。ＥＣまたはＲＣモードでは、０５Ｃ１ビンは高インピーダンス状態に置かれ、一方、０３Ｃ２ピンはローレベルにされる。従って、外部クロックが０３Ｃ１ピンに存在する時でさえ、クロックは内部論理に与えられない。この時、チップは、下記の幾つかの例外を除いて、完全にスタティックな状態のままである。

（１）ＷＤＴが可能である時、イネーブルし続け、従って、一時停止のチップをウェイクアップさせる。

（２）ＲＴ　ＣＣ（ｒｅａｌ　ｔｉＩＩＩｅ　ｃｌｏｃｋ／ｃｏｕｎｔｅｒ）のための外部り０７り源が選択された時、ＲＴピン（ポートＡ１第１図）の信号端はＲＴＣＣモジュール７７プリスケーラ（非同期リップルカウンタ）をインクリメントする。ＲＴＣＣは、外部クロックなしにはインクリメントされない。

（３）　Ｓ　Ｌ　Ｅ　Ｅ　Ｐモードに入る時、対応する割り込みマスクビットが可能であるならば、どのような外部割り込みも装置をウェイクアップさせることができる。Ｇ　Ｌ　Ｉ　ＮＴ　Ｄ　（ｇｌｏｂａｌ　１ｎｔｅｒｒｕｐｔｄｉｓａｂｌｅ）ビットが０″　（オフ）の時、装置は対応するウェイクアップに関する割り込みベクターに飛び越すが、そうでなければ、装置は、割り込みに応答することなく、実効命令またはプログラムをウェイクアップさせ、再開させる（すなわち、割り込みベクターに分岐しない）。

（４）内部クロックとは無関係に動作するいずれの周辺素子も外部のイベントによってその状態を変えることができる。例えば、シリアルポート入力シフトレジスタは、データを同期スレーブ（外部クロック）モードに移動する。

オン−チップ発振器の他に、ＥＥＰＲＯＭプログラムメモリ全体及びＥＰＲＯＭヒユーズを含む電流を消費する回路は、オフにされ、５ＬＥＥＰ状態にある。アクティブのままであるヒる。装置は、下記のイベントの１つによってのみ５ＬＥＥＰ状態から目覚めることができる；（ｔ）　Ｖｏｏを０に降下させ、動作レベルに戻すことによって、リセット上にパワーを誘導（２）［τπＴンに「ローレベル」ヲ印加（３）可能になったＷＤＴと共に、ＷＤＴの一時停止（４）　様々な割り込み本発明の別の特徴によるき、プログラムメモリＥＰＲＯＭに内蔵されるコードまたはプログラムは、装置がコード保護マイクロコントローラモードにある時、選択した構成ヒユーズを飛ばすことによって不正行為または不正な変更から保護される（安全にされる）。特に、この安全マイクロコントローラモードは、ＦＰＭＭＩ及びＦＰＭＭＯの１組の構成ヒユーズを１″の状態から“０″の状態に飛ばすことによって達成される。マイクロコントローラのこれらの及び他の構成ヒユーズはＥＰＲＯＭビットであり、プログラムされた時“０“を続出し、［飛ばされたｊすなわち開いた状態になり、プログラムされていない時、“１”を読出し、「消去された」すなわち閉じた状態になる。

本発明のマイクロコントローラでは、構成ヒユーズによって、ユーザは、適切な状態を選択することだけによって、動作モードようなオプションの中で選択することができる。これらのヒユーズは、プログラミングを単純にするために、オンチッププログラムメモリ１７（第１図）にマツプ化されており、また、それによって、各ヒユーズの値（状態）を読み出すことができる。

しかしながら、ヒユーズのロケーションは、マイクロコントローラ及び保護されたマイクロコントローラモードでだけ読み出し、または、書き込むためにアクセスすることができる。マイクロプロセッサ及び拡張されたマイクロコントローラモードでは、プログラムメモリのこの部分は外部でマツプ化され（第５図に図示したように）、それによって、ヒユーズロケーションをアクセスできないようにする。各ヒユーズは、１つのプログラムメモリアドレスロケーションに割り当てられる。ヒユーズを「飛ばす」　（プログラムする）ために、ＴＡＢＬＷＴ命令を使用して、そのヒユーズのアドレスが書き込まれる。本発明のマイクロコントローラに使用される構成ヒユーズでは、ヒユーズ（ＥＰＲＯＭビット）は、ヒユーズアドレスロケーションに書き込まれるデータに関係なく、飛ばすように置かれる。すなわち、データは重要でなく、プログラムされていないＥＰＲＯＭヒユーズへの書込み作業だけで、ヒユーズを飛ばすのに十分である。

安全なマイクロコントローラモードを選択するためにＥＰＲＯＭヒユーズの適切な組を飛ばした後、オンチッププログラムＥＰＲＯＭを読み出そうとするオフチップＥＰＲＯＭ　（または、保護されたプログラムＥＰＲＯＭの安全区域の外側のどこか）から実行されるＴＢＬＲＤ　（読み出し）命令は、暗号化された（スクランブルをかけた）データだけを読み出す。しかしながら、命令が２に未満のアドレスから（すなわち、オンチッププログラムＥＰＲＯＭ）から実行される時、データ続出は、暗号化されて現れる。

さらに安全区域への許可されていないアクセスを防止するために、埋め込まれたプログラムＥＰＲＯＭに書き込もうとするオフチップＥＰＲＯＭまたは安全区域の外側の他のロケーショ枝先のプログラミングを禁止されている。割り込み状態によって命令を終了することが必要なままであり、テーブルラッチはまだ書き込まれている。しかしながら、アナログ続出命令の場合と同様に、２に未満のアドレスから実行されるＴＡＢＬＷＴ命令は、そのような命令が許可されたロケーションから実行された安全なマイクロコントローラモードの性質によって、そのメモリのコード保護状態にもかかわらず、アドレスされたオンチッププログラムＥＰＲＯＭロケーションをプログラムするために有効である。

これらの測定は、保護されるように設計されている安全区域の外部からどのようなオンチッププログラムメモリＥＰＲＯＭロケーションの読出、確認またはプログラミングを防ぐために有効である。

本発明によるマイクロコントローラは、全体の動作モードを選択するための上記のＦＰＭＭＯ及びＦＰＭＭＩヒユーズを含めて、総数８個の構成ヒユーズを備える。例えば、安全マイクロコントローラモードは、そのＦＰＭＭＯ及びＦＰＭＭＩの両方をプログラミングすることによって（すなわち、両方を“０”状態に「飛ばず」ことによって、安全なマイクロコントローラモードが選択される。通常のマイクロコントローラモードは、ＦＰＭＭＯをプログラムし、ＦＰＭＭＩをプログラムしないままにして選択される。拡張マイクロコントローラモードは、その逆によって選択される。また、マイクロプロセッサモードはその両方のヒユーズをプログラムしないままにして選択される。

他の６個のＥＰＲＯＭ構成ヒユーズは、前述した４つの異なる発振器モードＥＣ，ＲＣ，ＸＴ及びＬＦの対応する所望の１つを選択するために４つの異なる組み合わせのいずれかにプログラムされるまたはプログラムされないヒユーズの組ＦＯ３ＣＯとＦＯ５ＣＩ、同様に前述した４つの異なるウォッチドッグタイマー（ＷＤＴ）動作オプションまたはモードの対応する所望の１つを選択するために４つの異なる組み合わせのいずれかにプログラムされるまたはプログラムされないヒユーズの組ＦＷＤＴＯ及びＦＷＤＴＩ、全体にプログラミングすることを防ぐだめのプログラムされる全体の書込み保護ヒユーズＦＧＬＷＰ（すなわち、このヒユーズを飛ばすことは、オンチッププログラムＥＰＲＯＭ、オフチップＥＰＲＯＭ及び全ての構成ヒユーズへの書込みを防ぐ）、及び、最後に、構成ヒユーズのいずれかの変更を防ぐ書込み保護ヒユーズＦＯＰＴＷＰである。全体の書込み保護が可能である時、ＴＡＢＬＷＴ命令は、常に、「短い書込み」　（例えば、２つのサイクルだけ）を実行するように形成されている。

高速周辺装置のアレーは、リアルタイム計算インテンシブアプリケーションの目的で、チップ１０に搭載されている。ＣＰＵタスクを可能な限り多くオフロードするために、周辺装置５７（第１図）は高度にインテリジェントであり、それら自体の割り込み及びエラー操作を有する。モジュール８０は、３つの１６ビツトタイマー／カウンタ（ＴＭＲＩ、７ＭＲ２及びＴＭＲ３）を備え、その１つは２つの８ビツトタイマーに分割され、２つの高速センサは、シャフトエンコーダ及び他の高速パルス列源への有効なインターフェースのためである。また、２つの高速パルス幅変調（ＰＷＭ）は、１０ビツト以下の分解能で出力し、それによって、モータを直接または直流制御電圧を介して制御することができる。また、４つ以下の外部割り込み源及び複数の内部割り込み源は、その大部分がソフトウェアの入力または出力として構成される多数のＩ１０ビンと同様に、周辺装置のうちに含まれる。

全ての周辺レジスタは、限定された数の選択されたアドレスを有するデータメモリセグメントが積み上げられているバンキング方法を使用して、データメモリ空間３４にマツプ化される。

これによって、汎用データＲＡＭ容量を浪費せずに、多数のレジスタを収容することができる。バンクセレクトレジスタ（ＢＳＲ）８２は、現在アクティブの［周辺バンクｊを選択する。関係する機能を有する周辺レジスタは１つのバンク内に集められているが、通常、１つのタスクに関する全ての周辺装置にアドレスするためにはバンクからバンクに切り換えることが必要であり、これは、ＭＯＶ　Ｌ　Ｂ　（ｍｏｖｅ　１ｉｔｅｒａｌ　ｖａｌｕｅ　ｔｏ　ＢＳＲ）命令の目的である。

装置１０は、５つのデジタルＩ１０ボートＡ、、Ｂ、Ｃ１Ｄ及びＥ（ｍ１図）を有し、それらは、−緒に３３個のボートビンに加えられ、その大部分は組み合わされたボートビンを入力　（ＤＤＲビット＝１）または出力（ＤＤＲビット−〇）として構成するための組み合わせされたデータ方向レジスタ（ＤＤＲ＞ビットを備える。ボートビンの大部分はシステムバスまたは周辺機能と多重通信式にされている。ボー）ＣＳＤ及びＥは、例えば、前述のものと多重通信式にされている（ＡＤ＜１５：０＞、ＡＬＥ、茎Ｗ及び０′Ｔ）。全部で５つのこれらのボートとそれらの組み合わされたＤＤＲレジスタは、データメモリ３４にマツプ化される。対応する周辺レジスタの制御ビットは、ボートビンとしてまたは周辺人力／出力としてビンを構成し、ボートビンが別の機能のために選択された時、その方向は、ＤＤＲビットを所望の状態にする周辺論理によって決定される。

ボートＡは、積み上げられたアドレスの１つの６ビツトボートであり、それと組み合わされたデータ方向レジスタはなく、ビンＲＡＯ／ＩＮＴ及びＲＡ１／ＲＴ上の外部割り込み入力を含む、周辺装置と多重通信化されている。ボートＢは、またデータメモリ３４のバンクの１つにマツプ化された８ビット双方向ポー−トである。そのマツプ化されたアドレスへの書込みは、ボートラッチに書込み、アドレス続出はボートビンを読み出す。

そのビンの大部分は、センサ、ＰＷＭ及び外部クロックのような周辺機能と多重通信化されている。ボートＢは、ボート入力が変化する（ビンとラッチとの間の不適合で高い出力の生成するために、比較ラッチとしてその出力データラッチを使用する）時割り込みが生成し、割り込みはチップ１０を５ＬＥＥＰモードから目覚めさせることができるように、「変化についての割り込み」を提供するように形成される。

ボートＣ，Ｄ及びＥは、データメモリの別のバンクにマツプ化されている。ボートＣ及びＤは８ビツト幅双方向ボートであり、一方、ボートＥは３ビツト幅双方向ポートである。

シリアルボート８３は、全２重非同期モードまたは半２重クロック化非同期モードで動作することに適しており、それによって、万能同期非同期レシーバトランスミッタ（ＵＳＡＲＴ）　を提供する。専用の８ビツトボ一速度ジェネレータ（ＢＲＧ）は、好ましくは、このアプリケーション内で内部クロック生成のために使用される。ＢＲＧは、読出可能及び書込み可能なレジスタと、データメモリ３４とのバンク空間にマツプ化されている。

ＲＴＣＣモジュール７７は、モジュール８０のＴＭＲＩ、ＴＭＲ２及びＴＭＲ３を含む、マイクロコントローラ内の複数のタイマー／カウンタの１つである。ＲＴＣＣは、好ましくは、１６ビットタイマー／カウンタ、高い及び低いバイト、８ビツトプリスケーラ、及びＲＴピン上の外部クロック信号源を備える。８ビツトタイマ一／カウンタＴＭＲ１及びＴＭＲ２は、モジュール８０のＰＭＷ出力の時間のベースとして使用され、１６ビツトタイマーＴ３はキャプチャー機能のために使用される。

本発明の特徴によると、単純化された自動プログラミングは、プログラムを記憶するために自動インクリメントポインタとオンチップＲＯＭを備えるプログラムメモリマイクロコントローラをプログラムするために命令が使用される方法を使用して提供される。マイクロコントローラは、プログラムメモリ１７の内ｉＥＰＲＯＭＥＰＲＯＭロケーションテーブルポインタと一緒にＴＡＢＬＷＴ命令を使用して、プログラムされる。従って、ユーザは、内部ＥＰＲＯＭからでさえ、コードを実行しながら、ＥＰＲＯＭロケーションをプログラムする。２つの「プログラム及び確認」ルーチンは、プログラムメモリのアドレスロケーションに備えられている。２つのプログラムのうちの１つは、「汎用プログラム／確認」ルーチンであり、それは、２つのうちでより柔軟性があり、それによって、ユーザは、可変のプログラミングパルス幅で、いかなるアドレスにもロードし、ロケーションをプログラムし、ロケーションを確認し、または、次のロケーションにインクリメントすることができる。もう１つのプログラムは、「自動プログラム／確認」ルーチンであり、マイクロコントローラが２つの外部２ＫＸ８ＥＦＲＯＭから逐次的に２にロケーションを読出、それ自体の内部メモリをプログラムする単純だが、堅牢なプログラミング方法である。それは、オンチッププログラムメモリ空間内にマツプ化されるが、しかし、それらを消去不可能にするために、２つのプログラムはＥＰＲＯＭよりもむしろＲＯＭ内にある。

これらの２つのプログラミングルーチンの１つを実行するために、ＴＥＳＴピン８５（第１図）は、パワーアップ後ハイレベル保持され、一方、ＭＣＬＲビン７ｏは低く保持され、次に、？ｉｎピンは０から１に上昇する（ＶｃｃまたはＶ　ｐｐ）。プログラム実行は、リセットに続いて、ＰＣ（プログラムカウンタ）３０内で始まり、プログラムは直ぐにポートＢを選び、分岐アドレスを決定する。

プログラムは、［汎用プログラム／確認」ルーチンまたは［自動プログラム／確認」ルーチンを実行することができる。ＴＥＳＴピン８５がハイレベル時、パワーオンＩＪセットタイマー及び始動タイマー（ＰＷＲＴ及びＯ３Ｔ、第８図）が無効になる。汎用プログラム／確認モードは、全ての特徴のプログラマで使用されるが、本発明とその実現に関しては特に重要ではないので、従って、これ以上説明しない。

マイクロコントローラ１ｏは、Ｖｃｃ（Ｉｌｉｎ）及びＶ　ｃｃ　（ｎ＋ａｘ）でのプログラム確認を要求するインテリジェントクイックパルスアルゴリズムを使用する。Ｖｃｃ（Ｉｌｉｎ）での確認は「消去マージンＪが良好であることを保証し、Ｖ　ｃｃ　（ｍａｘ）での確認は［プログラムマージン」が良好であることを保証している。第１０図を参照すると、プログラミングアルゴリズムは、パルスカウントが〇でメモリから新しいアドレスをロードすることによって開始され（ブロック９０）、アドレスが空白として確認され（ブロック９１）、空白のチェック（確認）が成功するか失敗する（決定ブロック９３）。成功すると、新しいデータがロードされ（９４）、次に、パルスカウンタのインクリメントと共に１００μｓのパルスを使用してプログラムされる（９５）。次に、ＶｃｃはＶ　ｃｃ　（ｗａｘ）にセットされ、正確なデータのロケーションが確認される（９６）。

この確認が成功すると（９８）、３Ｘ（３倍）のパルスカウントが入力され、プログラムマージンを太きく　Ｌ（１００）　、ＶｃｃはＶｃｃ（ｍｉｎ）にセットされ、ロケーションをｍ認する（１０１）　ｏ　Ｖｃｃ（ｍｉｎ）でのｉｆｆが成功すると（１０２）　、アルゴリズムは開始に戻り、新しいアドレスがロードされる（９０）。

プログラミングアルゴリズムの上記の成功／失敗決定段階（９３，１０２）のいずれかでの失敗の結果、Ｖ　ｃｃ　（ｍａｘ）でのｍ認の失敗しく９８）、さらに、パルスカウントが２５より大きくないことが発見された場合を除いて、適切なエラーメツセージまたはフラグが形成され、開始点に戻る。その場合、プログラムはインクリメントパルスカウント段階（９５）に戻り、Ｖｃｃは再度Ｖｃｃ（ｍａｘ）にセットされ、正確なデータのためのロケーションを確認しく９６）、続いて、そのｆｒｌ認の成功／失敗を決定する（９８）。

自動プログラミングモードでは、マイクロコントローラは、２つの外部２ＫＸ８ＥＦＲＯＭから読み出し、命令とその命令によって使用される自動インクリメントポインタによって、プログラムの連続した段階の記憶のためにその連続したアドレスロケーションを進むようにインクリメントすることによってプログラムメモリをプログラムするためにそれ自体をプログラムする。マイクロコントローラは、自動プログラミング用の命令及びそこに記憶されることが望まれる他のコードを内蔵するＲＯＭ等のオンチップハードコード化（すなわち、マスターまたは工場でプログラムされた）メモリを備える。第１１図は自動プログラマのための単純化した回路図であり、第１２図はＶｃｃ、　Ｖｐｐ、ＴＥＳＴ及びその他の信号が入力される（または生じる）シーケンスを示すタイミング図である。プログラムされるマイクロコントローラ１０は、第１１図の回路全体である自動プログラマに差し込まれる（動作的に結合される）。所望のコードでプログラムされた２つ（７）２Ｋｘ８外部ＥＰＲＯＭ１１０，１１１はまた自動プログラマの各ソケットに挿入される（すなわち、動作的に結合される）。Ｖｃｃパワーオンがイネーブルされ、タイミング図のＶｃｃの部分に図示したように、安定化される。Ｖｃｃが安定している時、自動プログラミングモードは、最初にＴＥＳＴピンを１　（ハイレベル、タイミング図のＴＥＳＴ部分）に上昇させることによって開始される。次に、Ｖｃｃ／ＭＩ７０玉−ピンは、ＶｐＰ（例えば、１２．５〜１３．５Ｖ　テ、公称テ１３．ＯＶ、　９　イミング図（７）Ｖｐｐ／１τ℃ゴコで部分）に上昇し、マイクロコントローラをリセットから解除し、自動プログラミングルーチンの実行を開始する。

自動プログラミングル−チンでは、マイクロコントローラは、１回に１ワードで、２つのＥＰＲＯＭを読み出し、ポー１−Ｂの上のアドレスロケーション（ＲＢ＜　７　：　Ｏ＞）の自動インクリメントポインタ及びポートＣのピンＲＣ４〜ＲＣ７（タイミング図第１２図の各部分を参照）を使用して、そのオンチップ２ＫＸ１６ＥＦＲＯＭプログラムメモリ１７内に対応するロケーションをプログラムする。オンチップＥＰＲＯＭ全体のプログラミングが成功した時、マイクロコントローラ１ｏは、構成ヒユーズ情報のスイッチ設定１１５（第１１図）を読み出し、その構成によってそのヒユーズをプログラムする。視覚的表示が提供され、従って、オペレータは、ポートＣのピンＲＣＯ及びＲＣＩの１組の発光ダイオード（ＬＥＤ）を使用して、プログラミングにおけるエラーの不在またはエラーを知る。緑色のＬＥＤ１１７と赤色のＬ　Ｅ　Ｄ　１１ｇは、プログラミングの間両力ともオンである（点燈している）。プログラミングの終りには、１つのＬＥＤだけがオンであり、そのＬＥＤは、プログラミングにエラーがない場合は緑色であり、エラーが起きた場合は赤色である。

上記の方法によって、マイクロコントローラ（またはマイクロプロセッサ）は、命令によって指示されたプログラムメモリへのポインタと共に、単純な方法でそれ自体のプログラムメモリをプログラムすることができる。

マイクロコントローラの全てのテストモードは、ＴＥＳＴビン８５、ポートＡ及びボートＢを介してアクセスされる。ＴＥＳＴビンは、プルアップまたはプルダウンも有していないシュミット（ｓｃｈｍｉｔｔ）　）　！Ｊガ入力であり、アプリケーションでは低く保持されなければならない。ＶＰＰは、公称１２Ｖに保持されてければならず、一方、プログラミングが所望の時、ＴＡＢＬＷＴが実行される。ポートＡは、特定のＥＰＲＯＭテストモードのために使用され、ボートＢはＣＰＵテストに使用される。

小さいピンカウントを有するマイクロコントローラは、全速力で１６ビツト命令を導入するためには不十分であることがある。

本発明のマイクロコントローラは、工場でのテスト用に容易されたテストＥＰＲＯＭとして設計されたオンチッププロ７グラムメモリブロツク１７を備える。テストＥＰＲＯＭは、テストの前に、所望のテストコードでプログラムされる。テストＥＦＲＯＭは、一連の小さいサブルーチンでプログラムされ、その１つは、マイクロコントローラ命令セットの各命令のためであり、ボートＢを読み出し、それをＰＣローレベルに置く制御テストルーチンである。その点で、ＣＰＵは、テストされる命令サブルーチンのアドレスに飛び越すために適している。ＰＣハイレベルは、ＰＣがテス）ＥＰＲＯＭを指示することを保持し、特定の命令サブルーチン用のテストが終了した時、制御プログラム（ルーチン）は再度ＰＣローの次の値のためにポートＢを読み出し、従って、このようにして、装置の命令が全てテストされる。

第１３図に図示したテストモードレジスタ（ＴＳＴＭＤＩ）は、ＥＰＲＯＭヒユーズを飛ばすことなく、チップ１ｏの様々な構成をテストする手段を備える。これは、本発明の別の重要な特徴であり、それによると、ＥＰＲＯＭヒユーズは第１４図のテーブルに示したようなテストラッチによってエミュレートされる。

ＴＳＴＭＤＩレジスタのビットの意味は、方向が逆であることを除いて、すなわち、ヒユーズ−〇がこの場合ビットが１であることに対応することを除いて、コード保護及び構成ヒユーズと同じである。ＴＳＴＭＤＩレジスタは、テストモードまたは問答モードでだけ続出／書込のためにアクセスされることに適しており、そのように配置されている。また、ＴＳＴＭＵＸビット（第１４図）が０の時だけ、ＴＳＴＭＤＩの構成ビットが構成を制御する。ＴＳＴＭＵＸ＝１の時、その時、マイクロコントローラの状態は、これらのビット用のヒユーズによって決定される。コード保護ビットは、ＴＳＴＭＵＸビットとは無関係にされる。これらのビット用のヒユーズが消去されると、テストラッチは、ＴＳＴＭＵＸビットの状態に関係なく、ヒユーズを乗り越えることができる。ヒユーズが飛ばされるは、それらは乗り越えられない。

テストモードレジスタは全てのモードで続出可能であり、正常なモードでは、ヒユーズの値を反映する。エミュレーションまたはテストモードではない時、ＴＳＴＭＤＩはリセット状態に保持され、それは外部プログラムを決定し、ＶＤＴヒユーズは飛ばされており、その他の全てのヒユーズは消去される。

本発明の幾つかの特徴をマイクロコントローラの好ましい実施例を参照して説明したが、上記の説明から、本発明の精神及び範囲内で上記の好ましい実施例の様々な変更及び修正が可能であることは当業者には明らかであす。、従って、本発明は、添付の逝去の範囲及び応用可能な法則の規則及び原理によってのみ制限されるものである。

ｃｃ

Claims

【特許請求の範囲】

１．動作中、プログラムと命令を実行し、応答として、選択的に外部装置を制御するための制御信号を生成するようになされたマイクロコントローラであって、上記マイクロコントローラの動作に適した所定の範囲内で該マイクロコントローラにパワーを供給する電源手段と、上記マイクロコントローラ内での正確なタイミング及びカウントに適した安定性を有するクロック周波数を上記マイクロコントローラに供給するクロック手段と、上記制御信号を生成するために、上記マイクロコントーラがプログラム及び命令を実行させないように該マイクロコントローラを選択的にリセットするための選択的リセット手段とを備え、上記選択的リセット手段は、上記電源手段によって供給されるパワーが所定の範囲にあり且つ上記クロック手段によって供給されるクロック周波数が安定するまで、上記マイクロコントローラを、リセット状態から解除の開始後、リセット状態に保持するリセット状態保持手段を備えることを特徴とするマイクロコントローラ。
２．上記リセット状態保持手段は、経過時間カウンタを備えることを特徴とする請求項１に記載のマイクロコントローラ。
３．上記リセット状態保持手段はさらに、供給されたパワーレベルが上記の適した所定の動作範囲内で安定している時、上記経過時間カウンタを不能化するパワーレベル検出器を備えることを特徴とする請求項２に記載のマイクロコントローラ。
４．上記リセット状態保持手段は、上記経過時間カウンタの一時停止期間としてプログラムされた期間の間、上記マイクロコントローラを、リセット状態からの解除の開始後、リセット状態に保持することを特徴とする請求項２に記載のマイクロコントローラ。
５．上記リセット状態保持手段は、パルスカウンタを備えることを特徴とする請求項１に記載のマイクロコントローラ。
６．上記リセット状態保持手段は、上記パルスカウンタによってカウントされたパルス数がクロック周波数が安定したことを示すまで、上記マイクロコントローラを、リセット状態から解除の開始後、リセット状態に保持することを特徴とする請求項５に記載のマイクロコントローラ。
７．上記リセット状態保持手段は、パワーアップタイマーと発振器始動タイマーとを備え、各タイマーはプログラム可能な一時停止期間を有し、その両方のタイマーの一時停止期間が終了した時だけリセット状態を終了させることを特徴とする請求項１に記載のマイクロコントローラ。
８．動作中、プログラム及び命令を実行し、応答として、外部装置を選択的に制御するための制御信号を生成するようになされたマイクロコントローラによって、エラーのない実行を助ける方法であって、上記マイクロコントローラに該マイクロコントローラの動作に適した所定の範囲内の大きさのパワーを供給し、上記マイクロコントローラに、当該マイクロコントローラ内での正確なタイミング及びカウントに適した安定性を有するクロック周波数を供給し、上記マイクロコントローラを選択的にリセットして、該マイクロコントローラが上記制御信号を生成するためにプログラム及び命令を実行させないようにし、上記電源手段によって供給されるパワーが所定の範囲にあり且つ上記クロック手段によって供給されるクロック周波数が安定するまで、上記マイクロコントローラを、リセット状態から解除の開始後、リセット状態に保持することを特徴とする方法。
９．上記のマイクロコントローラのリセット状態を保持する段階は、電源レベルを検出し、パワーレベルが所定の動作範囲内で安定したとき、経過時間カウンタを不能化することを含むことを特徴とする請求項８に記載の方法。
１０．上記リセット状態は、１組のタイマーを使用して保持され、各タイマーはプログラム可能な一時停止期間を有し、両方のタイマーの一時停止期間が終了した時だけリセット状態を終了させることを特徴とする請求項８に記載の方法。