JPH04365170A - ディジタル信号処理用半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に時系列のデータを演算処理する、ディジタル
信号処理に供する半導体集積回路装置に関するものであ
る。

【０００２】

【従来の技術】近年、マイクロコンピュータによるサー
ボ制御等のディジタル化が行われるようになり、例えば
図６に示すような積和機能を有するディジタル信号処理
用半導体集積回路装置が製造されるようになってきた。

【０００３】図６において、１はマイクロコンピュータ
７のデータバス９に接続され、マイクロコンピュータ７
からの乗数データを格納する第１の記憶手段、２は同様
に、マイクロコンピュータ７のデータバス９に接続され
、マイクロコンピュータ７からの被乗数を格納する第２
の記憶手段２であり、これらの記憶手段１，２からのデ
ータを読み出す第１のデータバス１０，第２のデータバ
ス１１が乗算器３に接続されている。

【０００４】この乗算器３からの出力は、第３のデータ
バス１２を通してアキュームレータ４の一方の入力へ接
続され、アキュームレータ４の出力は２つの出力レジス
タＡ，Ｂ５へ接続されており、またこの出力レジスタＡ
，Ｂ５はマイクロコンピュータ７のデータバス９に接続
されている。この２つの出力レジスタＡ，Ｂ５のデータ
はセレクタ６でどちらかが選ばれ、第４のデータバス１
３を通してアキュームレータ４のもう一方の入力へ接続
されている。

【０００５】さらに、マイクロコンピュータ７のデータ
バス９にはこれらの回路の動作を制御する制御部８が接
続されており、制御部８から第１，第２の記憶手段１，
２へタイミング信号線（図示せず），アドレス線２１が
出力され、乗算器３へはタイミング信号線（図示せず）
が出力され、出力レジスタＡ，Ｂ５やセレクタ６へはレ
ジスタセレクタ線２２が出力されている。

【０００６】次に動作について説明する。例えば、

【数
１】

【０００７】数１のような積和演算を実行する場合は、
図７に示すようなフローで行われる。まず、被乗数ａｉ
　４データをマイクロコンピュータ７から第２の記憶手
段２へ書き込み、同様に乗数ｘｉ　４データをマイクロ
コンピュータ７から第１の記憶手段１へ書き込む。ここ
で、積和の段数が４であることや、演算結果が出力レジ
スタＡ，Ｂ５のどちらかへ入るか等の情報は予めマイク
ロコンピュータ７から制御部８へ書き込まれているもの
とする。次に、演算開始の命令をマイクロコンピュータ
７から制御部８へ書き込む。この操作により、制御部８
はアドレス信号やタイミング信号を発生し、４段の積和
を行う。主たるマイクロコンピュータ７は制御部８のス
テータスを読み出して終了を検知し、出力レジスタ５の
値を読み出すことで動作を終了する。

【０００８】また、図８は積和の演算のところのタイミ
ングを示したものである。制御部８は演算開始を受けて
から、アドレスを乗数，被乗数の入った記憶手段へ順次
出力する。ここでは、０，１，２，３である。数１の最
初の乗算ａ０・ｘ０　を考えると、図８のデータ出力Ｄ
１のところで、第１の記憶手段１からはｘ０　が出力さ
れ、第２の記憶手段２からはａ０　が出力される。そし
て、これら２つのデータが乗算器３へ入力され、その乗
算結果ａ０　・ｘ０　が乗算器出力のＭ１として出力さ
れるのである。出力レジスタ５の値は最初は０であるか
ら、アキュームレータ４の一方の入力はＭ１で、もう一
方の入力は０で、従って、Ｍ１の結果がアキュームレー
タ４の出力Ａ１として出力され、出力レジスタ５に保持
されることになる。このアドレス入力から、出力レジス
タ５までのデータの流れは専用の回路であって、順次早
く行われ、積和の段数＋２のサイクル数で演算を実行す
る。

【０００９】ところで、実際のサーボ制御などをするよ
うになると、例えば、

【数２】

【００１０】数２のような行列演算をする機会が増えて
きた。その場合の演算手順のフローを図９（ａ）　に示
す。 まず、係数ａ１ｊ２データをマイクロコンピュータ７か
ら第２の記憶手段２へ書き込み、同様にデータｘｊ２デ
ータをマイクロコンピュータ７から第１の記憶手段１へ
書き込む。そして演算開始の命令をマイクロコンピュー
タ７から制御部８へ書き込む。この操作により、制御部
８はアドレス信号やタイミング信号を発生し、２段の積
和演算を行う。主たるマイクロコンピュータ７は制御部
８のステータスを読み出して終了を検知する。次に、さ
らに係数ａ２ｊ２データをマイクロコンピュータ７から
第２の記憶手段２へ書き込み、演算開始の命令をマイク
ロコンピュータ７から制御部８へ書き込み、２段の積和
演算を行う。主たるマイクロコンピュータ７は制御部８
のステータスを読み出して終了を検知し、出力レジスタ
５の値を読み出し、これにより動作は終了する。

【００１１】

【発明が解決しようとする課題】以上のように、従来の
ディジタル信号処理用半導体集積回路装置では、数２の
ような行列演算をする場合、上述の図９（ａ）に示した
フローの演算手順で計算する必要があり、積和演算を何
度か繰り返さなければならず、手間と時間がかかり、制
御の高速，高精度化に伴い、処理時間の短縮化が要求さ
れている現状では問題であった。

【００１２】この発明は上記の問題点を解消するために
なされたもので、必要な行列演算等の演算時間を短縮す
ることができるディジタル信号処理用半導体集積回路装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るディジタ
ル信号処理用半導体集積回路装置は、主となるマイクロ
コンピュータのデータバス上に接続された，乗数を蓄え
る第１の記憶手段及び被乗数を蓄える第２の記憶手段、
乗数と被乗数データが入力される乗算器、その一方の入
力に乗算結果が入力されるアキュームレータ、アキュー
ムレータの出力に接続されその出力を蓄えるとともに主
となるマイクロコンピュータのデータバス上に接続され
た，少なくとも２つの出力レジスタ、出力レジスタに接
続されるとともにアキュームレータの他方の入力に接続
された，出力レジスタのデータを選択するセレクタ、主
となるマイクロコンピュータのデータバス上に接続され
、第１，第２の記憶手段，出力レジスタ，及びセレクタ
を制御する制御部とを備えたものにおいて、制御部内に
、乗算器に入力する第１の記憶手段及び第２の記憶手段
のアドレス、アキュームレータに入力する出力レジスタ
、及び、アキュームレータの出力を蓄える出力レジスタ
を指定する命令記憶手段を設け、主たるマイクロコンピ
ュータにより、命令記憶手段に記憶する内容をソフトウ
ェアで書き換え、そのプログラムされた命令記憶手段に
よる指定通りに演算処理するようにしたものである。

【００１４】

【作用】この発明においては、制御部内に上述のような
命令記憶手段を設け、第１，第２の記憶装置からのデー
タをアドレス順に乗算器へ送り、アキュームレータの出
力を決められた出力レジスタへ累積するというのではな
く、第１の記憶装置からはどのアドレスのデータ，第２
の記憶装置からはどのアドレスのデータというように、
読み出すデータのアドレスが指定でき、また、出力レジ
スタのどの出力をアキュームレータに送り、結果をどの
出力レジスタに送るかを全てプログラムできるようにそ
れらを記憶しておくようにしたから、積和動作は無駄な
く行われ、演算処理実行時間は短縮される。

【００１５】

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１はこの発明の一実施例によるディジタ
ル信号処理用半導体集積回路装置の構成を示すブロック
図である。図１において、マイクロコンピュータ７のデ
ータバス９に接続されている、マイクロコンピュータ７
からの乗数データを格納する第１の記憶手段１，同様に
被乗数データを格納する第２の記憶手段２があり、それ
らからデータを読み出す第１のデータバス１０，第２の
データバス１１が乗算器３に接続されているのは図６の
従来例と同じである。

【００１６】さらに、この乗算器３よりの出力は、第３
のデータバス１２を通してアキュームレータ４の一方の
入力へ接続され、アキュームレータ４の出力は２つの出
力レジスタＡ，Ｂ５へ接続され、またこの出力レジスタ
Ａ，Ｂ５はマイクロコンピュータ７のデータバス９に接
続されている。そして、この２つの出力レジスタＡ，Ｂ
５のデータはセレクタ６でどちらかが選ばれ、第４のデ
ータバス１３を通してアキュームレータ４のもう一方の
入力へ接続されているのも図６の従来例と同じである。

【００１７】さて、マイクロコンピュータ７のデータバ
ス９には、これらの回路の動作を制御する制御部８が接
続されており、制御部８はその内部に命令記憶手段２０
を備えている。

【００１８】図２は命令記憶手段２０のビット構成を示
すものであり、命令記憶手段２０は１演算サイクルに対
して、図２に示すように、乗算器３へ入力するデータの
第１の記憶手段１のアドレス，第２の記憶手段２のアド
レス，アキュームレータ４に入力する出力レジスタをレ
ジスタＡ，Ｂのいずれにするかを指定する情報，アキュ
ームレータ４の出力をラッチする出力レジスタをレジス
タＡ，Ｂのいずれにするかを指定する情報を記憶してい
る。この命令記憶手段２０に記憶する情報は、マイクロ
コンピュータ７によりソフトウェアで書き換え可能に設
定されている。

【００１９】そして、これら命令記憶手段２０からの制
御情報やタイミングが、図１の制御部８から第１の記憶
手段１，第２の記憶手段２へアドレス信号線１４，１５
、タイミング信号線（図示せず）として、出力レジスタ
Ａ，Ｂ５へは出力レジスタ選択信号線１６として、セレ
クタ６へはアキュームレータ入力レジスタ選択信号線１
７として出力されている。

【００２０】次に動作について説明する。図３に数２を
実行するのに最適な命令記憶手段２０の中のプログラム
の一例を示す。数２の係数，データ及び結果はａ１１が
第２の記憶手段のアドレス０，ａ１２が第２の記憶手段
のアドレス１，ａ２１が第２の記憶手段のアドレス２，
ａ２２が第２の記憶手段のアドレス３，ｘ１　が第１の
記憶手段のアドレス０，ｘ２　が第１の記憶手段のアド
レス１，ｃ１　が出力レジスタＡ，ｃ２　が出力レジス
タＢへ入れられることを前提として組まれている。

【００２１】さて、上記命令記憶手段２０の中に書かれ
た手順を使って実際に演算を行う時の演算実行フローを
図４（ａ）　に示す。このフローでは係数ａｉｊ４デー
タをマイクロコンピュータ７から第２の記憶手段２へ書
き込み、同様にデータｘｊ　２データをマイクロコンピ
ュータ７から第１の記憶手段１へ書き込む。そして、命
令記憶手段２０にはプログラムが入っているので、次の
演算開始命令を受けて行列の演算が行われる。

【００２２】主たるマイクロコンピュータ７は制御部８
のステータスを読み、終了を検出し、出力レジスタＡ，
Ｂ５の値を読み出すことで動作は終了する。

【００２３】図５は行列演算計算時の各部分の動作タイ
ミングを示したものである。制御部８は演算開始を受け
てから、アドレスを命令記憶手段２０へ送り、その出力
，第１の記憶手段１，第２の記憶手段２へのアドレス及
びアキュームレータ４の入出力のレジスタの選択データ
を得て、第１，第２の記憶手段やアキュームレータへの
アドレスや制御信号を出力する。

【００２４】詳細に説明すると、図５において命令記憶
手段２０への命令アドレス“０”のとき、第１の記憶手
段１へのアドレス“０”，第２の記憶手段２へのアドレ
ス“０”，アキュームレータ４の入力する出力レジスタ
Ａ，アキュームレータ４の出力をラッチする出力レジス
タＡという図２アドレス０の情報を命令記憶手段出力Ｉ
１の所で得て、第１の記憶手段１はアドレス“０”を受
け、“ｘ１　”をデータとして、第２の記憶手段２はア
ドレス“０”を受け、“ａ１１”をデータとして、デー
タ出力Ｄ１へ出力し、乗算器３はこれらの入力を受け、
ａ１１・ｘ１　の乗算結果を乗算器出力Ｍ１で出力し、
アキュームレータ４で出力レジスタＡ（値は０）と累積
される。 ここで出力レジスタＡにはａ１１・ｘ１　が入っている
。

【００２５】次に、命令アドレス“１”の時、第１の記
憶手段１へのアドレス“１”，第２の記憶手段２へのア
ドレス“１”アキュームレータ４へ入力する出力レジス
タＡ，アキュームレータ４の出力をラッチする出力レジ
スタＡという図２のアドレス１の情報を命令記憶手段出
力Ｉ２の所で得る。これにより、第１の記憶手段１はア
ドレス“１”を受け、“ｘ２　”をデータとして、第２
の記憶手段２はアドレス“１”を受け、“ａ１２”をデ
ータとしてデータ出力Ｄ２へ出力し、乗算器３はこれら
の入力を受け、ａ１２・ｘ２の乗算結果を乗算器出力Ｍ
２で出力し、アキュームレータ４で出力レジスタＡの値
ａ１１・ｘ１　と累積される。ここで、出力レジスタＡ
にはａ１１・ｘ１　＋ａ１２・ｘ２　が入っている。

【００２６】同様の操作が出力レジスタＢについても行
われ、出力レジスタＢにはａ２１・ｘ１　＋ａ２２・ｘ
２　が入っている。以上のようにして、行列数１の結果
ｃ１　，ｃ２　が出力レジスタＡ，Ｂ５に得られるので
ある。

【００２７】このように本実施例においては、制御部８
内に、乗算器３に入力する第１の記憶手段１及び第２の
記憶手段２のアドレス、アキュームレータ４に入力する
出力レジスタ及びアキュームレータの出力を蓄える出力
レジスタの指定情報を記憶する命令記憶手段２０を設け
、マイクロコンピュータ７により、命令記憶手段２０の
記憶内容をソフトウェアで書き換え、そのプログラムさ
れた命令記憶手段による指定通りに演算処理するように
構成したので、行列演算をする場合に複数の積和演算処
理を１回にまとめることができ、これにより、処理時間
を短縮することができる。

【００２８】例えば、マイクロコンピュータ７からのデ
ータの読み出し，書き込みが通常２サイクルで行われる
ものとすると、図４（ｂ）　に示すように上述の図４（
ａ）　の演算処理フローを２６サイクルで行うことがで
きる。これに対し、従来例による積和だけで実行する図
９（ａ）　の演算処理フローでは、図４（ｂ）　に示す
ように３２サイクル必要であり、本実施例の方が２６／
３２＝０．８１２５倍だけ実行時間を短縮することがで
きる。

【００２９】

【発明の効果】以上のように、この発明によれば、積和
演算ができるディジタル信号処理用半導体集積回路装置
において、その制御部内に演算処理手順を記憶させる、
命令記憶手段を設け、フログラマブルすることにより複
数の積和演算処理を１回にまとめて行うようにしたので
、行列の演算が単純な積和機能だけに比べて、高速に行
え、演算処理実行時間を短縮することができるという効
果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるディジタル信号処理
用半導体集積回路装置を示すブロック図である。

【図２】この発明の一実施例によるディジタル信号処理
用半導体集積回路装置の命令記憶手段のビット構成を示
す図である。

【図３】この発明の一実施例によるディジタル信号処理
用半導体集積回路装置の命令記憶手段に書かれるプログ
ラムの一例を示す図である。

【図４】この発明の一実施例によるディジタル信号処理
用半導体集積回路装置の演算実行フローを示す図である
。

【図５】この発明の一実施例によるディジタル信号処理
用半導体集積回路装置の行列演算計算時の各部分の動作
タイミングを示す図である。

【図６】従来のディジタル信号処理用半導体集積回路装
置のブロック図である。

【図７】従来のディジタル信号処理用半導体集積回路装
置による積和演算実行フローを示す図である。

【図８】従来のディジタル信号処理用半導体集積回路装
置による積和演算計算時の各部の動作タイミングを示す
図である。

【図９】従来のディジタル信号処理用半導体集積回路装
置を用いて数１の演算を実行する時の実行フローを示す
図である。

【符号の説明】

１　　　　第１の記憶手段 ２　　　　第２の記憶手段 ３　　　　乗算器 ４　　　　アキュームレータ ５　　　　出力レジスタＡ，Ｂ ６　　　　セレクタ ７　　　　マイクロコンピュータ ８　　　　制御部 ９　　　　マイクロコンピュータのデータバス１０　　
第１の記憶手段より乗算器へ読み出しデータを送るデー
タバス １１　　第２の記憶手段より乗算器へ読み出しデータを
送るデータバス １２　　乗算器よりアキュームレータにデータを送るデ
ータバス １３　　セレクタによって選ばれた出力レジスタＡ，Ｂ
のデータをアキュームレータに送るデータバス１４　　
制御部より第１の記憶手段へのアドレス信号線１５　　
制御部より第２の記憶手段へのアドレス信号線１６　　
制御部より出力レジスタへの出力レジスタ選択信号線 １７　　制御部よりセレクタへのアキュームレータ入力
レジスタ選択信号線 ２０　　制御部にある命令記憶手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　主となるマイクロコンピュータのデー
   タバス上に接続された、乗数を蓄える第１の記憶手段，
   及び被乗数を蓄える第２の記憶手段と、該第１の記憶手
   段，及び第２の記憶手段からのデータが読み出される第
   １のデータバス，及び第２のデータバスと、該第１のデ
   ータバス及び第２のデータバスにより乗数と被乗数デー
   タが入力される乗算器と、該乗算器の乗算結果を出力す
   る第３のデータバスと、該第３のデータバスが一方の入
   力に接続されたアキュームレータと、該アキュームレー
   タの出力に接続されてその出力を蓄えるとともに、前記
   マイクロコンピュータのデータバス上に接続された、少
   なくとも２つの出力レジスタと、該出力レジスタに接続
   されるとともに、前記アキュームレータの他方の入力に
   第４のデータバスを介して接続された、前記出力レジス
   タのデータを選択するセレクタと、前記マイクロコンピ
   ュータのデータバス上に接続され、前記第１，第２の記
   憶手段，出力レジスタ，及びセレクタを制御する制御部
   とを備えた、ディジタル信号処理用の半導体集積回路装
   置において、前記制御部内に、前記乗算器に入力する前
   記第１の記憶手段及び第２の記憶手段のアドレス、前記
   アキュームレータに入力する出力レジスタ、及び、前記
   アキュームレータの出力を蓄える出力レジスタを指定す
   る命令を記憶する命令記憶手段を設け、前記マイクロコ
   ンピュータにより、前記命令記憶手段に記憶する内容を
   ソフトウェアで書き換え、そのプログラムされた命令記
   憶手段による指定通りに演算を処理するようにしたこと
   を特徴とするディジタル信号処理用半導体集積回路装置
   。