CN101228589B

CN101228589B - 半导体存储装置

Info

Publication number: CN101228589B
Application number: CN2006800272546A
Authority: CN
Inventors: 朝内升
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-25
Filing date: 2006-07-21
Publication date: 2011-05-11
Anticipated expiration: 2026-07-21
Also published as: CN101228589A; CA2616350A1; RU2008106758A; KR20080030106A; JP2007035120A; US20070019497A1; US7591524B2; JP4839714B2; WO2007013568A1; EP1914756A1; BRPI0613773A2; TW200713325A; AU2006273264A1; EP1914756A4

Abstract

半导体装置(10)在被请求的访问是对存储阵列(100)的数据写入时，将地址计数器(110)的进位部(111)中的最大计数值设定为128位。另一方面，半导体存储装置(10)在被请求的访问是对存储阵列(100)的数据读出时，将地址计数器(110)的进位部(111)中的最大计数值设定为256位。其结果是，实现了用于指定EEPROM阵列(101)以及掩模ROM阵列(102)中的希望的地址所需要的电路结构的小型化。

Description

半导体存储装置

技术领域

本发明涉及被顺序访问的半导体存储装置以及在被顺序访问的半导体存储装置中的地址管理方法。

背景技术

只允许对存储阵列的数据单元顺序访问的半导体存储装置例如公知有EEPROM。该半导体存储装置由于比较便宜，因此被使用为用于存储与耗材的余量或者消耗量有关的数据的存储装置。另外，具有多个数据存储区域、例如EEPROM区域和掩模ROM区域的半导体存储装置也得到了实用化。在具有多个数据存储区域的半导体存储装置中，通过使用掩模ROM区域而具有不需要向半导体存储装置写入只读数据的优点。

发明内容

但是，顺序访问型的半导体存储装置在具有包含比只读区域小的可写入区域的单一的数据存储区域的情况下，如果没有被向上计数到只读区域的最后地址，则不能返回到可写入区域的起始地址。其结果存在如下问题：比数据的读出需要时间的数据的写入处理将更需要时间。

并且，在半导体存储装置中，通常使用地址译码器指定访问目的地址，因此在具有多个数据存储区域的半导体存储装置中，相对于各个数据存储区域必须具有地址译码器，从而电路结构规模有变大的趋势。

本发明是用于解决上述问题而完成的，其目的是在半导体存储装置中实现缩短数据写入时间的同时，实现对地址指定所需要的电路结构的小型化。

为了解决上述问题，本发明的第1方式提供了一种半导体存储装置。本发明第1方式的半导体存储装置包括：地址计数器，对计数值进行计数来指定为访问对象的对象地址，并且在进行数据的读出时和进行数据的写入时最大计数值不同；非易失性存储阵列，被顺序访问到由所述地址计数器指定的对象地址为止；数据写入单元，从所述存储阵列的所述对象地址以规定的地址单位将写入数据写入；以及数据读出单元，从所述存储阵列的对象地址读出数据。

根据本发明第1方式的半导体存储装置，由于使用在进行数据的读出时和进行数据的写入时最大计数值不同的地址计数器，来指定作为访问对象的对象地址，因此可缩短数据写入时间，并且可实现地址指定所需要的电路结构的小型化。

本发明第1方式的半导体存储装置可以为如下构成：所述地址计数器，在将计数值计数到各个所述最大计数值之后，指定所述存储阵列的起始地址。此时，计数值在到达最大计数值之后可返回到存储阵列的起始地址。

本发明第1方式的半导体存储装置可以为如下构成：所述地址计数器，与从所述半导体存储装置的外部输入的外部时钟信号同步对所述外部时钟信号数进行计数。此时，可由外部时钟信号指定存储阵列的希望的地址。

本发明第1方式的半导体存储装置，可以为如下构成：所述存储阵列包括具有第1最终地址的第1存储区域和具有第2最终地址并与所述第1存储区域连续的第2存储区域，所述写入时的最大计数值是与所述第1最终地址对应的计数值，所述读出时的最大计数值是在与所述第2最终地址对应的计数值上加上规定值之后的值。此时，由于在进行数据写入时不执行对第2存储区域的地址指定处理，因此可缩短对第1存储区域进行数据写入所需要的时间。

本发明第1方式的半导体存储装置可以为如下构成：所述地址计数器在计数到各个最大计数值之后，指定所述存储阵列中的所述第1存储区域的起始地址。此时，在计数值到达最大计数值之后可返回到第1存储区域的起始地址。

本发明第1方式的半导体存储装置可以为如下构成：所述第1存储区域是可写入数据的存储区域，所述第2存储区域是仅可读出数据的存储区域。此时，在进行数据写入时，仅执行对第1存储区域的地址指定处理，并且在进行数据读出时，执行对第1以及第2存储区域的地址指定处理。

本发明第1方式的半导体存储装置可以为如下构成：所述第1存储区域是可存储128位数据的存储区域，所述第2存储区域是可存储64位数据的存储区域，所述地址计数器是8位地址计数器，在写入时，在第8位的值取1之后，指定所述第1存储区域的起始地址，在读出时，在8位的值全部取1之后，指定所述第1存储区域的起始地址。此时，在进行数据读出时计数值达到了256之后，在进行数据写入时计数值达到了128位之后，可返回到第1存储区域的起始地址。

本发明的第2方式，提供了一种半导体存储装置中的地址管理方法，包括在到达由与外部时钟同步而进行计数的地址计数器指定的对象地址之前，被顺序地访问的非易失性存储阵列。本发明的第2方式的地址管理方法，判断对所述存储阵列的访问的请求是写入请求或者读出请求中的哪一个，在所述访问请求是写入请求、且对所述外部时钟计数到了第1最大计数值时，指定所述存储阵列的起始地址，在所述访问请求是读出请求、且对所述外部时钟计数到了比所述第1最大计数值大的第2最大计数值时，指定所述存储阵列的起始地址。

根据本发明第2方式的地址管理方法，可得到与本发明第1方式的半导体存储装置同样的作用效果，并且，本发明第2方式的地址管理方法与本发明第1方式的半导体存储装置一样，可通过各种方式实现。

除此之外，本发明的第2方式的方法也可以作为程序以及记录有程序的计算机可读取的记录介质来实现。

附图说明

图1是表示本实施例的半导体存储装置的功能性内部结构的框图

图2是模式上示出本实施例的半导体存储装置所具有的存储阵列的内部结构映射的说明图；

图3是表示在执行读出动作时的复位信号RST、外部时钟信号SCK、数据信号SDA、地址计数器值的时间关系的时序图；

图4是表示由本实施例的半导体存储装置以及主机执行的数据读出处理的处理例程的流程图；

图5是表示在执行写入动作时的复位信号RST、外部时钟信号SCK、数据信号SDA、地址计数器值的时间关系的时序图；

图6是表示由本实施例的半导体存储装置10以及主机执行的数据写入处理的处理例程的流程图；

图7是表示本实施例的半导体存储装置的应用例的说明图。

具体实施方式

下面，参照附图并根据实施例对本发明的半导体存储装置以及半导体存储装置中的地址管理方法进行说明。

半导体装置的结构

参照图1和图2，在本实施例中对半导体存储装置的结构进行说明。图1是表示本实施例的半导体存储装置的功能性内部结构的框图。图2是模式上示出本实施例的半导体存储装置所具有的存储阵列的内部结构映射的说明图。

本实施例中的半导体存储装置10是一种不需要从外部输入用于指定访问目的地址的地址数据的顺序访问方式的存储装置。半导体存储装置10包括存储阵列100、地址计数器110、IN/OUT控制器120、ID比较器130、写/读控制器140、增量控制器150、电荷泵电路160、8位锁存器(latch register)170。这些各个电路通过总线式信号线连接。

存储阵列100具有EEPROM阵列101和掩模ROM阵列102。EEPROM阵列101是具有电可擦写数据的EEPROM特性的存储区域。掩模ROM阵列102是具有在制造工序中写入数据并不可擦除、改写的掩模ROM特性的存储区域。

在存储阵列100的EEPROM阵列101以及掩模ROM阵列102中，具有如图2所示的多个存储1位信息的数据单元(存储单元)。在本实施例中，如图2所示，存储阵列100将1行的8个地址(相当于8位数据宽度的地址)作为规定的地址单位，例如，在EEPROM阵列101中，配置成1行8个数据单元(8位)，1列16个数据单元(16字)，可存储16字×8位(128位)的数据。在掩模ROM阵列102中，配置成1行8个数据单元(8位)、1列8个数据单元(8字)，可存储8字×8位(64位)的数据。

参照图2对存储阵列100的地址映射进行说明。如上所述，本实施例中的存储阵列100包括EEPROM阵列101和掩模ROM阵列102。在EEPROM阵列101的起始的3个地址(第1行的A0～A2列，3位)中，存储了用于识别各个半导体存储装置的识别信息(ID信息)。禁止对包含起始3个地址的第1行的写入，例如，在出厂后不能改写。

在图2的例子中，在EEPROM阵列101的第9个地址(08H)～第16个地址(0FH)以及第17个地址(10H)～第24个地址(07H)中，存储了在一定条件下可改写的16位的信息。另外，在本实施例中，有时将由该第9个地址～第16个地址以及第17个地址～第24个地址构成的行称为写入限制行，或者将该第9个地址～第16个地址以及第17个地址～第24个地址的各8个地址称为规定地址单位的写入限制存储地址。另外，例如在存储的信息是与墨水的消耗量有关的信息的情况下，所说的一定条件是写入的数据的值比已有的数据的值大的情况，或者在存储的信息是与墨水余量有关的信息的情况下，所说的一定条件是写入的数据的值比已有的数据的值小的情况。

EEPROM阵列101的第25个地址及其以后为禁止写入的只读区域，例如，在出厂后不能改写。另外，这些各个地址的属性(地址映射)只不过是举例而已，也可以决定各个地址的属性，以使除写入限制区域之外，还具有不限制写入的可写入区域。

掩模ROM阵列102在制造存储阵列时已被写入信息(数据)，在制造阵列之后，即使在出厂前也不能执行写入。另外，掩模ROM阵列102是64位数据存储区域，逻辑上可指定的掩模ROM阵列102的最大地址为192(BFH)，但是，存储阵列100具有即使在超过掩模ROM阵列102的最大地址之后、到第256个地址(FFH)为止也输出虚拟数据(例如0)的电路结构。其结果是：存储阵列100为具有虚拟的两个128字×128位的存储区域并容易操作的存储阵列。

本实施例中的存储阵列100如上所述具有多个以8位为单位的行，但是各行并不是独立的数据单元队列，可以说是将一根数据单元队列以8位为单位折弯来实现的。即，只不过是为了方便，将含有第9位的行称为第2个字节，将含有第17位的行称为第3个字节。其结果是，为了向阵列100中希望的地址进行访问而需要从起始依次访问，也就是说需要顺序访问方式的访问，不能进行在随机访问方式的情况下可实现的对希望的地址进行的直接访问。

存储阵列100中的各个数据单元，与字线和位(数据)线相连，通过选择(施加选择电压)对应的字线(行)而在对应的位线上施加写入电压，从而向数据单元写入数据。另外，选择对应的字线(行)，并将对应的位线与IN/OUT控制器120连接，通过检测电流的有无来读出数据单元的数据(1或者0)。另外，所说的本实施例中的规定地址单位，可以说是通过向1根字线施加写入电压而可写入的地址数(数据单元数)。

列选择电路103与由地址计数器110计数的外部时钟脉冲数相对应，依次将列(位线)与IN/OUT控制器120连接。例如，列选择电路103与表示由地址计数器110计数的时钟脉冲数的8位的值中的低4位的值相对应地选择位线。

行选择电路104与由地址计数器110计数的外部时钟脉冲数相对应地依次向行(字线)施加选择电压。例如，行选择电路104与表示由地址计数器110计数的时钟脉冲数的8位的值中的高4位的值相对应地选择字线。如上所述，在本实施例的半导体存储装置10中，不对使用了地址数据的存储阵列100进行访问，而是根据专门由地址计数器110计数的时钟脉冲数来执行对希望的地址的访问。

地址计数器110与复位信号端子RSTT、时钟信号端子SCKT、列选择电路103、行选择电路104、写/读控制器140连接。地址计数器110通过将经由复位信号端子RSTT而输入的复位信号设为0(或者低)来复位为初始值，并在复位信号为1之后，与经由外部时钟信号端子SCKT而输入的时钟脉冲的下降沿同步地对时钟脉冲数进行计数(使计数值增加)。

在本实施例中使用的地址计数器110是对与存储阵列100的1行的数据单元数(位数)相对应的8个时钟脉冲数进行存储的8位的地址计数器。另外，初始值只要与存储阵列100的起始位置相关联就可以是任意值，通常将0用作初始值。

地址计数器110具有用于设定应计数的时钟脉冲数的最大计数值的进位部111。当被计数的时钟脉冲数达到最大计数值时，地址计数器110将计数值返回到与存储阵列100的起始位置相对应的初始值。即，由地址计数器110指定的地址为存储阵列100的起始地址。

在本实施例中使用的地址计数器110，在向存储阵列100写入数据时和从存储阵列读出数据时使用不同的最大计数值。具体而言，当从写/读控制器140接收到被请求的访问是数据的写入的通知时，地址计数器110将进位部111中的最大计数值设定为128位。另一方面，当从写/读控制器140接收到被请求的访问是数据的读出的通知时，地址计数器110将进位部111的最大计数值设定为256位。

在本实施例中，如前所述，使用具有EEPROM阵列101和掩模ROM阵列102的存储阵列100。EEPROM阵列101具有第1个地址(00H)～第128个地址(7FH)的128个地址，掩模ROM阵列102具有第129个地址(80H)～第192个地址(BFH)的64个地址。由于不能对掩模ROM阵列102写入数据，因此在写入数据时，将地址计数器110的最大计数值，即可由地址计数器110指定的存储阵列100的最大地址设为第128个地址。其结果是，可省略与不能写入数据的掩模ROM阵列102相当的地址的计数，可降低写入数据所需要的时间。

另一方面，在读出数据时，将地址计数器110的最大计数值，即可由地址计数器110指定的存储阵列100的最大地址设为第256个地址。其结果是，对与掩模ROM阵列102相当的地址也可进行访问，可读出存储在掩模ROM阵列102中的数据。另外，掩模ROM阵列102是64位的数据存储区域，逻辑上可指定的掩模ROM阵列102的最大地址是192，但如上所述，在超过掩模ROM阵列102的最大地址之后，到地址达到256(FFH)为止，输出虚拟数据。

IN/OUT控制器120是用于向存储阵列100传送被输入到数据信号端子SDAT上的写入数据、或者接收从存储阵列100读出的数据并将其向数据信号端子SDTA输出的电路。IN/OUT控制器120与数据信号端子SDAT、复位信号端子RSTT、存储阵列100、写/读控制器140连接，根据来自写/读控制器140的请求，对向存储阵列100的数据传送方向以及向数据信号端子SDAT(与数据信号端子SDAT连接的信号线)的数据传送方向进行切换控制。在的数据信号端子SDTA向IN/OUT控制器120的输入信号线上，连接有暂时存储由数据信号端子SDAT输入的写入数据的8位锁存器170。

在8位锁存器170中，通过输入信号线从数据信号端子SDAT输入的数据队列(MSB)被保持到8位，在达到8位宽度时，向EEPROM阵列101写入被保持的8位数据。8位锁存器170是所说的FIFO型移位寄存器，当重新锁存输入数据的第9位时，释放已被锁存的第1位数据。

IN/OUT控制器120在接通电源时、或者在复位时，将向存储阵列100的数据传送方向设定为读出方向，并使8位锁存器170和IN/OUT控制器120之间的输入信号线为高阻抗，由此禁止对数据信号端子SDAT输入数据。该状态被维持到由写/读控制器140输入写入处理请求。进而，在输入复位信号之后，经由数据信号端子SDAT而输入的数据队列的起始4位数据不被写入存储阵列100中，另一方面，存储在存储阵列100的起始4位(其中第4位是无关的)的数据被送入ID比较器130中。其结果是存储阵列100的起始4位成只读状态。

ID比较器130与时钟信号端子SCKT、数据信号端子SDAT、复位信号端子RSTT连接，并对在经由数据信号端子SDAT输入的输入数据队列中所包含的识别数据和存储在存储阵列100(EEPROM阵列101)中的识别数据是否一致进行判断。具体而言，ID比较器100取得在输入复位信号RST之后输入的操作码的起始3位的数据，即识别数据。ID比较器130具有用于存储包含在输入数据队列中的识别数据的3位寄存器(未图示)、用于存储经由IN/OUT控制器120从存储阵列100取得的最高3位的识别数据的3位寄存器(未图示)，并根据两个寄存器的值是否一致来判断识别数据是否一致。在两个识别数据一致的情况下，ID比较器130将访问允许信号EN送到写/读控制器140中。当输入了复位信号RST(RST＝0或者为低)时，ID比较器130清除寄存器的值。

写/读控制器140与IN/OUT控制器120、ID比较器130、增量控制器150、电荷泵电路160、时钟信号端子SCKT、数据信号端子SDAT、复位信号端子RSTT连接。写/读控制器140是如下一种电路，其与输入复位信号RST之后的第4个时钟信号同步，确认经由数据信号端子SDAT输入的写入/读出控制信息(接在3位的ID信息之后的第4位信息)，并将半导体存储装置10的内部动作切换为写入或者读出中的一种。具体而言，写/读控制器140在被输入来自ID比较器130的访问允许信号AEN和来自增量控制器WEN1的写入允许信号WEN1时，解析取得的写入/读出指令。如果是写入指令，则写/读控制器140相对于IN/OUT控制器120将总线信号线的数据传送方向切换为写入方向，并发送允许写入的写入允许信号WEN2，向电荷泵电路160请求生成写入电压。

在本实施例中，当被写入到写入限制行中的写入数据DI是具有值增加(增量)特性的数据时，判断写入数据DI是否是比已经存储在写入限制行的现有数据DE大的值，当写入数据DI是具有值减少(减量)特性的数据时，判断写入数据DI是否是比已经存储在写入限制行中的现有数据DE小的值，由此降低或防止了写入数据DI的混乱以及错误数据的输入。该功能在前一情况下由增量控制器提供，在后一情况下由减量控制器提供。在本实施例中，在以下的说明中将前一情况作为例子进行说明。

增量控制器150经由信号线与复位信号端子RSTT、写/读控制器140、电荷泵电路160连接。增量控制器150在内部具有4位计数器151以及8位内部寄存器152、153。增量控制器150判断向写入限制行中写入的写入数据DI是否是比已经存储在写入限制行中的现有数据DE大的值，进而执行写入EEPROM阵列101中的数据是否被正确写入的判断(校验、验证)。

增量控制器150在将写入数据DI锁存在8位锁存器170中的定时，从EEPROM阵列101的写入限制行读出现有数据DE，并将其存储在内部具有的8位内部寄存器152中。增量控制器150对读出的现有数据DE与输入到8位锁存寄存器170中的写入数据DI进行逐位比较，判断写入数据DI是否是比现有数据DE大的值的数据。另外，为了使处理快速化以及削减电路规模，输入的写入数据优选为MSB。

当写入数据DI是比现有数据DE大的值的数据时，增量控制器150向写/读控制器140输出写入允许信号WEN1。另外，在写入限制行涉及多行时，仅在所有写入限制行的写入数据DI是比现有数据DE大的值的数据时，增量控制器150输出写入允许信号WEN1。

增量控制器150在写入了写入数据之后，验证是否正确地写入了数据，在写入数据未被正确写入的情况下，将存储在内部具有的8位内部寄存器152中的现有数据DE写回到存储阵列100中。当进行写入数据的验证时，增量控制器150中所具有的4位计数器151从写入备用状态相对于外部时钟信号以8位的延迟，从电荷泵电路160中具有的内部振荡器162接收内部时钟信号，并开始向上计数。由4位计数器151向上计数的计数值被输入到列选择电路103、行选择电路104中，并且刚刚被写入的现有数据DE被读出。

电荷泵电路160是如下所述电路，其按照前面所述，根据来自写/读控制器140的请求信号，将向EEPROM阵列101写入数据时所需要的写入电压提供到经由列选择电路103而选择的位线上。电荷泵电路160具有用于生成升高电压时生成需要的动作频率的内部振荡器162，其通过升高经由正极电源端子VDDT而得到的电压来生成需要的写入电压。

读出处理

参照图3以及图4，对本实施例中的半导体存储装置10的读出动作进行说明。图3是表示执行读出动作时的复位信号RST、外部时钟信号SCK、数据信号SDA、地址计数器值的时间关系的时序图。图4是表示由本实施例的半导体存储装置10以及主机执行的数据读出处理的处理例程的流程图。

在读出动作之前，先对基于操作码进行的识别信息的确认、读出/写入指令的确认处理进行说明。当通过主机(例如，参照图8)复位状态(RST＝0或者为低)被解除(RST＝1或者为高)时(步骤Sh100)，半导体存储装置10开始存储器侧的读出处理。主机与外部时钟信号同步地将含有4位操作码的数据信号SDA输出到半导体存储装置10的数据信号端子SDTA中。更具体而言，主机首先将3位识别信息向半导体存储装置10发送(步骤Sh102)。如图3所示，在存储阵列100中，在起始3位存储识别信息ID0、ID1、ID2，在起始第4位存储用于决定写入或者读出的指令位。识别信息的比较如下执行。

半导体存储装置10的ID比较器130执行用于判断输入的识别信息和存储在存储阵列100中的识别信息是否一致的ID检索处理(Sm100)。具体而言，ID比较器130取得与复位信号RST从低切换到高之后的3个时钟信号SCK的上升沿同步被输入到数据信号端子SDAT上的数据，即3位识别信息，并将其存储到第1个3位寄存器。与此同时，ID比较器130从由地址计数器110的计数值00、01、02指定的存储阵列100的地址中取得数据，即取得存储在存储阵列100中的识别信息，并将其存储在第2个3位寄存器中。

ID比较器130判断存储在第1、第2寄存器中的识别信息是否一致，在识别信息不一致(步骤Sm100：不一致)时，通过IN/OUT控制器120来保持8位锁存器170和IN/OUT控制器120之间的输入信号线的高阻抗的状态。其结果是，对存储阵列100的访问不被允许，数据读出处理结束。另一方面，当第1、第2寄存器中存储的识别信息一致(步骤Sm100：一致)时，ID比较器130对写/读控制器140输出访问允许信号AEN。

主机与从复位信号RST的低向高切换后的第4个时钟信号SCK的上升沿同步将指令位(读出指令，例如，0的位)输入到数据信号端子SDAT上(步骤Sh104)。接收了访问允许信号AEN的写/读控制器140取得经由数据信号端子SDAT而送到总线信号线上的指令位并判断是否是写入指令。当取得的指令位不是写入指令时，写/读控制器140向IN/OUT控制器120输出读出指令。接收读出指令的IN/OUT控制器120将存储阵列100的数据传送方向改变为读出方向(输出状态) (步骤Sm102)，允许来自存储阵列100的数据传送。

另外，写/读控制器140向地址计数器110通知被请求的访问是数据的读出。在接收该通知后，地址计数器110的进位部111将最大计数值设定为256位。

主机向半导体存储装置10的时钟信号端子SCKT输出希望访问的地址，即：与存储有希望读出的数据的地址相对应的时钟脉冲数的时钟信号SCK(步骤Sh106)。

半导体存储装置10的地址计数器110与时钟信号SCK的下降沿同步向上计数，由此对输入时钟脉冲数进行计数(Sm104)。另外，由于输入操作码后的地址计数器110的计数值是04，因此存储在存储阵列100的04H中的现有数据DE被读出。本实施例的半导体存储装置10的存储阵列100只有00H～BFH的地址，但如前所述，地址计数器110向上计数到在进位部111中设定的256位(地址FFH)。地址C0H～FFH是虚拟区域，其对应的地址在存储阵列100中不存在，在访问该虚拟区域的期间，向数据信号端子SDAT输出值“0”。当由地址计数器110向上计数到与地址FFH相对应的时钟脉冲数，即256时，由地址计数器110指定的存储阵列100上的地址将返回到地址00H(步骤Sm106)。即，在地址计数器110的8位寄存器的值(位)全变为1时，存储阵列100中的EEPROM101的起始地址00H被指定为下一个访问地址。

存储在存储阵列中的现有数据DE与时钟信号SCK的下降沿同步经由IN/OUT控制器120被依次输入到数据信号端子SDAT上(步骤Sm108)，输出的现有数据DE在时钟信号SCK的下一个下降沿到来之前的期间被保持。一旦时钟信号SCK下降，地址计数器110中的计数值增加1位，其结果是，存储在存储阵列100中的下一地址(数据单元)中的现有数据DE被输出到数据信号端子SDAT。与时钟信号SCK同步地反复执行该动作，直到达到希望的地址为止。即，由于本实施例中的半导体存储装置10是顺序访问型的存储装置，因此，主机必须发出与希望读出或写入的地址相对应的数目的时钟信号脉冲，并将地址计数器110的计数值增加到与规定的地址相对应的计数值。其结果是，现有数据DE与时钟信号SCK同步，从通过被依次增加的地址计数器110的计数值指定的地址被顺序地读出。

主机接收从半导体存储装置10顺序输出的数据(步骤Sh108)。如上所述，由于本实施例中的存储阵列100是顺序访问存储器，因此，在到达希望的地址为止，存储在存储阵列100中的数据被依次读出。主机将从半导体存储装置10中输出的数据和向半导体存储装置输出的时钟脉冲数对应起来进行管理，由此确定并取得希望的地址数据(Sh110)。

在读出动作结束之后，从主机输入0或者低的复位信号RST，半导体存储装置10变为等待接收操作码的等待状态。当输入了复位信号RST(＝0或为低)时，地址计数器110、IN/OUT控制器120、ID比较器130、写/读控制器140、以及增量控制器150被初始化。

写入处理

参照图5以及图6，对本实施例的半导体存储装置10中的写入动作进行说明。图5是表示执行写入动作时的复位信号RST、外部时钟信号SCK、数据信号SDA、地址计数器值的时间关系的时序图。图6是表示由本实施例的半导体存储装置10以及主机执行的数据写入处理的处理例程的流程图。在本实施例中的半导体存储装置10中，以行单位(8位单位)，即以规定地址单位(8地址单位)执行写入。

当通过主机(例如，参照图8)复位状态(RST＝0或者为低)被解除(RST＝1或者为高)(步骤Sh200)时，半导体存储装置10开始进行存储器侧的写入处理。另外，严格地讲，操作码的解析处理过程并没有被决定为是写入处理还是读出处理，但根据说明的情况，下面有时也将操作码的解析处理过程包含在内称为写入处理。

主机与外部时钟信号同步地将含有4位操作码的数据信号SDA输入到半导体存储装置10的数据信号端子SDAT上。更具体而言，主机首先向半导体存储装置10发送3位识别信息(步骤Sh202)。

半导体存储装置10的ID比较器130执行用于判断输入的识别信息与存储在存储阵列100中的识别信息是否一致的ID检索处理(Sm200)。具体而言，ID比较器130取得与复位信号RST从低切换到高之后的3个时钟信号SCK的上升沿同步而输入到数据信号端子SDAT上的数据，即，3位识别信息，并将其存储在第1个3位寄存器中。与此同时，ID比较器130从由地址计数器110的计数器值00、01、02指定的存储阵列100的地址中取得数据，即，取得存储在存储阵列100中的识别信息，并将其存储在第2个3位寄存器中。

ID比较器130判断存储在第1、第2寄存器中的识别信息是否一致，在识别信息不一致的情况下(步骤Sm200：不一致)，通过IN/OUT控制器120保持8位锁存器170和IN/OUT控制器120之间的输入信号线的高阻抗的状态。其结果是，对存储阵列100的访问不被允许，读出数据处理结束。另一方面，ID比较器130在存储在第1、第2寄存器中的识别信息一致的情况下(步骤Sm200：一致)，向写/读控制器140输出访问允许信号AEN。

主机与复位信号RST的低向高切换后的第4个时钟信号SCK的上升沿同步，将指令位(写入指令，例如，1的位)输入到数据信号端子SDAT(步骤Sh204)。接收访问允许信号AEN的写/读控制器140取得经由数据信号端子SDAT而送到总线信号线的指令位，并判断是否是写入指令。写/读控制器140在取得的指令位是写入指令、并且从增量控制器150接收了写入允许信号WEN1的情况下，向IN/OUT控制器120输出写入允许信号WEN2。接收了写入指令的IN/OUT控制器120将对存储阵列100的数据传送方向变更为写入方向(输入状态) (步骤Sm202)，允许向存储阵列100的数据传送。

另外，写/读控制器140向地址计数器110通知被请求的访问是数据的写入。在接收该通知之后，地址计数器110的进位部111将最大计数值设定为128位。

主机将与期望访问的地址、即期望进行数据写入的地址相对应的时钟脉冲数的时钟信号SCK向半导体存储装置10的时钟信号端子SCKT输出(步骤Sh206)。当由地址计数器110向上计数到与地址7FH相对应的时钟脉冲数、即128时，由地址计数器110指定的存储阵列100的地址返回到地址00H(步骤Sm206)。即，在地址计数器110的8位地址寄存器的第8位的值(最高位)变为1的时刻，存储阵列100中的EEPROM101的起始地址00H被指定为下一个访问地址。

如图5所示，在输入了操作码之后，向时钟信号端子SCKT输入4个时钟信号作为虚拟写时钟(dummy write clock)，从而变为写入备用状态。主机将写入数据发送到半导体存储装置10的数据信号端子SDAT上。地址计数器110由于与时钟信号SCK的下降沿同步向上计数，因此，写入备用状态后的地址计数器110的计数值变为08。因此，经由数据信号端子SDAT接收的数据与向上计数相对应地从存储阵列100的地址08H开始以8位单位被写入(步骤Sm208)。

在本实施例中，向1行8位的存储阵列100中写入16位长的写入数据。当进行写入处理时，首先，写入数据DI的最高位(MSB)开始的8位数据与写入数据DI的上升沿同步，依次被锁存在8位锁存器170中。另外，与时钟信号SCK的下降沿同步，存储阵列100的第8个地址以后的现有数据依次被输出到数据输出信号线(数据信号端子SDA)上，直到向IN/OUT控制器120输出写入允许信号WEN2为止。输出到数据输出信号线上的现有数据DE被输入到增量控制器150中，并与锁存在8位锁存器170中的写入数据DI一起被用于判断增量控制器150中的写入数据DI是否是比现有数据DE大的值。该判断处理在写入备用状态之后的第8个周期的时钟信号SCK上升沿之后(＝1或者为高)执行。

接收了写入允许信号WEN2的IN/OUT控制器120将对存储阵列100的数据传送方向变更为写入方向，解除在8位锁存器170和IN/OUT控制器之间的信号线的高阻抗设定，从而允许数据传送。其结果是，写入数据DI的值(0或者1)被传送到在存储阵列100的各位线上。写/读控制器140在写入备用状态之后的第8个周期的时钟信号SCK上升沿之后，向电荷泵电路160请求生成写入电压，生成的写入电压被施加到由列选择电路103选择的位线上、在本实施例中被施加到所有位线上，其结果是，存储在8位锁存器170中的8位数据“1”和“0”被一次写入到写入限制行中。

一旦第8个周期的时钟信号SCK的下降时，地址计数器110的计数值就增加1，从而执行应写入下一个地址(8个地址大小)的写入数据DI(第2字节的数据)的取入。另外，在第8个周期的时钟信号SCK的下降之后的时钟为低的期间，执行用于判断刚刚写入的现有数据DE和被用于写入的写入数据DI是否一致的校验处理。即，在时钟为低的期间，增量控制器150中所具有的4位计数器151将用于指定刚刚写入的8位现有数据DE的地址的计数值输入到列选择电路103以及行选择电路104中。其结果是，从IN/OUT控制器120输出刚刚写入的8位现有数据DE，该现有数据DE经由IN/OUT控制器120被存储在增量控制器150所具有的8位内部寄存器153中。增量控制器150验证存储在8位内部寄存器153中的8位的现有数据DE与存储在8位锁存器170中的8位的写入数据DI是否一致。

在本实施例中，由于写入数据DI是16位长的数据，并且写入限制行为2行(8地址×2)，因此执行两次上述处理，就能完成对写入限制行的写入数据DI的写入。在完成写入数据DI的写入之后，由主机将复位信号RST(＝0或者低)输入到复位信号端子RSTT上，从而变为等待接收操作码的等待状态，完成写入处理。

另外，由主机送出的写入数据除了与期望改写的地址相对应的数据之外，还具有与目前存储在存储阵列100中的数据相同的值(0或者1)。即，在存储阵列100中不被改写的地址的数据被相同的值覆盖。

当输入了复位信号RST(＝0或者为低)时，地址计数器110、IN/OUT控制器120、ID比较器130、写/读控制器140以及增量控制器150被初始化。

参照图7，对本实施例中的半导体存储装置10的应用例进行说明。图7是表示本实施例中的半导体存储装置的应用例的说明图。包括在由容纳耗材的容纳容器，例如，容纳作为印刷记录材料的墨水的墨水容纳体310、311、312中具备本实施例的半导体存储装置10。当将各个墨水容纳体310、311、312安装在印刷装置上时，印刷装置所具备的主机300与总线连接。即，来自主机300的数据信号线SDA、时钟信号线SCK、复位信号线RST、正极电源线VDD、以及负极电源线VSS与各个墨水容纳体310、311、312所具有的半导体存储装置10连接。在该应用例中，墨水剩余量或者墨水消耗量等与墨水有关的量的信息被存储在半导体存储装置10中。

如上说明，根据本实施例的半导体存储装置10，在进行数据写入时和进行数据读出时，由于地址计数器110的最大计数值不同，因此即使在半导体存储装置10具有多个不同的数据存储区域的情况下，也能够使指定地址所需的电路结构小型化，从而可使半导体存储装置10为小型的。即，在进行数据写入时，将与可写入数据的EEPROM阵列101的最大地址相对应的值设定为最大计数值，在进行数据读出时，将与掩模ROM阵列102的最大地址(逻辑地址数+虚拟地址数)相对应的值设定为最大计数值，因此可通过单个的地址计数器110来进行对EEPROM阵列101的数据写入、以及从EEPROM阵列101和掩模ROM阵列102的数据读出。另外，在本实施例中，由于存储阵列100中的存储容量的最大值被设定为2ⁿ，因此应从地址计数器110连到存储阵列100上的信号线2根足够了，从而能够简化用于译码地址的电路。与此相对，通常存在如下问题：对于EEPROM阵列101和掩模ROM阵列102中的每一个需要具有用于编码地址的电路结构，从而半导体存储装置的电路规模变大。另外，当存储阵列中的存储容量的最大值不是2ⁿ的情况下，应从地址计数器连接到存储阵列上的控制线需要3根以上，因此电路规模变大。

另外，由于写入数据时的最大计数值比在读出数据时的最大计数值小，因此可实现提高半导体存储装置10中的数据的写入处理速度。即，虽然与数据的读出相比数据的写入更需要时间，但是，在进行数据写入时，由于不对不能写入数据的掩模ROM阵列102执行地址指定处理，因此，可缩短半导体存储装置10中的数据的写入时间。另一方面，在进行数据读出时，由于还对掩模ROM阵列102执行地址指定处理，因此，可从EEPROM阵列101以及掩模ROM阵列102中读出期望的数据。

其他实施例：

(1)半导体存储装置10中的数据写入处理速度的提高在出厂的时候对EEPROM区域101进行数据、识别信息的写入处理时更为显著。在向EEPROM区域101写入数据以及识别信息之前，在EEPROM区域101的起始3位中存储有虚拟的识别信息，例如111。主机将111作为操作码识别信息发送给半导体存储装置10，开始对EEPROM阵列101的数据写入。数据的写入，经过从EEPROM阵列101的第2行到第16行的写入，并对第1行写入识别信息而完成。

即，当从地址08H开始以8位单位写入数据，并完成对地址78H(第16行)的数据写入时，地址为7FH(被输入的时钟脉冲数为128)，因此，与下一时钟脉冲的输入相对应，由地址计数器110指定的地址变为EEPROM阵列101的起始地址，即00H。主机将应写入第1行的信息、例如将包含与墨水颜色、墨水种类相对应的识别信息的8位数据输出给半导体存储装置。其结果是，在EEPROM阵列101的第1行中写入希望的识别信息。这样，通过最后写入应存储到EEPROM阵列101的第1行中的识别信息，能够利用通常的半导体存储装置10的访问逻辑来执行EEPROM阵列101的编程(初始数据的写入)。

另外，验证EEPROM阵列101以及掩模ROM阵列102的编程是否被正常执行时，地址计数器110的最大计数值被设定为掩模ROM阵列102的最大地址(逻辑地址数+虚拟地址数)，因此数据的读出可执行到掩模ROM阵列的地址BFH为止。

(2)在上述实施例中，作为应用例使用墨盒，但除此之外在调色剂盒中也可得到相同的效果。另外，当将来发明应用到预付卡存储货币等价信息的介质中时也能够得到相同的效果。

(3)上述实施例中的校验处理也可以使用4位计数器以及内部振荡器162，并使用锁存在8位内部寄存器153中现有数据DE1和锁存在8位锁存器170中的写入DI1以8位单位执行。或者，也可以不具有4位计数器151以及8位内部寄存器153，而通过对从8位锁存寄存器170中的MSB以1位单位发出的第1个字节的写入数据DI1和从存储阵列100的第1写入限制行中的MSB以1位单位读出的现有数据DE1以1位单位进行比较来执行。在该情况下，不需要增量控制器150。

(4)在上述实施例中将多个不同的数据存储区域作为例子进行了说明，但是，本发明也能够应用于例如仅具有EEPROM阵列101的情况。即，当禁止对EEPROM阵列101的规定行之后的改写，只执行到规定行为止的改写时，通过将规定行的最终地址设为最大计数值，可防止对EEPROM阵列的规定行之后的写入，并可使到规定行为止的改写处理变得迅速化。

(5)在上述实施例中，将16位长的写入数据作为例子进行了说明，但除此之外本发明同样适于对具有24位长、32位长等成倍于存储阵列100的1行位长的数据长度的数据，并能够得到相同的效果。

以上，根据若干实施例对本发明进行了说明，但是，上述的发明的实施方式是用于更容易地理解本发明的，而不是限制本发明的。本发明可在不脱离其宗旨和权利要求书内进行变更、改进，同时在本发明中包括其等价物也是不言而喻的。

Claims

1.一种半导体存储装置，其特征在于，包括：

地址计数器，对计数值进行计数来指定作为访问对象的对象地址，并且在进行数据的读出时和进行数据的写入时最大计数值不同；

非易失性存储阵列，被顺序访问到由所述地址计数器指定的对象地址为止；

数据写入单元，从所述存储阵列的所述对象地址以规定的地址单位将写入数据写入；以及

数据读出单元，从所述存储阵列的对象地址读出数据；

其中，所述存储阵列包括具有第1最终地址的第1存储区域和具有第2最终地址并与所述第1存储区域连续的第2存储区域，

所述写入时的最大计数值是与所述第1最终地址对应的计数值，

所述读出时的最大计数值是与所述第2存储区域的最大地址对应的计数值。

2.如权利要求1所述的半导体存储装置，其特征在于，

所述地址计数器在计数到各个最大计数值之后，指定所述存储阵列中的所述第1存储区域的起始地址。

3.如权利要求2所述的半导体存储装置，其特征在于，

所述第1存储区域是可写入数据的存储区域，

所述第2存储区域是只可读出数据的存储区域。

4.如权利要求3所述的半导体存储区域，其特征在于，

所述第1存储区域是可存储128位数据的存储区域，

所述第2存储区域是可存储64位数据的存储区域，

所述地址计数器是8位地址计数器，在写入时，在第8位的值取1之后，指定所述第1存储区域的起始地址，在读出时，在8位的值全部取1之后，指定所述第1存储区域的起始地址。

5.一种可装卸地安装在印刷装置上的、容纳印刷记录材料的印刷记录材料容器，包括：

容纳部，容纳所述印刷记录材料；以及

权利要求1到4中任一项所述的半导体存储装置，存储与所述容纳部容纳的所述印刷记录材料的量有关的信息。

6.一种印刷系统，其特征在于，包括：印刷装置；以及

可装卸地安装在印刷装置上的、权利要求5所述的印刷记录材料容器；

其中，所述印刷装置具有主机，安装在所述印刷记录材料容器上的半导体存储装置经由数据信号线、时钟信号线、复位信号线、正极电源线、以及负极电源线以总线方式连接在该主机上，所述主机并向所述半导体存储装置发送与在印刷装置中消耗的印刷记录材料有关的量的信息，

安装在所述印刷记录材料容器上的半导体存储装置将接收的与印刷记录材料有关的量的信息存储在所述存储阵列中。

7.一种半导体存储装置中的地址管理方法，所述半导体存储装置具有被顺序访问到由与外部时钟同步而进行计数的地址计数器指定的对象地址为止的非易失性存储阵列，其中，

所述存储阵列包括具有第1最终地址的第1存储区域和具有第2最终地址并与所述第1存储区域连续的第2存储区域，

所述地址管理方法

判断对所述存储阵列的访问请求是写入请求或者读出请求中的哪一个，

当所述访问请求是写入请求、并且将所述外部时钟计数到第1最大计数值时，指定所述存储阵列的起始地址，所述第1最大计数值是与所述第1最终地址对应的计数值，

当所述访问请求是读出请求、并且将所述外部时钟计数到比所述第1最大计数值大的第2最大计数值时，指定所述存储阵列的起始地址，所述第2最大计数值是与所述第2存储区域的最大地址对应的计数值。

8.一种半导体存储装置，包括：

被顺序访问的存储阵列；

地址计数器，对时钟信号的脉冲进行计数来指定所述存储阵列的应访问的地址，并且在对所述存储阵列进行数据读出时或进行写入时，所计数的所述时钟信号的脉冲数的最大值不同；

向所述存储阵列的被访问的地址写入数据的单元；以及

从所述存储阵列的被访问的地址读出数据的单元；

在所述写入时被计数的所述时钟信号的脉冲数的最大值是与所述第1最终地址对应的计数值，

在所述读出时被计数的所述时钟信号的脉冲数的最大值是与所述第2存储区域的最大地址对应的计数值。