JP2002091603A - クロック発生回路を内蔵する集積回路 - Google Patents
クロック発生回路を内蔵する集積回路Info
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- JP2002091603A JP2002091603A JP2000285350A JP2000285350A JP2002091603A JP 2002091603 A JP2002091603 A JP 2002091603A JP 2000285350 A JP2000285350 A JP 2000285350A JP 2000285350 A JP2000285350 A JP 2000285350A JP 2002091603 A JP2002091603 A JP 2002091603A
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Abstract
(57)【要約】
【課題】 精度の必要なものには高精度なクロック信号
を供給するとともに、ＥＭＩ対策も行なうことができる
クロック発生回路を内蔵する集積回路を提供する。 【解決手段】 集積回路１は、高精度の第１のクロック
信号ＣＫ１を発生するクロック発生回路１１と、第１の
クロック信号を変調して第２のクロック信号ＣＫ２を発
生する周波数変調回路１２と、第２のクロック信号ＣＫ
２を基に出力信号Ｓ１〜Ｓｋを外部回路に供給する第２
の内部回路ブロックＣ１〜Ｃｋと、第１のクロック信号
ＣＫ１を基に、外部回路に出力信号Ｓｋ＋１〜Ｓｎを供
給する第１の内部回路ブロックＣｋ＋１〜Ｃｎとを有す
る。
を供給するとともに、ＥＭＩ対策も行なうことができる
クロック発生回路を内蔵する集積回路を提供する。 【解決手段】 集積回路１は、高精度の第１のクロック
信号ＣＫ１を発生するクロック発生回路１１と、第１の
クロック信号を変調して第２のクロック信号ＣＫ２を発
生する周波数変調回路１２と、第２のクロック信号ＣＫ
２を基に出力信号Ｓ１〜Ｓｋを外部回路に供給する第２
の内部回路ブロックＣ１〜Ｃｋと、第１のクロック信号
ＣＫ１を基に、外部回路に出力信号Ｓｋ＋１〜Ｓｎを供
給する第１の内部回路ブロックＣｋ＋１〜Ｃｎとを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるＡＳＩＣ
(Application Specific Integrated Circuit)などとし
て実現される半導体集積回路に関し、さらに詳しくは、
クロック信号を外部回路に供給することができる集積回
路におけるＥＭＩ（ElectromagneticInterference）対
策に関する。
(Application Specific Integrated Circuit)などとし
て実現される半導体集積回路に関し、さらに詳しくは、
クロック信号を外部回路に供給することができる集積回
路におけるＥＭＩ（ElectromagneticInterference）対
策に関する。
【０００２】
【従来の技術】集積回路の動作周波数の高周波化によっ
て、前記ＥＭＩが問題となってきており、その有効な対
策の１つとして、たとえば特開平１０−１３３７６７号
公報で示されるように、クロック信号の周波数を変調
し、特定周波数における不要輻射のパワーを分散させる
ことが行われている。
て、前記ＥＭＩが問題となってきており、その有効な対
策の１つとして、たとえば特開平１０−１３３７６７号
公報で示されるように、クロック信号の周波数を変調
し、特定周波数における不要輻射のパワーを分散させる
ことが行われている。
【０００３】
【発明が解決しようとする課題】上記のように、不要輻
射のピーク値低減の手法として、集積回路の基準クロッ
ク信号の周波数を変調する方法が知られており、この変
調回路を集積回路の内部に取込んだものもある。クロッ
ク信号を供給する集積回路の目的として、内部および出
力クロック信号の周波数精度を高精度に要求される場合
がある。たとえば、ＵＳＢインターフェイスを内蔵する
場合がこの一例であり、その要求精度は、１２ＭＨｚ±
０．２５％である。
射のピーク値低減の手法として、集積回路の基準クロッ
ク信号の周波数を変調する方法が知られており、この変
調回路を集積回路の内部に取込んだものもある。クロッ
ク信号を供給する集積回路の目的として、内部および出
力クロック信号の周波数精度を高精度に要求される場合
がある。たとえば、ＵＳＢインターフェイスを内蔵する
場合がこの一例であり、その要求精度は、１２ＭＨｚ±
０．２５％である。
【０００４】しかしながら、上記従来技術にも、このよ
うな変調してはいけない高精度信号の扱いや、１つの集
積回路の内部に変調クロックと非変調クロックとの双方
を存在させることについては何も開示されていない。
うな変調してはいけない高精度信号の扱いや、１つの集
積回路の内部に変調クロックと非変調クロックとの双方
を存在させることについては何も開示されていない。
【０００５】本発明の目的は、精度の必要なものには高
精度なクロック信号を供給するとともに、ＥＭＩ対策も
行なうことができるクロック発生回路を内蔵する集積回
路を提供することである。
精度なクロック信号を供給するとともに、ＥＭＩ対策も
行なうことができるクロック発生回路を内蔵する集積回
路を提供することである。
【０００６】
【課題を解決するための手段】本発明は、高精度のクロ
ック信号である第１のクロック信号を発生するクロック
発生回路と、前記第１のクロック信号を、変調信号に基
づいて周波数変調して第２のクロック信号を発生する周
波数変調回路と、外部回路にクロック信号を供給する複
数の内部回路ブロックとを内蔵し、前記内部回路ブロッ
クのうち、比較的高い周波数精度が要求される第１の内
部回路ブロックには、前記第１のクロック信号を供給
し、残余の第２の内部回路ブロックには、前記第２のク
ロック信号を供給することを特徴とするクロック発生回
路を内蔵する集積回路である。
ック信号である第１のクロック信号を発生するクロック
発生回路と、前記第１のクロック信号を、変調信号に基
づいて周波数変調して第２のクロック信号を発生する周
波数変調回路と、外部回路にクロック信号を供給する複
数の内部回路ブロックとを内蔵し、前記内部回路ブロッ
クのうち、比較的高い周波数精度が要求される第１の内
部回路ブロックには、前記第１のクロック信号を供給
し、残余の第２の内部回路ブロックには、前記第２のク
ロック信号を供給することを特徴とするクロック発生回
路を内蔵する集積回路である。
【０００７】本発明に従えば、集積回路外部に信号を出
力する内部回路ブロックのうち、高い周波数精度を要求
されるものには基準クロック信号である第１のクロック
信号をそのまま与え、周波数精度をあまり要求されない
ものには周波数変調された第２のクロック信号を与える
ことで、該第２のクロック信号が与えらえた内部回路ブ
ロックの出力信号線から輻射される電磁波の特定周波数
での輻射の強度ピークを抑制することができる。このよ
うにして、精度の必要なものには高精度なクロック信号
を供給しつつ、ＥＭＩ対策を行なうことができる。
力する内部回路ブロックのうち、高い周波数精度を要求
されるものには基準クロック信号である第１のクロック
信号をそのまま与え、周波数精度をあまり要求されない
ものには周波数変調された第２のクロック信号を与える
ことで、該第２のクロック信号が与えらえた内部回路ブ
ロックの出力信号線から輻射される電磁波の特定周波数
での輻射の強度ピークを抑制することができる。このよ
うにして、精度の必要なものには高精度なクロック信号
を供給しつつ、ＥＭＩ対策を行なうことができる。
【０００８】このように、本発明の集積回路は、周波数
変調を行なうアナログ回路と、デジタル回路である内部
回路ブロックとが、１つの集積回路に内蔵された構成と
なる。また、第２の内部回路ブロックからの変調された
クロック信号に同期して動作する外部回路は、変調され
ない第１の内部回路ブロックからのクロック信号に同期
する外部回路にくらべて、通常は１桁以上多い。つま
り、変調されたクロック信号の入出力線数は、変調され
ないクロック信号の入出力線より１桁以上多くなり、こ
のことから、ＥＭＩに対する効果は絶大になる。
変調を行なうアナログ回路と、デジタル回路である内部
回路ブロックとが、１つの集積回路に内蔵された構成と
なる。また、第２の内部回路ブロックからの変調された
クロック信号に同期して動作する外部回路は、変調され
ない第１の内部回路ブロックからのクロック信号に同期
する外部回路にくらべて、通常は１桁以上多い。つま
り、変調されたクロック信号の入出力線数は、変調され
ないクロック信号の入出力線より１桁以上多くなり、こ
のことから、ＥＭＩに対する効果は絶大になる。
【０００９】また本発明は、前記第１の内部回路ブロッ
クからのクロック信号が、ＵＳＢ（Universal Serial B
us）インターフェイスに供給されることを特徴とする。
クからのクロック信号が、ＵＳＢ（Universal Serial B
us）インターフェイスに供給されることを特徴とする。
【００１０】本発明に従えば、ＵＳＢインターフェイス
は特に高い周波数精度を要求されるので、高精度の第１
の内部回路ブロックからのクロック信号を供給すること
で、要求される高い周波数精度を満足することができ
る。
は特に高い周波数精度を要求されるので、高精度の第１
の内部回路ブロックからのクロック信号を供給すること
で、要求される高い周波数精度を満足することができ
る。
【００１１】また本発明は、インクジェット式画像形成
装置に用いられ、前記第２の内部回路ブロックからのク
ロック信号は、印字ヘッドノズル駆動最大周波数以上で
あることを特徴とする。
装置に用いられ、前記第２の内部回路ブロックからのク
ロック信号は、印字ヘッドノズル駆動最大周波数以上で
あることを特徴とする。
【００１２】本発明に従えば、本発明の集積回路を、た
とえばインクジェット式プリンタに用い、第２の内部回
路ブロックからの変調されたクロック信号を、印字ヘッ
ドノズル駆動最大周波数以上とすることで、１周期の間
に累積される偏差を小さくし、印字位置誤差を無視でき
るレベルにすることができる。つまり、時間誤差を無視
できる程度に抑えることができる。
とえばインクジェット式プリンタに用い、第２の内部回
路ブロックからの変調されたクロック信号を、印字ヘッ
ドノズル駆動最大周波数以上とすることで、１周期の間
に累積される偏差を小さくし、印字位置誤差を無視でき
るレベルにすることができる。つまり、時間誤差を無視
できる程度に抑えることができる。
【００１３】
【発明の実施の形態】図１は、本発明の実施の一形態の
集積回路１の電気的構成を示すブロック図である。この
集積回路１は、たとえばＡＳＩＣなどの半導体集積回路
として実現され、クロック信号を出力信号として外部回
路に供給するものである。
集積回路１の電気的構成を示すブロック図である。この
集積回路１は、たとえばＡＳＩＣなどの半導体集積回路
として実現され、クロック信号を出力信号として外部回
路に供給するものである。
【００１４】集積回路１は、外部回路にクロック信号を
供給する複数の内部回路ブロックＣ１，Ｃ２，…，Ｃ
ｋ，Ｃｋ＋１，…，Ｃｎを有し、このうち、高精度の周
波数信号を供給する第１の内部回路ブロックとして機能
するのは、内部回路ブロックＣｋ＋１〜Ｃｎであり、比
較的精度が要求されないクロック信号を供給する内部回
路ブロックとして機能するのが、内部回路ブロックＣ１
〜Ｃｋである。
供給する複数の内部回路ブロックＣ１，Ｃ２，…，Ｃ
ｋ，Ｃｋ＋１，…，Ｃｎを有し、このうち、高精度の周
波数信号を供給する第１の内部回路ブロックとして機能
するのは、内部回路ブロックＣｋ＋１〜Ｃｎであり、比
較的精度が要求されないクロック信号を供給する内部回
路ブロックとして機能するのが、内部回路ブロックＣ１
〜Ｃｋである。
【００１５】また、集積回路１は、高精度の基準クロッ
クである第１のクロック信号ＣＫ１を発生するクロック
発生回路１１と、クロック発生回路１１からの第１のク
ロック信号ＣＫ１の周波数を整数倍にして高精度のクロ
ック信号を発生する第１および第２の２つの周波数アッ
プコンバート回路１６，１７と、第２の周波数アップコ
ンバート回路１７からの高精度のクロック信号を基に、
周波数変調された第２のクロック信号ＣＫ２を発生する
周波数変調回路１２と、前記周波数変調回路１２に関連
して設けられる変調信号発生回路１３とを備えて構成さ
れる。
クである第１のクロック信号ＣＫ１を発生するクロック
発生回路１１と、クロック発生回路１１からの第１のク
ロック信号ＣＫ１の周波数を整数倍にして高精度のクロ
ック信号を発生する第１および第２の２つの周波数アッ
プコンバート回路１６，１７と、第２の周波数アップコ
ンバート回路１７からの高精度のクロック信号を基に、
周波数変調された第２のクロック信号ＣＫ２を発生する
周波数変調回路１２と、前記周波数変調回路１２に関連
して設けられる変調信号発生回路１３とを備えて構成さ
れる。
【００１６】前記クロック発生回路１１に関連して、集
積回路１の外部に共振回路１４が外付けされており、該
クロック発生回路１１は共振回路１４の共振周波数で、
高精度の前記第１のクロック信号ＣＫ１を発生する。一
方、周波数変調回路１２は、前記第１のクロックＣＫ１
に対して、変調信号発生回路１３からの変調信号によっ
て周波数変調を行い、前記第２のクロック信号ＣＫ２を
発生する。
積回路１の外部に共振回路１４が外付けされており、該
クロック発生回路１１は共振回路１４の共振周波数で、
高精度の前記第１のクロック信号ＣＫ１を発生する。一
方、周波数変調回路１２は、前記第１のクロックＣＫ１
に対して、変調信号発生回路１３からの変調信号によっ
て周波数変調を行い、前記第２のクロック信号ＣＫ２を
発生する。
【００１７】前記複数の内部回路ブロックＣ１，Ｃ２，
…，Ｃｋ，Ｃｋ＋１，…，Ｃｎのうち、第２の内部回路
ブロックＣ１〜Ｃｋには、前記第２のクロックＣＫ２が
与えられる。第２の内部回路ブロックＣ１〜Ｃｋは、そ
の演算処理にはクロックの周波数精度があまり要求され
ず、その出力信号Ｓ１〜Ｓｋは、たとえばＳＤＲＡＭ
（synchronous dynamic random access memory）に供給
される。前記ＳＤＲＡＭのクロック信号の要求精度は、
６４ＭＨｚ±２％である。
…，Ｃｋ，Ｃｋ＋１，…，Ｃｎのうち、第２の内部回路
ブロックＣ１〜Ｃｋには、前記第２のクロックＣＫ２が
与えられる。第２の内部回路ブロックＣ１〜Ｃｋは、そ
の演算処理にはクロックの周波数精度があまり要求され
ず、その出力信号Ｓ１〜Ｓｋは、たとえばＳＤＲＡＭ
（synchronous dynamic random access memory）に供給
される。前記ＳＤＲＡＭのクロック信号の要求精度は、
６４ＭＨｚ±２％である。
【００１８】これに対して、第１の内部回路ブロックＣ
ｋ＋１〜Ｃｎには、前記第１のクロック信号ＣＫ１を第
１の周波数アップコンバート回路１６でアップコンバー
トされた高精度なクロック信号が与えられる。第１の内
部回路ブロックＣｋ＋１〜Ｃｎは、その演算処理にはク
ロックに高い周波数精度が要求され、その出力信号Ｓｋ
＋１〜Ｓｎは、たとえばＵＳＢインターフェイス回路に
供給される。前記ＵＳＢインターフェイス回路のクロッ
ク信号の要求精度は、１２ＭＨｚ±０．２５％である。
ｋ＋１〜Ｃｎには、前記第１のクロック信号ＣＫ１を第
１の周波数アップコンバート回路１６でアップコンバー
トされた高精度なクロック信号が与えられる。第１の内
部回路ブロックＣｋ＋１〜Ｃｎは、その演算処理にはク
ロックに高い周波数精度が要求され、その出力信号Ｓｋ
＋１〜Ｓｎは、たとえばＵＳＢインターフェイス回路に
供給される。前記ＵＳＢインターフェイス回路のクロッ
ク信号の要求精度は、１２ＭＨｚ±０．２５％である。
【００１９】このように、集積回路１内に、高い周波数
精度の第１のクロック信号ＣＫ１を発生するクロック発
生回路１１と、周波数精度があまり高くない第２のクロ
ック信号ＣＫ２を発生する周波数変調回路１２とをとも
に有しているので、第１の内部回路ブロックＣｋ＋１〜
Ｃｎからの高精度の出力信号Ｓｋ＋１〜Ｓｎが、ＵＳＢ
インターフェイス回路に供給されることによって高い要
求精度が維持され、これとともに、第２の内部回路ブロ
ックＣ１〜Ｃｋから周波数変調された出力信号Ｓ１〜Ｓ
ｋを供給することで、第２の内部ブロックＣ１〜Ｃｋの
信号線から輻射される電磁波の特定周波数での輻射の強
度ピークを抑制することができる。このようにして、精
度の必要なものには高精度なクロック信号を供給しつ
つ、ＥＭＩ対策も同時に行なうことができる。
精度の第１のクロック信号ＣＫ１を発生するクロック発
生回路１１と、周波数精度があまり高くない第２のクロ
ック信号ＣＫ２を発生する周波数変調回路１２とをとも
に有しているので、第１の内部回路ブロックＣｋ＋１〜
Ｃｎからの高精度の出力信号Ｓｋ＋１〜Ｓｎが、ＵＳＢ
インターフェイス回路に供給されることによって高い要
求精度が維持され、これとともに、第２の内部回路ブロ
ックＣ１〜Ｃｋから周波数変調された出力信号Ｓ１〜Ｓ
ｋを供給することで、第２の内部ブロックＣ１〜Ｃｋの
信号線から輻射される電磁波の特定周波数での輻射の強
度ピークを抑制することができる。このようにして、精
度の必要なものには高精度なクロック信号を供給しつ
つ、ＥＭＩ対策も同時に行なうことができる。
【００２０】つぎに、図２を参照して、本発明の集積回
路１をインクジェット式プリンタに用いた場合の実施例
について説明する。
路１をインクジェット式プリンタに用いた場合の実施例
について説明する。
【００２１】本実施例では、第２の内部回路ブロックか
ら出力される周波数変調された出力信号を、インクジェ
ットプリンタの印字ヘッドノズル駆動回路の同期信号と
して用いる。このとき出力信号の周波数が、印字ヘッド
ノズル駆動最大周波数以上となるようにすることによっ
て、印字位置誤差を無視できるレベルにすることができ
る。
ら出力される周波数変調された出力信号を、インクジェ
ットプリンタの印字ヘッドノズル駆動回路の同期信号と
して用いる。このとき出力信号の周波数が、印字ヘッド
ノズル駆動最大周波数以上となるようにすることによっ
て、印字位置誤差を無視できるレベルにすることができ
る。
【００２２】実施例として、ノズル駆動最大周波数を１
２ｋＨｚとし、第２の内部クロックから出力される周波
数変調された出力信号の周波数を３０ｋＨｚに設定した
場合、ノズル駆動最大周波数１２ｋＨｚの１周期の間に
累積される偏差が小さく、時間誤差を無視できる程度に
抑えることができる。
２ｋＨｚとし、第２の内部クロックから出力される周波
数変調された出力信号の周波数を３０ｋＨｚに設定した
場合、ノズル駆動最大周波数１２ｋＨｚの１周期の間に
累積される偏差が小さく、時間誤差を無視できる程度に
抑えることができる。
【００２３】
【発明の効果】以上のように本発明によれば、精度の必
要なものには高精度なクロックを供給しつつ、それ以外
は周波数変調することで、ＥＭＩ対策も同時に行なうこ
とができる。
要なものには高精度なクロックを供給しつつ、それ以外
は周波数変調することで、ＥＭＩ対策も同時に行なうこ
とができる。
【００２４】また本発明によれば、ＵＳＢインターフェ
イスは特に高い周波数精度を要求されるので、高精度の
基準クロックである第１のクロック信号を供給すること
で、要求される高い周波数精度を満足することができ
る。
イスは特に高い周波数精度を要求されるので、高精度の
基準クロックである第１のクロック信号を供給すること
で、要求される高い周波数精度を満足することができ
る。
【００２５】また本発明によれば、第２の内部回路ブロ
ックからの変調されたクロック信号を、印字ヘッドノズ
ル駆動最大周波数以上とすることで、１周期の間に累積
される偏差を小さくし、印字位置誤差を無視できるレベ
ルにすることができ、時間誤差が無視できる。
ックからの変調されたクロック信号を、印字ヘッドノズ
ル駆動最大周波数以上とすることで、１周期の間に累積
される偏差を小さくし、印字位置誤差を無視できるレベ
ルにすることができ、時間誤差が無視できる。
【図１】本発明の実施の一形態の集積回路１のブロック
図である。
図である。
【図２】集積回路１をインクジェットプリンタに用いた
実施例のノズル駆動最大周波数と集積回路１からの出力
信号との関係を示すグラフである。
実施例のノズル駆動最大周波数と集積回路１からの出力
信号との関係を示すグラフである。
【符号の説明】 １ 集積回路 １１ クロック発生回路 １２ 周波数変調回路 １３ 変調信号発生回路 １４ 共振回路 １６，１７ 周波数アップコンバート回路 Ｃｋ＋１〜Ｃｎ 第１の内部回路ブロック Ｃ１〜Ｃｋ 第２の内部回路ブロック Ｓ１〜Ｓｎ 出力信号
Claims (3)
- 【請求項１】 高精度のクロック信号である第１のクロ
ック信号を発生するクロック発生回路と、 前記第１のクロック信号を、変調信号に基づいて周波数
変調して第２のクロック信号を発生する周波数変調回路
と、 外部回路にクロック信号を供給する複数の内部回路ブロ
ックとを内蔵し、 前記内部回路ブロックのうち、比較的高い周波数精度が
要求される第１の内部回路ブロックには、前記第１のク
ロック信号を供給し、残余の第２の内部回路ブロックに
は、前記第２のクロック信号を供給することを特徴とす
るクロック発生回路を内蔵する集積回路。 - 【請求項２】 前記第１の内部回路ブロックからのクロ
ック信号が、ＵＳＢ（Universal Serial Bus）インター
フェイスに供給されることを特徴とする請求項１記載の
クロック発生回路を内蔵する集積回路。 - 【請求項３】 インクジェット式画像形成装置に用いら
れ、前記第２の内部回路ブロックからのクロック信号
は、印字ヘッドノズル駆動最大周波数以上であることを
特徴とする請求項１または２記載のクロック発生回路を
内蔵する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000285350A JP2002091603A (ja) | 2000-09-20 | 2000-09-20 | クロック発生回路を内蔵する集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000285350A JP2002091603A (ja) | 2000-09-20 | 2000-09-20 | クロック発生回路を内蔵する集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002091603A true JP2002091603A (ja) | 2002-03-29 |
Family
ID=18769436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000285350A Pending JP2002091603A (ja) | 2000-09-20 | 2000-09-20 | クロック発生回路を内蔵する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002091603A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005078592A (ja) * | 2003-09-03 | 2005-03-24 | Brother Ind Ltd | メモリ制御装置及び画像形成装置 |
| US7039826B2 (en) | 2002-04-26 | 2006-05-02 | Seiko Epson Corporation | Circuit for controlling the clock supplied to a state controller in a data transfer control device according to states of first and second devices |
| US7076683B2 (en) | 2002-04-26 | 2006-07-11 | Seiko Epson Corporation | Clock control circuit for controlling an oscillation circuit in a data transfer control device according to states of a first device and a second device |
| JP2006333174A (ja) * | 2005-05-27 | 2006-12-07 | Sharp Corp | クロック発生装置及び半導体集積回路装置 |
| US7224349B2 (en) | 2002-06-18 | 2007-05-29 | Seiko Epson Corporation | Electronic apparatus |
-
2000
- 2000-09-20 JP JP2000285350A patent/JP2002091603A/ja active Pending
Cited By (6)
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| EP1376531B1 (en) * | 2002-06-18 | 2012-06-13 | Seiko Epson Corporation | Electronic apparatus with reduced electromagnetic interference noise |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |