JP2004032292A - 変調器 - Google Patents

Abstract

【課題】適切なクロックによって変調を行うことで消費電力を抑えることが可能な変調器を提供することを目的とする。
【解決手段】変調すべきデータを１シンボル毎にＮ（Ｎは２以上の整数）ビット保持するシフトレジスタ１０２と、シフトレジスタ１０２がデータをＮビット保持するタイミングでＮビットのデータを出力させる第１クロックを生成する周波数分周回路１０３と、出力されたＮビットのデータに対応する変調データがアドレス毎に記録されるＲＯＭ１０６と、出力されたＮビットのデータに対応する変調データが記録されているＲＯＭ１０６のアドレスを決定するＲＯＭ制御部１０５と、第１クロックのＲ倍（Ｒは１以上の整数）の第２クロックを生成するクロック生成手段１０４とを備え、ＲＯＭ制御部１０５は、決定したアドレスに記録されている変調データを第２クロックにより読み出すことで変調を行う。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、送信する信号の変調を行う為の変調器に関する。
【０００２】
【従来の技術】
近年、携帯電話機等の無線端末において、回路規模の削減や消費電力低減の為にＲＯＭを用いて変調器を構成するようになってきている。
図４は、ＲＯＭを用いて構成した従来の変調器のブロック図である。
変調器４００は、入力端子４０１、シフトレジスタ４０２、周波数分周回路４０３、クロック発生部４０４、ＲＯＭ制御部４０５、ＲＯＭ４０６、及びＤ／Ａ変換器４０７を備える。
【０００３】
入力端子４０１は、送信するＮＲＺ（Ｎｏｎ　Ｒｅｔｕｒｎ　Ｚｅｒｏ）信号をシフトレジスタ４０２に入力する。シフトレジスタ４０２は、入力されるＮＲＺ信号を周波数分周回路４０３の出力信号のクロックタイミングでシフトして保持する。周波数分周回路４０３は、クロック発生部４０４によって発生されたシステムクロックをＭ分周（Ｍ：整数）してシンボルクロックを生成する。クロック発生部４０４は、変調器４００が内蔵されているシステムＬＳＩのシステムクロックを発生するものであり、このシステムクロックを周波数分周回路４０３及びＲＯＭ制御部４０５にも供給する。
【０００４】
ＲＯＭ制御部４０５は、シフトレジスタ４０２の各段に格納されているデータの内容に応じて、出力すべき変調データを決定し、決定した変調データが格納されているＲＯＭ４０６のアドレスから１シンボル時間のＭ倍速であるシステムクロック発生部から供給されるシステムクロックによって変調データを読み出し、読み出した変調データをＤ／Ａ変換器４０７に入力する。ここでＲＯＭ制御部４０５に供給すべきクロックは、変調器に要求される精度によって決定される。
【０００５】
ＲＯＭ４０６の各アドレスには、１シンボル時間に相当する変調データが予め格納されている。Ｄ／Ａ変換器４０７は、ＲＯＭ制御部４０５によって読み出された変調データをアナログデータに変換する。アナログデータに変換された変調データは、例えば直交変調等の処理が行われ、送信するＮＲＺ信号の変調が完了する。
【０００６】
【発明が解決しようとする課題】
上述した従来の変調器４００は、ＲＯＭ制御部４０５に供給するクロックとして、システムＬＳＩのシステムクロックをそのまま用いている為、変調器として適切なクロックが供給されているとは限らない。ここで言う適切なクロックとは、変調器の変調精度を満足し、動作電力を抑えるように設定されたクロックである。この適切なクロックは従来、シンボルクロックの整数倍の値にすることが条件となっている。
【０００７】
したがって、変調器４００は、変調精度に関わらず、ＲＯＭ制御部４０５に供給されるクロックはシンボルクロックのＭ倍になっていた。この為、例えば、システムクロックが１３ＭＨｚ、シンボルクロックが１ＭＨｚ、ＲＯＭ制御部４０５に供給されるのに適切なクロックがシンボルクロックの６倍であった場合、変調器４００の変調精度を満たすには充分過ぎるほど速い動作クロックが変調器４００に供給される為、電力を無駄に消費してしまうという問題点があった。
【０００８】
本発明は、上記従来の問題点に鑑みて為されたものであって、適切なクロックによって変調を行うことで消費電力を抑えることが可能な変調器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の変調器は、変調すべきデータを１シンボル毎にＮ（Ｎは２以上の整数）ビット保持するデータ保持手段と、前記データ保持手段が前記データをＮビット保持するタイミングで前記Ｎビットのデータを出力させる１シンボル時間の１／Ｌ（Ｌは２以上の整数）の第１クロックを生成する第１クロック生成手段と、前記出力されたＮビットのデータに対応する変調データがアドレス毎に記録される記録部と、前記出力されたＮビットのデータに対応する変調データが記録されている前記記録部のアドレスを決定するアドレス決定手段と、前記第１クロックのＲ倍（Ｒは１以上の整数）の第２クロックを生成する第２クロック生成手段と、前記決定されたアドレスに記録されている変調データを、前記第２クロックにより読み出す変調データ読み出し手段とを備えることを特徴とする。
【００１０】
この構成により、第２クロックのクロックタイミングは、データ保持手段に１ビットのデータが保持されていくタイミングのＲ／Ｌのタイミングとなる為、Ｌの値を変更して様々なパターンの第２クロックを生成することで、適切なクロックで変調を行うことが可能となる。この結果、消費電力を抑えることができる。
【００１１】
又、本発明の変調器は、前記第１クロック生成手段が、外部から供給されるクロックをＭ（Ｍは１以上の整数）×前記Ｌ分周して前記第１クロックを生成するものであり、前記第２クロック生成手段が、前記外部から供給されるクロックを前記Ｒ倍し、更に前記Ｍ×前記Ｌ分周して前記第２クロックを生成するものであることを特徴とする。
【００１２】
この構成により、第２クロックのクロックタイミングは、データ保持手段に１ビットのデータが保持されていくタイミングのＲ／（Ｍ×Ｌ）のタイミングとなる為、ＭとＬの値に応じて様々なパターンの第２クロックを生成することで、適切なクロックで変調を行うことが可能となる。この結果、消費電力を抑えることができる。
【００１３】
本発明の変調器は、外部から供給されるクロックから、予め定められたクロックをＬ（Ｌは２以上の整数）分周して得られる第１クロックを生成する第１クロック生成手段と、前記第１クロックにより、変調すべきデータをＮビット（Ｎは２以上の整数）毎に保持するデータ保持手段と、前記保持されたＮビットのデータに対応する変調データがアドレス毎に記録される記録部と、前記保持されたＮビットのデータに対応する変調データが記録されている前記記録部のアドレスを決定するアドレス決定手段と、前記外部から供給されるクロックから、前記第１クロックのＲ倍（Ｒは１以上の整数）の第２クロックを生成する第２クロック生成手段と、前記決定されたアドレスに記録されている変調データを、前記第２クロックにより読み出す変調データ読み出し手段とを備えることを特徴とする。
【００１４】
この構成により、Ｌの値を変更して様々なパターンの第２クロックを生成することで、適切なクロックで変調を行うことが可能となる。この結果、消費電力を抑えることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
（第一実施形態）
図１は、本発明の第一実施形態に係る変調器の構成を示すブロック図である。変調器１００は、入力端子１０１、シフトレジスタ１０２、周波数分周回路１０３、クロック発生部１０４（第２クロック生成手段）、ＲＯＭ制御部１０５（アドレス決定手段、変調データ読み出し手段）、ＲＯＭ１０６（記録部）、Ｄ／Ａ変換器１０７、シンボルクロック発生部１０８、及びラッチ回路１０９を備える。
【００１６】
尚、シフトレジスタ１０２及びラッチ回路１０９は特許請求の範囲のデータ保持手段に該当する。又、周波数分周回路１０３及びシンボルクロック発生部１０８は特許請求の範囲の第１クロック生成手段に該当する。
【００１７】
入力端子１０１は、送信するＮＲＺ（Ｎｏｎ　Ｒｅｔｕｒｎ　Ｚｅｒｏ）信号をシフトレジスタ１０２に入力する。シフトレジスタ１０２は、シンボルクロック発生部１０８から供給されるシンボルクロックのクロックタイミングに基づいて、帯域制限フィルタのＮＲＺパルス応答の波形広がりに相当するビット分とＬビット分（Ｌ：２以上の整数）の和であるＮビット分（Ｎは２以上の整数）だけＮＲＺ信号のビット列を保持する。
【００１８】
周波数分周回路１０３は、シンボルクロック発生部１０８によって発生されたシンボルクロックをＬ分周してラッチ回路１０９に供給する。ラッチ回路１０９は、シンボルクロックをＬ分周して得られたクロック、即ち、シンボルクロックの（１／Ｌ）のクロックタイミングでシフトレジスタ１０２の各段に保持されているビットデータをラッチする。
【００１９】
クロック発生部１０４は、シンボルクロックをＬ分周して得られるクロックのＲ倍速（Ｒ：整数）の動作クロックを、内部に設けられたクロック供給部（不図示）から供給されるクロックから生成し、ＲＯＭ制御部１０５に供給する。ＲＯＭ制御部１０５は、ラッチ回路１０９によりラッチされたビットデータの内容に応じて出力すべき変調データの記録されているＲＯＭ１０６上のアドレスを決定し、決定したアドレスから動作クロック生成部で生成された動作クロックによって変調データを読み出し、読み出した変調データをＤ／Ａ変換器１０７に入力する。
【００２０】
シンボルクロック発生部１０８は、内部に設けられたクロック供給部（不図示）から供給されるクロックから予め定められたシンボルクロックを生成する。尚、クロック発生部１０４とシンボルクロック発生部１０８とが各クロックを生成する為に用いるクロック供給部から供給されるクロックは、それぞれ同じクロックであるものとする。
【００２１】
ＲＯＭ１０６の各アドレスには、Ｎビット分のＮＲＺ信号で決まるＬビット分のＮＲＺ信号に対応する変調データがＬビット分、予め格納されている。Ｄ／Ａ変換器１０７は、ＲＯＭ制御部１０５によって読み出された変調データをアナログデータに変換する。アナログデータに変換された変調データは、例えば直交変調等の処理が行われ、ＮＲＺ信号の変調が完了する。
【００２２】
以上のように、本実施形態によれば、シフトレジスタ１０２に保持しておくデータをＮビットとし、ＲＯＭ１０６の各アドレスに格納しておく変調データをＬビットとし、ＮＲＺ信号をＬビット毎に一括して変調する構成とした為、ＲＯＭ制御部１０５に供給するクロックを、シンボルクロックのＲ／Ｌに設定することができる。
【００２３】
したがって、ＲＯＭ制御部１０５に供給するクロックをシンボルクロックの整数倍にする必要があった従来の変調器に比べ、ＲＯＭ制御部１０５に供給するクロックのパターンをＬ倍に増やすことができ、ＰＬＬ回路を設けなくとも、ＲとＬを任意に決定することで適切なクロックで変調を行うことができる。
【００２４】
（第二実施形態）
本発明の第二実施形態は、第一実施形態で説明した変調器において、シンボルクロックとＲＯＭ制御部に供給するクロックとを同じクロック供給源から供給されるクロックを用いて生成する構成としたものである。
【００２５】
図２は、本発明の第二実施形態に係る変調器の構成を示すブロック図である。尚、第一実施形態と同様の構成には同一符号を付して説明を省略する。
変調器２００は、入力端子１０１、シフトレジスタ２０２、周波数分周回路２０３、クロック発生部２０４、ＲＯＭ制御部２０５、ＲＯＭ１０６、Ｄ／Ａ変換器１０７、ラッチ回路２０９、周波数分周回路２１０、及び周波数分周回路２１１を備える。
【００２６】
シフトレジスタ２０２は、図１に示したシフトレジスタ１０２を、シンボルクロック発生部１０８ではなく、周波数分周回路２１１から供給されるシンボルクロックによって動作する構成としたものである。
【００２７】
周波数分周回路２０３は、周波数分周回路２１１から供給されるシンボルクロックをＬ分周してラッチ回路２０９に供給する。ラッチ回路２０９は、シンボルクロックをＬ分周して得られたクロック、即ち、シンボルクロックの（１／Ｌ）のクロックタイミングでシフトレジスタ２０２の各段に保持されているビットデータをラッチする。
【００２８】
クロック発生部２０４は、変調器２００が内蔵されているシステムＬＳＩのシステムクロックを発生するものであり、この動作クロックを周波数分周回路２１０及び周波数分周回路２１１に供給する。
【００２９】
周波数分周回路２１１は、クロック発生部２０４から供給されるシステムクロックをＭ分周（Ｍ：整数）してシンボルクロックを生成し、生成したシンボルクロックをシフトレジスタ２０２及び周波数分周回路２０３に供給する。
【００３０】
周波数分周回路２１０は、入力されるシステムクロックをＫ分周し、分周したクロックをＲＯＭ制御部２０５に供給する。ここで、ＲＯＭ制御部２０５に供給すべきクロックは、シンボルクロック／Ｌの整数倍である必要がある為、Ｋ＝（Ｍ×Ｌ）／Ｑ（Ｑ：整数）となる。
【００３１】
ＲＯＭ制御部２０５は、ラッチ回路２０９によりラッチされたビットデータの内容に応じて出力すべき変調データが記録されているＲＯＭ１０６上のアドレスから、周波数分周回路２１０で生成されたクロックのクロックタイミングで変調データを読み出し、読み出した変調データをＤ／Ａ変換器１０７に入力する。
【００３２】
従来の変調器はＬ＝１であった為、Ｋ＝Ｍ／Ｑとなっていた。Ｍが素数以外の整数であれば問題はないが、仮にＭが素数であった場合、例えば、クロック発生部２０４で発生されるシステムクロック＝１３ＭＨｚ、シンボルクロック＝１ＭＨｚ、ＲＯＭ制御部２０５の変調精度を満足するクロックがシンボルクロックの６倍（Ｑ＝６）の６ＭＨｚであった場合について説明する。
【００３３】
上記の場合は、Ｋ＝１としてクロック発生部２０４から供給されるシステムクロック１３ＭＨｚをそのままＲＯＭ制御部２０５のクロックとして使用するか、又はクロック発生部２０４から供給されるシステムクロック１３ＭＨｚを６倍して１３分周して６ＭＨｚの動作クロックを生成するＰＬＬ回路を設ける必要があった。
【００３４】
前者では、６ＭＨｚという動作クロックに対し１３ＭＨｚという倍以上の動作クロックがＲＯＭ制御部２０５に供給される為、電力消費が大きい。後者では、ＰＬＬ回路が必要な為、回路規模が拡大したり、電力消費が大きくなったりしてしまう。したがって、従来では、前者か後者のどちらかを、ＲＯＭ制御部２０５の変調精度や消費電流のバランスをみて選択していた。
【００３５】
ところが本実施形態では、上記のようにＫ＝（Ｍ×Ｌ）／Ｑであり、Ｌは２以上の整数である為、Ｍが素数である場合でもＭ×Ｌの値は素数とはならない。したがって、ＰＬＬ回路を構成しなくとも、Ｍ×Ｌの値を素因数分解して得られる素数の個数分、Ｋの値を選択することができる。したがって、ＰＬＬ回路を構成しなくても、ＲＯＭ制御部２０５に供給する動作クロックのパターンを増やすことができ、適切な動作クロックで変調を行うことができる。
【００３６】
（第三実施形態）
本実施形態の変調器は、第二実施形態で説明した変調器において、ＮＲＺ信号をシリアルデータとしてではなく、Ｌビットのパラレルデータとして入力する構成としたものである。
【００３７】
図３は、本発明の第三実施形態に係る変調器の構成を示すブロック図である。尚、第二実施形態と同様の構成には同一符号を付して説明を省略する。
変調器３００は、入力端子３０１、周波数分周回路３０３（第１クロック生成手段）、クロック発生部３０４、ＲＯＭ制御部３０５、ＲＯＭ１０６、Ｄ／Ａ変換器１０７、ラッチ回路３０９（データ保持手段）、及び周波数分周回路３１０（第２クロック生成手段）を備える。
【００３８】
入力端子３０１は、ＬビットのパラレルデータであるＮＲＺ信号をラッチ回路３０９に入力する。ラッチ回路３０９は、周波数分周回路３０３から供給されるクロックのクロックタイミングで、入力されるＬビットのパラレルデータをラッチする。
【００３９】
周波数分周回路３０３は、クロック発生部３０４から発生されるシステムクロックから、予め設定されているシンボルクロックをＬ分周して得られるクロックを生成し、ラッチ回路３０９に供給する。クロック発生部３０４は、変調器３００が内蔵されているシステムＬＳＩのシステムクロックを発生するものであり、このシステムクロックを周波数分周回路３０３及び周波数分周回路３１０に供給する。
【００４０】
周波数分周回路３１０は、入力されるシステムクロックをＫ分周し、分周したクロックをＲＯＭ制御部３０５に供給する。ここで、ＲＯＭ制御部３０５に供給すべきクロックは、シンボルクロック／Ｌの整数倍である必要がある為、Ｋ＝（システムクロック／シンボルクロック）×（Ｌ／Ｑ）（Ｑ：整数）となる。
【００４１】
ＲＯＭ制御部３０５は、ラッチ回路３０９によりラッチされたＬビットデータの内容に応じて、出力すべき変調データが記録されているＲＯＭ１０６上のアドレスから、周波数分周回路３１０で生成されたクロックのクロックタイミングで変調データを読み出し、読み出した変調データをＤ／Ａ変換器１０７に入力する。
【００４２】
以上のように、本実施形態によれば、ＲＯＭ制御部３０５に供給するクロックは、システムクロックをＫ分周したクロックとなっている為、従来の変調器のようにＬ＝１である場合に比べ、ＲＯＭ制御部３０５に供給するクロックのパターンをＬ倍に増やすことができ、ＰＬＬ回路を設けなくとも、ＱとＬを任意に決定することで適切な動作クロックで変調を行うことができる。この結果、変調器の消費電力を抑えることができる。
【００４３】
【発明の効果】
本発明によれば、適切なクロックによって変調を行うことで消費電力を抑えることが可能な変調器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係る変調器の構成を示すブロック図である。
【図２】本発明の第二実施形態に係る変調器の構成を示すブロック図である。
【図３】本発明の第三実施形態に係る変調器の構成を示すブロック図である。
【図４】ＲＯＭを用いて構成した従来の変調器のブロック図である。
【符号の説明】
１００，２００，３００，４００　変調器
１０１，３０１，４０１　入力端子
１０２，２０２，４０２　シフトレジスタ
１０３，１１０，２０３，２１０，２１１，３０３，３１０，４０３　周波数分周回路
１０４，２０４，３０４，４０４　クロック発生部
１０５，２０５，３０５，４０５　ＲＯＭ制御部
１０６，４０６　ＲＯＭ
１０７，４０７　Ｄ／Ａ変換器
１０８　シンボルクロック発生部
１０９，２０９，３０９　ラッチ回路

Claims (3)

1. 変調すべきデータを１シンボル毎にＮ（Ｎは２以上の整数）ビット保持するデータ保持手段と、
   前記データ保持手段が前記データをＮビット保持するタイミングで前記Ｎビットのデータを出力させる１シンボル時間の１／Ｌ（Ｌは２以上の整数）の第１クロックを生成する第１クロック生成手段と、
   前記出力されたＮビットのデータに対応する変調データがアドレス毎に記録される記録部と、
   前記出力されたＮビットのデータに対応する変調データが記録されている前記記録部のアドレスを決定するアドレス決定手段と、
   前記第１クロックのＲ倍（Ｒは１以上の整数）の第２クロックを生成する第２クロック生成手段と、
   前記決定されたアドレスに記録されている変調データを、前記第２クロックにより読み出す変調データ読み出し手段とを備えることを特徴とする変調器。
2. 前記第１クロック生成手段は、外部から供給されるクロックをＭ（Ｍは１以上の整数）×前記Ｌ分周して前記第１クロックを生成するものであり、
   前記第２クロック生成手段は、前記外部から供給されるクロックを前記Ｒ倍して更に前記Ｍ×前記Ｌ分周して前記第２クロックを生成するものであることを特徴とする請求項１記載の変調器。
3. 外部から供給されるクロックから、予め定められたクロックをＬ（Ｌは２以上の整数）分周して得られる第１クロックを生成する第１クロック生成手段と、
   前記第１クロックにより、変調すべきデータをＮビット毎（Ｎは２以上の整数）に保持するデータ保持手段と、
   前記保持されたＮビットのデータに対応する変調データがアドレス毎に記録される記録部と、
   前記保持されたＮビットのデータに対応する変調データが記録されている前記記録部のアドレスを決定するアドレス決定手段と、
   前記外部から供給されるクロックから、前記第１クロックのＲ倍（Ｒは１以上の整数）の第２クロックを生成する第２クロック生成手段と、
   前記決定されたアドレスに記録されている変調データを、前記第２クロックにより読み出す変調データ読み出し手段とを備えることを特徴とする変調器。

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