JP3962298B2 - Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 - Google Patents
Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 Download PDFInfo
- Publication number
- JP3962298B2 JP3962298B2 JP2002231826A JP2002231826A JP3962298B2 JP 3962298 B2 JP3962298 B2 JP 3962298B2 JP 2002231826 A JP2002231826 A JP 2002231826A JP 2002231826 A JP2002231826 A JP 2002231826A JP 3962298 B2 JP3962298 B2 JP 3962298B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- cyclic shift
- signal generation
- cpfsk
- cpfsk signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＦＳＫ（Continuous Phase Frequency Shift Keying）信号発生回路およびＣＰＦＳＫ信号発生方法に関するものである。
【０００２】
さらに詳述すると、本発明は、ダイレクト・デジタル・シンセサイザ技術（以下、ＤＤＳという）を用いてＣＰＦＳＫ信号を発生させる、ＣＰＦＳＫ信号発生回路およびＣＰＦＳＫ信号発生方法に関するものである。
【０００３】
【従来の技術】
デジタル的にアナログ正弦波を発生させる技術として、特開２０００−１５１２８４号公報などに記載されているＤＤＳが知られている。
【０００４】
図１は、上記特開２０００−１５１２８４号公報に記載されているＤＤＳである。本図において、二点鎖線で囲まれている１８がデジタルシンセサイザであり、カウント値をＣずつインクリメントするカウントバイＣカウンタ１０と、ルックアップテーブル１２と、ＤＡコンバータから成っている。
【０００５】
また、上記の特開２０００−１５１２８４号公報には、このデジタルシンセサイザ１８を用いてＦＳＫ信号を発生するＦＳＫ変調器が記載されている。図２は、このデジタルシンセサイザ１８に外部から周波数選択信号を供給することによりＦＳＫ信号を発生するＦＳＫ変調器３２を示している。
【０００６】
一方、位相の推移に連続性を持たせた広義のＦＳＫ（Frequency Shift Keying：周波数変位方式）として、ＣＰＦＳＫ（位相連続ＦＳＫ：Continuous Phase Frequency Shift Keying）が知られている。このＣＰＦＳＫは、図３に示すように、位相の推移に連続性を持たせたＦＳＫであることから、ＦＳＫの占有スペクトルが広がらず、狭帯域な信号伝送が可能となる。
【０００７】
実際のＣＰＦＳＫ信号は、周波数偏移とデータレートの関係で波形が決定される。図４は、具体例として、周波数偏移を２．４ｋＨｚとして、データレートが１．２ｋｂｐｓ、２．４ｋｂｐｓ、４．８ｋｂｐｓである３つの例について例示したものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＤＤＳを用いてＣＰＦＳＫ変調器を構成する場合には、出力波形の位相を正確に算出するためにデジタル演算部の回路規模が大きくなってしまうという問題がある。
【０００９】
なお、上記の特開２０００−１５１２８４号公報には、その[図５]にＦＳＫ変調器３２が記載されているが、その明細書の段落[００１０]には「・・・ＦＳＫ変調器３２は、“２個あるいはそれ以上の周波数の信号の間”で、位相の不連続性を伴なうことなしに、容易に遷移することが可能となる。」と記載されています。換言すると、ＦＳＫ変調器３２について、“１個の周波数の信号の間”で、位相の不連続性を伴なうことについては何ら言及されていない。
【００１０】
よって本発明の目的は、上述の点に鑑み、複雑な回路構成を要することなく、且つ、簡易な制御形態により位相連続ＦＳＫを実行可能とした、ＣＰＦＳＫ信号発生回路およびＣＰＦＳＫ信号発生方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、請求項1に係る本発明は、第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトレジスタと、前記双方向循環型シフトレジスタからの各ビット出力に基づいて、予め記憶させてある振幅データをメモリから読み出すアクセス制御手段と、前記読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するＤＡ変換手段と、を具備したＣＰＦＳＫ信号発生回路である。
【００１２】
請求項２に係る本発明は、請求項１に記載のＣＰＦＳＫ信号発生回路において、前記双方向循環型シフトレジスタは、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを備え、前記アクセス制御手段は、前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す。
【００１３】
請求項３に係る本発明は、請求項２に記載のＣＰＦＳＫ信号発生回路において、さらに加えて、前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を備え、前記ゲート手段は、第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する。
【００１４】
請求項４に係る本発明は、請求項１〜請求項３のいずれかに記載のＣＰＦＳＫ信号発生回路において、前記アクセス制御手段は、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す。
【００１５】
請求項５に係る本発明は、循環型シフトレジスタのシフト方向を切り替えることによりＣＰＦＳＫ信号を発生するＣＰＦＳＫ信号発生方法であって、第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトステップと、前記双方向循環型シフトステップにより得られた各ビット出力に基づいて振幅データをメモリから読み出し、当該読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するステップと、を具備したＣＰＦＳＫ信号発生方法である。
【００１６】
請求項６に係る本発明は、請求項５に記載のＣＰＦＳＫ信号発生方法において、前記双方向循環型シフトステップを実行するに際して、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを用い、前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す。
【００１７】
請求項７に係る本発明は、請求項６に記載のＣＰＦＳＫ信号発生方法において、前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を用い、第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する。
【００１８】
請求項８に係る本発明は、請求項５〜請求項７のいずれかに記載のＣＰＦＳＫ信号発生方法において、前記双方向循環型シフトステップにより得られた各ビット出力に基づいて、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す。
【００１９】
【発明の実施の形態】
本実施の形態における動作原理
後に詳述するように、本実施の形態では、メモリをアクセスするためのアドレス発生回路（すなわち、位相制御回路）として、両方向にシフト可能なシフトレジスタを用いている。この回路を採用することによりＣＰＦＳＫ信号（位相が連続したＦＳＫ信号）を生成することが可能となるわけであるが、まず、ＣＰＦＳＫ信号を発生させるための原理について説明する（図５参照）。
【００２０】
いま、変調データによってＩ，Ｑは以下のように遷移するものとする。
但し、ωは周波数偏移の角周波数（ω＝２π×ｆｄｅｖ）である。
【００２１】
すると、任意の時刻ｔ１のＩ，Ｑ信号は以下のように記述できる。
ただし、Ｔｄｅｖ＝１／ｆｄｅｖである。
Ｔｄｅｖ＝Ｎ×△ｔ、ｔ１＝ｎ１×△ｔとしたとき
Ｉ＝ cos（２π×ｎ１／Ｎ）
Ｑ＝ sin（２π×ｎ１／Ｎ）
ゆえに、１周期の cos特性および sin特性の数列は以下のようになる。
cos：｛ cos(2π×1/N) , cos(2π×2/N) , ・・・, cos(2π×n1/N) , cos(2π×(n1+1)/N) , ・・・, cos(2π×N/N)｝
sin：｛ sin(2π×1/N) , sin(2π×2/N) , ・・・, sin(2π×n1/N) , sin(2π×(n1+1)/N) , ・・・, sin(2π×N/N) ｝
【００２２】
上記の数列をみて解かるように、両者ともに位相変化△ｐｈは以下のようになる。
△ｐｈ＝2π／Ｎ
次に、 cos／sin関数の特性を考察する。 cosは偶関数であり、 sinは奇関数であることから、下式が成り立つ。
cos（−△ｐｈ）＝ cos（△ｐｈ）
sin（−△ｐｈ）＝−sin（△ｐｈ）
この式は、負の位相変化を与えた場合、cos関数の符号は変わらないが、sin関数の符号が変わることを意味する。
【００２３】
以上の説明から明らかなように、各位相のレベルが存在するという条件（すなわち、アナログまたはデジタル的な積分値があるという条件）の下に、次に示す動作で位相連続ＦＳＫを実現することができる。すなわち、
変調データが０のとき： ＋△ｐｈの位相変化を与える。
変調データが１のとき： −△ｐｈの位相変化を与える。
かくして、ＣＰＦＳＫ（位相連続ＦＳＫ）動作をするＤＤＳの位相制御回路は上記の動作を実現すればよいことになる。
【００２４】
なお、ＤＤＳのメモリに格納するデータは擬似正弦波の規格値でも差分値でも実現できるが、前者は積分回路が不要という点でメリットがあることから、本実施の形態では規格値を採用している。ここでいう規格値とは、最大振幅値を「１」として、任意の振幅値を１以下の小数で表したものである。
【００２５】
上述のＤＤＳ回路を用いる場合、連続的な位相変化が可能となるため変調信号のスペクトルの広がりは小さいので、後段フィルタの規模が小さくても十分高域を遮断できるという利点がある。
【００２６】
実際にＤＤＳを設計するにあたり必要なのは、擬似正弦波の精度である。本実施の形態では、以下の理論をもとに、精度を決定した。
【００２７】
ここで、送信データレートをＤＲ、周波数偏移をｆdevとする。さらに両者の最小公倍数となる周波数はｆminであったとする。いま、ＤＲ，ｆｄｅｖ，ｆmin間に次の関係が成立しているものとする。
1/ fmin = ( 1/ DR ) × M
1/ fmin = ( 1/ fdev) × N
上記の式から、ｆmin１周期間にＤＲはＭ周期、ｆｄｅｖはＮ周期存在していることになる。
【００２８】
よって、ＤＲとｆminの比は以下のようになる。
（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎ
この式はｆｄｅｖとＤＲの位相があう割合を示している。この割合をもとに擬似正弦波の精度を決めた。すなわち、ｆｄｅｖ１周期を（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎで決まる位相で分割すれば、必ず（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎという式を満たすことになる。この式を満足する擬似正弦波の精度を決定すれば、必要最小限のメモリサイズですむことになる。
【００２９】
本実施の形態における回路構成
図６は、本発明を適用したＣＰＦＳＫ信号発生回路の具体的回路構成を示す。本図において、データ入力としては、所定のデータレートごとに変化する１ビットデータを用いる。そして、最初のデータ入力があった場合には、データ遷移検出部ＤＥＴから、論理「１」の信号が上段の循環型シフトレジスタＳＲ−Ａに供給される。このとき、ゲート回路ＧＡＴＥに含まれている各ビットスイッチはＯＦＦとなっている。したがって、上段の循環型シフトレジスタＳＲ−Ａでは、クロックに同期して、論理「１」のデータが右方向（正方向）にシフトしていき、ＦＦ−ＮＡから再びＦＦ−１Ａに循環する。
【００３０】
なお、データ遷移検出部ＤＥＴは、次のデータ入力に変化があるまで、すなわちデータ入力が論理１→論理０あるいは論理０→論理１に変化するまで、論理「０」の信号を出力し続ける。その結果、上段の循環型シフトレジスタＳＲ−Ａでは、クロックに同期して論理「１」のデータが右方向（正方向）に循環シフトするが、下段の循環型シフトレジスタＳＲ−Ｂには論理「１」のデータが供給されていないので、下段の循環型シフトレジスタＳＲ−Ｂでは論理「０」のデータのみが循環している状態にある。
【００３１】
その後、データ入力に変化があると、すなわちデータ入力が論理１→論理０あるいは論理０→論理１に変化すると、ゲート回路ＧＡＴＥに含まれている各ビットスイッチはＯＮとなる。このことにより、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。
【００３２】
このようにして、論理１のデータは、右方向（正方向）または左方向（負方向）にシフトしていくことになる。論理１のデータが右方向（正方向）にシフトされている最中、すなわち上段の循環型シフトレジスタＳＲ−Ａが作動している場合には、セレクタＳＥＬにより、上段にあるＦＦ−１Ａ〜ＦＦ−ＮＡからの各ビット出力が選択される。他方、下段の循環型シフトレジスタＳＲ−Ｂが作動している場合には、セレクタＳＥＬにより、下段にあるＦＦ−１Ｂ〜ＦＦ−ＮＢからの各ビット出力が選択される。
【００３３】
セレクタＳＥＬから出力されたＮビットのデータは、擬似ＣＰＦＳＫ波発生用メモリ（テーブル）ＲＯＭのアドレスを指定するために用いる。擬似ＣＰＦＳＫ波発生用メモリ（テーブル）ＲＯＭから読み出されたデジタルデータは、Ｄ／ＡコンバータＤＡＣにより、アナログＣＰＦＳＫ信号に変換される。
【００３４】
図７は、上述した回路動作を２４ビットのシフトレジスタに適用した場合の説明図である。また、図８は、上述した回路動作を３２ビットのシフトレジスタに適用した場合の説明図である。
【００３５】
その他の実施の形態
図６においては、２段のシフトレジスタＳＲ−Ａ，ＳＲ−Ｂを用いた。しかし、本発明の本質は、データの遷移時点において、シフトレジスタのシフト方向を逆転し、各ビット出力をＲＯＭのアドレスとする点にあるので、必ずしも上段の循環型シフトレジスタＳＲ−Ａ，下段の循環型シフトレジスタＳＲ−Ｂを用いる必要はなく、従来から知られている循環型シフトレジスタを改良して用いることが可能である。但し、シフト方向の逆転を可能とするために、後段のフリップフロップ出力を前段のフリップフロップ入力とするための結線切り替えを行う必要がある。これらの変更内容は、当業者にとって周知の技術的事項であるので、詳細な説明は省略する。
【００３６】
【発明の効果】
以上説明した通り、本発明によれば、複雑な回路構成を要することなく、簡易な制御形態により位相連続ＦＳＫを実現することができる。
【図面の簡単な説明】
【図１】図１は、特開２０００−１５１２８４号公報に記載されているＤＤＳ（ダイレクト・デジタル・シンセサイザ技術）の説明図である。
【図２】図１に示されているデジタルシンセサイザ１８に外部から周波数選択信号を供給することによりＦＳＫ信号を発生するＦＳＫ変調器３２を示す回路図である。
【図３】位相の推移に連続性を持たせたＦＳＫ（ＣＰＦＳＫ）の説明図である。
【図４】周波数偏移を２．４ｋＨｚとして、データレートが１．２ｋｂｐｓ、２．４ｋｂｐｓ、４．８ｋｂｐｓである実際のＣＰＦＳＫ信号を例示した波形図である。
【図５】本実施の形態における動作原理を示す説明図である。
【図６】本発明を適用したＣＰＦＳＫ信号発生回路の具体的構成を示す回路図である。
【図７】図６に示した回路動作を２４ビットのシフトレジスタに適用した場合の説明図である。
【図８】図６に示した回路動作を３２ビットのシフトレジスタに適用した場合の説明図である。
【符号の説明】
ＳＲ−Ａ 上段の循環型シフトレジスタ
ＳＲ−Ｂ 下段の循環型シフトレジスタ
ＤＥＴ データ遷移検出部
ＧＡＴＥ ゲート回路
ＳＥＬ セレクタ
ＲＯＭ 擬似ＣＰＦＳＫ波発生用メモリ（テーブル）
ＤＡＣ Ｄ／ＡコンバータＤＡＣ
【発明の属する技術分野】
本発明は、ＣＰＦＳＫ（Continuous Phase Frequency Shift Keying）信号発生回路およびＣＰＦＳＫ信号発生方法に関するものである。
【０００２】
さらに詳述すると、本発明は、ダイレクト・デジタル・シンセサイザ技術（以下、ＤＤＳという）を用いてＣＰＦＳＫ信号を発生させる、ＣＰＦＳＫ信号発生回路およびＣＰＦＳＫ信号発生方法に関するものである。
【０００３】
【従来の技術】
デジタル的にアナログ正弦波を発生させる技術として、特開２０００−１５１２８４号公報などに記載されているＤＤＳが知られている。
【０００４】
図１は、上記特開２０００−１５１２８４号公報に記載されているＤＤＳである。本図において、二点鎖線で囲まれている１８がデジタルシンセサイザであり、カウント値をＣずつインクリメントするカウントバイＣカウンタ１０と、ルックアップテーブル１２と、ＤＡコンバータから成っている。
【０００５】
また、上記の特開２０００−１５１２８４号公報には、このデジタルシンセサイザ１８を用いてＦＳＫ信号を発生するＦＳＫ変調器が記載されている。図２は、このデジタルシンセサイザ１８に外部から周波数選択信号を供給することによりＦＳＫ信号を発生するＦＳＫ変調器３２を示している。
【０００６】
一方、位相の推移に連続性を持たせた広義のＦＳＫ（Frequency Shift Keying：周波数変位方式）として、ＣＰＦＳＫ（位相連続ＦＳＫ：Continuous Phase Frequency Shift Keying）が知られている。このＣＰＦＳＫは、図３に示すように、位相の推移に連続性を持たせたＦＳＫであることから、ＦＳＫの占有スペクトルが広がらず、狭帯域な信号伝送が可能となる。
【０００７】
実際のＣＰＦＳＫ信号は、周波数偏移とデータレートの関係で波形が決定される。図４は、具体例として、周波数偏移を２．４ｋＨｚとして、データレートが１．２ｋｂｐｓ、２．４ｋｂｐｓ、４．８ｋｂｐｓである３つの例について例示したものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＤＤＳを用いてＣＰＦＳＫ変調器を構成する場合には、出力波形の位相を正確に算出するためにデジタル演算部の回路規模が大きくなってしまうという問題がある。
【０００９】
なお、上記の特開２０００−１５１２８４号公報には、その[図５]にＦＳＫ変調器３２が記載されているが、その明細書の段落[００１０]には「・・・ＦＳＫ変調器３２は、“２個あるいはそれ以上の周波数の信号の間”で、位相の不連続性を伴なうことなしに、容易に遷移することが可能となる。」と記載されています。換言すると、ＦＳＫ変調器３２について、“１個の周波数の信号の間”で、位相の不連続性を伴なうことについては何ら言及されていない。
【００１０】
よって本発明の目的は、上述の点に鑑み、複雑な回路構成を要することなく、且つ、簡易な制御形態により位相連続ＦＳＫを実行可能とした、ＣＰＦＳＫ信号発生回路およびＣＰＦＳＫ信号発生方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、請求項1に係る本発明は、第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトレジスタと、前記双方向循環型シフトレジスタからの各ビット出力に基づいて、予め記憶させてある振幅データをメモリから読み出すアクセス制御手段と、前記読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するＤＡ変換手段と、を具備したＣＰＦＳＫ信号発生回路である。
【００１２】
請求項２に係る本発明は、請求項１に記載のＣＰＦＳＫ信号発生回路において、前記双方向循環型シフトレジスタは、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを備え、前記アクセス制御手段は、前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す。
【００１３】
請求項３に係る本発明は、請求項２に記載のＣＰＦＳＫ信号発生回路において、さらに加えて、前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を備え、前記ゲート手段は、第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する。
【００１４】
請求項４に係る本発明は、請求項１〜請求項３のいずれかに記載のＣＰＦＳＫ信号発生回路において、前記アクセス制御手段は、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す。
【００１５】
請求項５に係る本発明は、循環型シフトレジスタのシフト方向を切り替えることによりＣＰＦＳＫ信号を発生するＣＰＦＳＫ信号発生方法であって、第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトステップと、前記双方向循環型シフトステップにより得られた各ビット出力に基づいて振幅データをメモリから読み出し、当該読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するステップと、を具備したＣＰＦＳＫ信号発生方法である。
【００１６】
請求項６に係る本発明は、請求項５に記載のＣＰＦＳＫ信号発生方法において、前記双方向循環型シフトステップを実行するに際して、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを用い、前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す。
【００１７】
請求項７に係る本発明は、請求項６に記載のＣＰＦＳＫ信号発生方法において、前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を用い、第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する。
【００１８】
請求項８に係る本発明は、請求項５〜請求項７のいずれかに記載のＣＰＦＳＫ信号発生方法において、前記双方向循環型シフトステップにより得られた各ビット出力に基づいて、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す。
【００１９】
【発明の実施の形態】
本実施の形態における動作原理
後に詳述するように、本実施の形態では、メモリをアクセスするためのアドレス発生回路（すなわち、位相制御回路）として、両方向にシフト可能なシフトレジスタを用いている。この回路を採用することによりＣＰＦＳＫ信号（位相が連続したＦＳＫ信号）を生成することが可能となるわけであるが、まず、ＣＰＦＳＫ信号を発生させるための原理について説明する（図５参照）。
【００２０】
いま、変調データによってＩ，Ｑは以下のように遷移するものとする。
【００２１】
すると、任意の時刻ｔ１のＩ，Ｑ信号は以下のように記述できる。
Ｔｄｅｖ＝Ｎ×△ｔ、ｔ１＝ｎ１×△ｔとしたとき
Ｉ＝ cos（２π×ｎ１／Ｎ）
Ｑ＝ sin（２π×ｎ１／Ｎ）
ゆえに、１周期の cos特性および sin特性の数列は以下のようになる。
cos：｛ cos(2π×1/N) , cos(2π×2/N) , ・・・, cos(2π×n1/N) , cos(2π×(n1+1)/N) , ・・・, cos(2π×N/N)｝
sin：｛ sin(2π×1/N) , sin(2π×2/N) , ・・・, sin(2π×n1/N) , sin(2π×(n1+1)/N) , ・・・, sin(2π×N/N) ｝
【００２２】
上記の数列をみて解かるように、両者ともに位相変化△ｐｈは以下のようになる。
△ｐｈ＝2π／Ｎ
次に、 cos／sin関数の特性を考察する。 cosは偶関数であり、 sinは奇関数であることから、下式が成り立つ。
cos（−△ｐｈ）＝ cos（△ｐｈ）
sin（−△ｐｈ）＝−sin（△ｐｈ）
この式は、負の位相変化を与えた場合、cos関数の符号は変わらないが、sin関数の符号が変わることを意味する。
【００２３】
以上の説明から明らかなように、各位相のレベルが存在するという条件（すなわち、アナログまたはデジタル的な積分値があるという条件）の下に、次に示す動作で位相連続ＦＳＫを実現することができる。すなわち、
変調データが０のとき： ＋△ｐｈの位相変化を与える。
変調データが１のとき： −△ｐｈの位相変化を与える。
かくして、ＣＰＦＳＫ（位相連続ＦＳＫ）動作をするＤＤＳの位相制御回路は上記の動作を実現すればよいことになる。
【００２４】
なお、ＤＤＳのメモリに格納するデータは擬似正弦波の規格値でも差分値でも実現できるが、前者は積分回路が不要という点でメリットがあることから、本実施の形態では規格値を採用している。ここでいう規格値とは、最大振幅値を「１」として、任意の振幅値を１以下の小数で表したものである。
【００２５】
上述のＤＤＳ回路を用いる場合、連続的な位相変化が可能となるため変調信号のスペクトルの広がりは小さいので、後段フィルタの規模が小さくても十分高域を遮断できるという利点がある。
【００２６】
実際にＤＤＳを設計するにあたり必要なのは、擬似正弦波の精度である。本実施の形態では、以下の理論をもとに、精度を決定した。
【００２７】
ここで、送信データレートをＤＲ、周波数偏移をｆdevとする。さらに両者の最小公倍数となる周波数はｆminであったとする。いま、ＤＲ，ｆｄｅｖ，ｆmin間に次の関係が成立しているものとする。
1/ fmin = ( 1/ DR ) × M
1/ fmin = ( 1/ fdev) × N
上記の式から、ｆmin１周期間にＤＲはＭ周期、ｆｄｅｖはＮ周期存在していることになる。
【００２８】
よって、ＤＲとｆminの比は以下のようになる。
（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎ
この式はｆｄｅｖとＤＲの位相があう割合を示している。この割合をもとに擬似正弦波の精度を決めた。すなわち、ｆｄｅｖ１周期を（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎで決まる位相で分割すれば、必ず（ｆｄｅｖ/ ＤＲ）＝Ｍ/Ｎという式を満たすことになる。この式を満足する擬似正弦波の精度を決定すれば、必要最小限のメモリサイズですむことになる。
【００２９】
本実施の形態における回路構成
図６は、本発明を適用したＣＰＦＳＫ信号発生回路の具体的回路構成を示す。本図において、データ入力としては、所定のデータレートごとに変化する１ビットデータを用いる。そして、最初のデータ入力があった場合には、データ遷移検出部ＤＥＴから、論理「１」の信号が上段の循環型シフトレジスタＳＲ−Ａに供給される。このとき、ゲート回路ＧＡＴＥに含まれている各ビットスイッチはＯＦＦとなっている。したがって、上段の循環型シフトレジスタＳＲ−Ａでは、クロックに同期して、論理「１」のデータが右方向（正方向）にシフトしていき、ＦＦ−ＮＡから再びＦＦ−１Ａに循環する。
【００３０】
なお、データ遷移検出部ＤＥＴは、次のデータ入力に変化があるまで、すなわちデータ入力が論理１→論理０あるいは論理０→論理１に変化するまで、論理「０」の信号を出力し続ける。その結果、上段の循環型シフトレジスタＳＲ−Ａでは、クロックに同期して論理「１」のデータが右方向（正方向）に循環シフトするが、下段の循環型シフトレジスタＳＲ−Ｂには論理「１」のデータが供給されていないので、下段の循環型シフトレジスタＳＲ−Ｂでは論理「０」のデータのみが循環している状態にある。
【００３１】
その後、データ入力に変化があると、すなわちデータ入力が論理１→論理０あるいは論理０→論理１に変化すると、ゲート回路ＧＡＴＥに含まれている各ビットスイッチはＯＮとなる。このことにより、下段の循環型シフトレジスタＳＲ−Ｂでは、ゲート回路ＧＡＴＥを介してあるビット位置に入力された論理「１」のデータが、クロックに同期して左方向（負方向）に循環シフト始める。
【００３２】
このようにして、論理１のデータは、右方向（正方向）または左方向（負方向）にシフトしていくことになる。論理１のデータが右方向（正方向）にシフトされている最中、すなわち上段の循環型シフトレジスタＳＲ−Ａが作動している場合には、セレクタＳＥＬにより、上段にあるＦＦ−１Ａ〜ＦＦ−ＮＡからの各ビット出力が選択される。他方、下段の循環型シフトレジスタＳＲ−Ｂが作動している場合には、セレクタＳＥＬにより、下段にあるＦＦ−１Ｂ〜ＦＦ−ＮＢからの各ビット出力が選択される。
【００３３】
セレクタＳＥＬから出力されたＮビットのデータは、擬似ＣＰＦＳＫ波発生用メモリ（テーブル）ＲＯＭのアドレスを指定するために用いる。擬似ＣＰＦＳＫ波発生用メモリ（テーブル）ＲＯＭから読み出されたデジタルデータは、Ｄ／ＡコンバータＤＡＣにより、アナログＣＰＦＳＫ信号に変換される。
【００３４】
図７は、上述した回路動作を２４ビットのシフトレジスタに適用した場合の説明図である。また、図８は、上述した回路動作を３２ビットのシフトレジスタに適用した場合の説明図である。
【００３５】
その他の実施の形態
図６においては、２段のシフトレジスタＳＲ−Ａ，ＳＲ−Ｂを用いた。しかし、本発明の本質は、データの遷移時点において、シフトレジスタのシフト方向を逆転し、各ビット出力をＲＯＭのアドレスとする点にあるので、必ずしも上段の循環型シフトレジスタＳＲ−Ａ，下段の循環型シフトレジスタＳＲ−Ｂを用いる必要はなく、従来から知られている循環型シフトレジスタを改良して用いることが可能である。但し、シフト方向の逆転を可能とするために、後段のフリップフロップ出力を前段のフリップフロップ入力とするための結線切り替えを行う必要がある。これらの変更内容は、当業者にとって周知の技術的事項であるので、詳細な説明は省略する。
【００３６】
【発明の効果】
以上説明した通り、本発明によれば、複雑な回路構成を要することなく、簡易な制御形態により位相連続ＦＳＫを実現することができる。
【図面の簡単な説明】
【図１】図１は、特開２０００−１５１２８４号公報に記載されているＤＤＳ（ダイレクト・デジタル・シンセサイザ技術）の説明図である。
【図２】図１に示されているデジタルシンセサイザ１８に外部から周波数選択信号を供給することによりＦＳＫ信号を発生するＦＳＫ変調器３２を示す回路図である。
【図３】位相の推移に連続性を持たせたＦＳＫ（ＣＰＦＳＫ）の説明図である。
【図４】周波数偏移を２．４ｋＨｚとして、データレートが１．２ｋｂｐｓ、２．４ｋｂｐｓ、４．８ｋｂｐｓである実際のＣＰＦＳＫ信号を例示した波形図である。
【図５】本実施の形態における動作原理を示す説明図である。
【図６】本発明を適用したＣＰＦＳＫ信号発生回路の具体的構成を示す回路図である。
【図７】図６に示した回路動作を２４ビットのシフトレジスタに適用した場合の説明図である。
【図８】図６に示した回路動作を３２ビットのシフトレジスタに適用した場合の説明図である。
【符号の説明】
ＳＲ−Ａ 上段の循環型シフトレジスタ
ＳＲ−Ｂ 下段の循環型シフトレジスタ
ＤＥＴ データ遷移検出部
ＧＡＴＥ ゲート回路
ＳＥＬ セレクタ
ＲＯＭ 擬似ＣＰＦＳＫ波発生用メモリ（テーブル）
ＤＡＣ Ｄ／ＡコンバータＤＡＣ
Claims (8)
- 第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトレジスタと、
前記双方向循環型シフトレジスタからの各ビット出力に基づいて、予め記憶させてある振幅データをメモリから読み出すアクセス制御手段と、
前記読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するＤＡ変換手段と、
を具備したことを特徴とするＣＰＦＳＫ信号発生回路。 - 請求項１に記載のＣＰＦＳＫ信号発生回路において、
前記双方向循環型シフトレジスタは、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを備え、
前記アクセス制御手段は、前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す、
ことを特徴とするＣＰＦＳＫ信号発生回路。 - 請求項２に記載のＣＰＦＳＫ信号発生回路において、さらに加えて、
前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を備え、
前記ゲート手段は、第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する、
ことを特徴とするＣＰＦＳＫ信号発生回路。 - 請求項１〜請求項３のいずれかに記載のＣＰＦＳＫ信号発生回路において、
前記アクセス制御手段は、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す、
ことを特徴とするＣＰＦＳＫ信号発生回路。 - 循環型シフトレジスタのシフト方向を切り替えることによりＣＰＦＳＫ信号を発生するＣＰＦＳＫ信号発生方法であって、
第１の入力データが到来したときにはクロックに同期して特定データを正方向に循環シフトさせ、第２の入力データが到来したときにはクロックに同期して該特定データを負方向に循環シフトさせる双方向循環型シフトステップと、
前記双方向循環型シフトステップにより得られた各ビット出力に基づいて振幅データをメモリから読み出し、当該読み出した振幅データをアナログ形式のＣＰＦＳＫ信号に変換するステップと、
を具備したことを特徴とするＣＰＦＳＫ信号発生方法。 - 請求項５に記載のＣＰＦＳＫ信号発生方法において、
前記双方向循環型シフトステップを実行するに際して、同一のビット構成を有する正方向循環型シフトレジスタおよび負方向循環型シフトレジスタを用い、
前記正方向循環型シフトレジスタおよび前記負方向循環型シフトレジスタのいずれか一方のシフトレジスタ出力に基づいて、予め記憶させてある振幅データを前記メモリから読み出す、
ことを特徴とするＣＰＦＳＫ信号発生方法。 - 請求項６に記載のＣＰＦＳＫ信号発生方法において、
前記正方向循環型シフトレジスタにおける各ビット出力を、前記負方向循環型シフトレジスタにおける各ビット入力とするためのゲート手段を用い、
第１の入力データから第２の入力データへの遷移時に、もしくは、第２の入力データから第１の入力データへの遷移時に、前記正方向循環型シフトレジスタの各ビット出力端を、前記負方向循環型シフトレジスタの各ビット入力端に接続する、
ことを特徴とするＣＰＦＳＫ信号発生方法。 - 請求項５〜請求項７のいずれかに記載のＣＰＦＳＫ信号発生方法において、
前記双方向循環型シフトステップにより得られた各ビット出力に基づいて、擬似ＣＰＦＳＫ波発生用ＲＯＭから振幅データを読み出す、
ことを特徴とするＣＰＦＳＫ信号発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231826A JP3962298B2 (ja) | 2002-08-08 | 2002-08-08 | Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231826A JP3962298B2 (ja) | 2002-08-08 | 2002-08-08 | Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004072615A JP2004072615A (ja) | 2004-03-04 |
| JP3962298B2 true JP3962298B2 (ja) | 2007-08-22 |
Family
ID=32017476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231826A Expired - Fee Related JP3962298B2 (ja) | 2002-08-08 | 2002-08-08 | Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3962298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101163125B (zh) * | 2006-10-13 | 2011-05-18 | 海能达通信股份有限公司 | 一种cpfsk信号调制装置 |
| CN108173796B (zh) * | 2017-12-14 | 2020-10-23 | 北京遥测技术研究所 | 一种机载测控终端的2cpfsk调制系统及方法 |
-
2002
- 2002-08-08 JP JP2002231826A patent/JP3962298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004072615A (ja) | 2004-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2853230B2 (ja) | ディジタルフィルタ装置 | |
| JPS5930308A (ja) | 位相・振幅変換器 | |
| Murphy et al. | Ask the application engineer—33 all about direct digital synthesis | |
| JP3962298B2 (ja) | Ｃｐｆｓｋ信号発生回路およびｃｐｆｓｋ信号発生方法 | |
| JP2007282080A (ja) | ４相出力２（２ｎ＋１）分周移相器 | |
| JP2006222754A (ja) | Ｆｓｋ信号発生回路 | |
| CN114070304A (zh) | 全数字锁相环 | |
| US5838208A (en) | Modulation of transmission data signal in sychronous with transmission clock signal | |
| JPH1125071A (ja) | 複素数乗算器 | |
| JP3888154B2 (ja) | 変調信号発生装置 | |
| JP2905503B2 (ja) | ディジタル式クロック発生装置 | |
| JP2797223B2 (ja) | π／４シフトＱＰＳＫ変調器用ベースバンド波形生成回路 | |
| JPH0423542A (ja) | 直交形ｇｍｓｋ変調装置 | |
| Li | Tutorial on direct digital synthesizer structure improvements and static timing analysis | |
| JP3487228B2 (ja) | マンチェスタ符号化装置 | |
| CN117411559A (zh) | 一种基于dds原理的应用方法及装置 | |
| JP3909645B2 (ja) | 変調器 | |
| JP2596350B2 (ja) | Ｆｓｋ変調器 | |
| JP3316873B2 (ja) | 変調装置 | |
| JPH1093350A (ja) | ダイレクト・デジタル・シンセサイザ | |
| SU1559413A1 (ru) | Комбинационный преобразователь форм кода | |
| JP2004096427A (ja) | パターン発生装置及び方法 | |
| KR970031368A (ko) | 디지탈/아날로그 변환기 인터페이스 회로 | |
| JPH0813050B2 (ja) | ディジタル化直交位相変調器 | |
| JPS60677B2 (ja) | 混合波形信号発生器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050805 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070508 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070518 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140525 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |