CN102549924A - 频率生成电路及方法 - Google Patents

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    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Abstract

一种方法包括：生成参考信号的多个参考相位，以及从所述多个参考相位的每个参考相位中选择子相位以便形成所选子相位集合。在所述方法中，选择是响应于多相相位累加器的同步输出来进行操作的，所述多相相位累加器根据所述子相位集合的子相位之一来同步地进行操作，并且其中，可使用至少一个附加子相位来对所述多相相位累加器的输出进行同步。

Description

频率生成电路及方法
技术领域
本发明示例性和非限制性的实施例整体涉及包括无线电接收机的无线电电路、集成电路和振荡器信号生成(诸如本地振荡器信号生成)。
背景技术
此部分意在提供权利要求中所述的本发明的背景或情境。此处的描述可以包括可追溯的概念，但不一定是先前已设想、实现或描述过的。因此，除非在此另外指明，该部分所描述的内容并不是本申请中的说明书和权利要求书的现有技术，并且不因为被包括在该部分而承认其是现有技术。
可能在说明书和/或附图中出现的下列缩写定义如下：
DDPS：直接数字周期合成
IQ：同相正交
LFSR：线性反馈移位寄存器
LO：本地振荡器
LSB：最低有效位
TD-DDS：时域直接数字合成器
可参考Dorin E.Calbaza和Yvon Savaria的“A Direct Digital PeriodSynthesis Circuit”，IEEE Journal of Solid-State Circuits，Vol.37，No.8，August 2002，pgs.1039-1045。Calbaza等人的文章提出了一种允许电路输出频率高于参考频率的DDPS架构。延迟调制器(其从相位累加器输出获取附加比特)被用于减小定时抖动电平并且因而减小所述输出中的突刺(spur)的幅度。
图11A、图11B和图11C是Calbaza等人提出的直接数字周期合成电路的电路图和时序图，并且再现了Calbaza等人公开的图2、图3和图4。
如Calbaza等人的公开中所述，DDPS可用分数乘以参考时钟频率。图11A和图11B分别呈现了DDPS电路的整体框图和时序图。图11A中示出的是转换生成器(transition generator)(TGen)，该转换生成器产生与输入参考时钟(Clk)频率相同但却具有均匀分布的相位的若干输出信号。转换选择器电路(TSel)负责选择由TGen提供的转换之一。将此转换传播(propagate)到输出时钟(Oc)。根据相位累加器(Acc)所产生的输出来完成转换选择。用于选择传播到输出时钟的转换的能力允许DDPS从数字上控制其输出周期。常规的基于DLL的倍频器以转换的自然顺序来传播该转换，并且其输出周期是固定的。
通过使用由连接为环形振荡器的32个差分缓冲器/逆变器所组成的差分环形振荡器来实现TGen电路。例如，在3.2ns的环形振荡器周期的情况下，TGen可产生出时钟的64个派生的副本，且彼此之间具有50ps的转换延迟。在这种情况下，只有Acc输出的6个最高有效位(MSB)被用于选择64个转换之一。所传播的转换也被用于控制相位增量。为了简化框图，TSel被限于由转换生成器产生的并根据2比特相位累加器的输出而选择的4个相位Ck0到Ck3。假设3.2ns周期的输入时钟，则Ck0到Ck3彼此之间按照800ps而被延迟。通过使用Oc来控制相位Acc，可使其周期等于Clk时钟周期(T)的一部分，其中所述部分由相位增量Ph来限定。
图11B的时序图呈现了Ph＝0.01b时的情况，这是1/4的二进制表示法。响应于驱动Acc时钟的时钟脉冲，输出相位从0.00b到0.01b、0.10b、0.11b，然后序列进行重复。
例如，假设电路开始于输出相位等于0.00b。这选择了在输出Oc处传播Ck0。在传播延迟之后，该特定的转换将在Oc上生成脉冲。该脉冲将触发Acc内容的更新，该Acc内容将变成0.01b，因而下一输出相位变成0.01b，这将选择Ck1用于传播到Oc。如果所选择的输出相位在Ck1到达之前充分地改变，则DDPS充当倍频器。Acc时钟输入处的脉冲根据序列0.10b、0.11b、0.00b、0.01b等来改变其数字输出值，选择Ck2、Ck3、Ck0、Ck1来传播到输出时钟Oc。对于另一输入相位数Ph＝0.11b，输出相位将遵循序列0.00b、0.11b、0.10b、0.01b等，给出了等于在Ck0和Ck1之间的延迟的三倍的输出周期。
以下给出了输出信号的频率：
fOc＝fClk/Ph，
其中Ph＜1是相位增量，而fClk是任一Cki时钟的频率。由于Ph小于1，因此输出频率大于输入时钟频率。
据Calbaza等人说，具有大于对转换选择器的输入端进行寻址所需的比特数的比特分辨率的相位累加器可以更精确地表示输出频率。举例来说，32比特的相位累加器允许以亚赫兹(sub-hertz)精度来控制输出时钟频率。然而，输出转换的时间分辨率以及隐含地还有输出抖动是由转换生成器TGen所产生的相位之间的时间间隔来确定的。
TSel选择TGen所提供的相位之一并将所选相位传播到其输出端。理想状况下，TSel以相同的延迟来传播每个相位以避免引入抖动。TSel电路中可包括延迟调制以改善DDPS的分辨率。这将DDPS的理论上的抖动降低到逆变器延迟的几分之一。
图11C是TSel电路的框图。再一次，为了简化说明，只有相位累加器输出的两个MSB来控制TSel电路。相位累加器输出的下两个LSB用于通过输出缓冲器来控制传播延迟。所述电路包括可编程逻辑阵列解码器(PLA解码器)、四个可重置的D触发器(flip-flop)、OR(或)门，以及具有受控传播时间的缓冲器。PLA解码器接收相位累加器的2个MSB(PHMSB)，并根据所接收到的代码来设置D0-D3线。出于方便而使用PLA，PLA由于其规则的布局结构而占用了小的尺寸，并且由于晶体管并联，因此PLA产生小的延迟。
例如，如果PHMSB＝0.1，则D1会处于1。因而，Ck1被选择并且当其上升沿到来时相应的线变成“1”。这个“1”传播通过OR门，重置所有的D触发器并且生成到输出时钟Oc的脉冲。Oc上的脉冲激活相位累加器，从而如上所述那样选择要被传播的新相位。
据Calbaza等人说，重要的是要均衡从所选择的Cki(i＝0-3)到OR门的输出端的传播延迟，因为此传播延迟的变化引起抖动。考虑500ps的传播延迟，5％的失配将产生大约25ps周期抖动。
Calbaza等人还说，利用延迟调制器可改善TSel的时间分辨率，其中，可通过由Acc(PHLSB)的输出相位的2个比特(其直接尾随用于控制PLA解码器的MSB集合)控制的缓冲器来实现该延迟调制器。据称这两个比特被用来调制通过缓冲器的传播延迟。
然而，根据Calbaza等人公开的技术，由于对相位累加器输出的截断(truncation)而在输出频谱中出现了不希望的突刺。
在Tapio Rapinoja、Kari Stadius、Liangge Xu、Saska Lindfors、RistoKaunisto、Aarno
Figure BDA0000148555830000041
和Jussi
Figure BDA0000148555830000042
的“A Digital FrequencySynthesizer for Cognitive Radio Spetrum Sensing Applications”，IEEERadio Frequency Integrated Circuits Symposium 2009，June 2009，pgs.423-426中公开了对DDDS的加强，更特别地公开了TD-DDS架构。同样可参考由Saska Lindfors等人于2008年11月6日提交的共同拥有的美国专利申请S.N.12/291,255“Frequency Synthsizer Having a Plurality ofIndependent Output Tones”，通过引用的方式将该申请合并于此。
发明内容
通过使用本发明的示例性实施例，克服了前述以及其它问题，并实现了其它优点。
在本发明的第一方面，本发明的示例性实施例提供了一种方法，其包括：生成参考信号的多个参考相位，以及从所述多个参考相位的每个参考相位中选择子相位以形成所选子相位集合。在该方法中，选择是响应于多相相位累加器的同步输出来进行操作的，所述多相相位累加器依照所述子相位集合中的子相位之一来同步地进行操作，并且其中所述多相相位累加器的输出被同步。
在本发明的另一方面，本发明的示例性实施例提供了一种频率合成器，其包括：转换生成器；一组转换选择器，其具有与所述转换生成器的输出端相连的输入端；多相相位累加器；同步器，其具有与所述多相相位累加器的多个输出端相连的输入端，以及与所述一组转换选择器的控制输入端相连的输出端，所述同步器使用用于同步所述多相相位累加器的输出端的至少一个子相位来进行操作；上升和下降沿组合器，其具有与所述一组转换选择器的输出端相连的输入端；以及子相位组合器，其具有与所述上升和下降沿组合器的输出端相连的输入端。
附图说明
在附图中：
图1示出了可以通过组合子相位而获得的频率增量。
图2是根据本发明示例性实施例的频率合成器架构的框图。
图3是根据本发明示例性实施例的半同步架构的框图。
图4是根据本发明示例性实施例的全同步架构的框图。
图5是二阶sigma-delta多相相位累加器的框图。
图6是并入了针对图1-5所描述的频率合成器的实例的设备的简化电路图。
图7描述了没有下降沿生成(7a)和有下降沿生成(7b)情况下的输出波形。
图8是上升和下降沿组合器的简化图。
图9是子相位组合器的简化图。
图10A和图10B分别示出了加抖关闭(dithering off)和加抖开启(dithering on)时所仿真的8相位DDPS相位噪声。
图11A、图11B和图11C是常规的直接数字周期合成电路的电路图和时序图。
具体实施方式
基本地，TD-DDS架构的最高可获得的输出频率受限于通过数字累加器的延迟。根据本发明的示例性实施例，TD-DDS架构以新颖的方式得到增强以获得更高的输出频率。
利用TD-DDS架构来创建多个精确的相位信号，所述多个精确的相位信号被组合成更高的频率信号。连续的输出脉冲的相位信息被同时累加，然后用于生成子相位。如示出了通过组合子相位而获得的频率增量的图1中描述的，这些相位在被组合时形成连续的输出脉冲。
根据本发明示例性实施例的多相位方法增加了可用于相位累加的时间，从而增加了最大可获得的输出频率。该技术用于获得LO生成电路的更高的操作频率。此外，该技术可用于下降沿生成，从而消除由于脉冲宽度调制造成的假性音调(spurious tones)。可由所公开的架构来调适IQ信号的生成。
应注意的是，脉冲宽度调制不一定在所有的应用中都是问题，尤其是在那些仅利用合成器输出信号的上升沿的应用中。然而，已观察到当无源混频器被用于下变频时，由于输出信号的dc电平波动，脉冲宽度调制实际上可产生假性音调。通过将输出信号的占空比设置成常数，使用下降沿生成抵消了所述波动。具有50％占空比的下降沿生成也在下面进行了讨论。然而，要注意可用同样的技术实现其它占空比。
参考图7a，当被馈送到无源混频器时，具有周期形式的波动将生成假性音调，并且具有随机形式的波动提高了噪声电平。通过独立地生成上升沿和下降沿这二者并将它们组合成具有恒定占空比的输出信号，可以抵消该波动。图7b描述了具有50％的恒定占空比的输出信号，然而如前面提到的，也可使用其它占空比值。
本发明的示例性实施例涵盖了增强的数字多相相位累加器以及顶级同步(top level synchronization)。作为一个非限制性的示例性实施例，可在宽带高频认知无线电LO生成器中利用该频率合成器架构。
多相频率合成器架构利用TD-DDS的精确波形来提供：高频操作、用于假性信号抵消的下降沿生成，以及IQ信号生成。
本发明的示例性实施例中所利用的TD-DDS架构可基于以上引用的美国专利申请S.N.12/291,255中所描述的内容。本发明的示例性实施例具有多个方面，包括增强的频率合成器架构以及相关的块，包括多相相位累加器和同步。
如前面提到的，TD-DDS架构的最大输出频率基本上受限于数字累加器的延迟。这些示例性实施例的一方面是以能获得更高频率的方式来使用TD-DDS架构。
此增强的第一方面是：在使用一个触发的数字相位累加器的情况下，累加连续输出脉冲的相位信息。该累加可包括：上升沿和下降沿总共的或单独的相位信息，以及IQ信号。
此增强的第二方面是：使用控制来提供子相位，当其被组合时所述子相位形成连续输出脉冲，如图1中所示。例如，可在具有8个子相位的输出频率中获得量级为fOUT，NEW＝4＊fOUT，OLD的增量。
图2中示出了增强的频率合成器架构的框图。频率合成器10包括转换生成器(Tgen)12、一组转换选择器(Tsel)14、多相相位累加器(MAcc)16、同步器(Synch)18、上升和下降沿组合器(R/F comb)20，以及子相位组合器(Sub comb)21。该合成器产生具有0度、90度、180度和270度(OUT0、OUT90、OUT180和OUT270)的IQ信号，并利用K+1个子相位(θ0-θK)来实现高频操作。通过多相相位累加器16根据N比特的数字频率控制字(dc[0:N-1])16A来生成想要的输出频率。对于0度、90度、180度和270度的每个IQ信号，该相位累加器16提供了相位信息(cre0-creK，cfe0-cfeK)，在生成每个子相位(θ0-θK)的上升(r0-rK)和下降(f0-fK)沿时由转换选择块14来利用该相位信息。由上升和下降沿组合器20生成的子相位进一步由子相位组合器21组合成高频输出信号。图8中描述的上升和下降沿组合器利用了逻辑AND(与)功能，其中下降沿相位信息被翻转。相应地，图9中描述的子相位组合器21通过利用逻辑OR(或)功能将连续的子相位组合成较高频率信号。同步单元18确保：以正确的顺序选择不同的子相位，以便使子相位能组合成较高频率输出信号。将附加子相位15用于同步显著地缓解了整个反馈回路的时序要求，并且因而使得能够生成较高的输出频率。该子相位15是通过多相相位累加器16根据控制字dce[0:M+1]16F来生成的，并且利用了附加的转换选择器14。然而应注意，在有些情况下同步18可利用已经生成的子相位，并且更为精确地使用上升沿(r0-rK)，在此情况下，不需要以同步为目的生成附加子相位。例如，一个这样的情况可以是：仅为了在低于1GHz的频率处的IO生成而使用合成器10。要注意，转换生成器12不得不提供小两倍的参考相位差来启用下降沿，并提供小四倍的参考相位差来启用IQ生成。此外，还应注意的是，如果此架构仅用于IQ生成而不追求具有子相位的高频操作的话，则不需要子相位组合器21。
当使用多个子相位时，同步是重要的元素。至少有两种技术可以实现同步。在第一种技术中，为了方便称之为半同步(图3)，在每个多相累加期间仅同步一次针对转换选择器14的数据传播。在第二种技术中，为了方便称之为全同步(图4)，数据传播与每个输出周期同步。
在图3中，同步器18被示为包括多个D触发器19，每个D触发器以θext信号15为时钟，具有与相应的MAcc 16输出端cacc0-caccNsub相连的D个输入端以及与相应的Tsel 14相连的Q个输出端。在图4中，同步器18具有类似的构成，但时钟输入分别连接到相应的θext信号(θext，0，θext，1，...，θext，Nsub)，而不是全部连接到共同的θext信号15。
半同步方法减小了合成器10的频率范围，但更容易实现，此外，与全同步方法相比，展示了宽松的时序约束。当需要高频操作时，这两种同步方法都可以利用取决于初始子相位的附加子相位来进行计时以缓解时序需求。然而，对附加子相位的使用可能容易增加所需的芯片面积并增加功率损耗。
要注意，对于图4中的全同步方法，生成θext信号的Tsel被复制Nsub次以便生成所需的Nsub个时钟。然而，从硬件实现的角度来看这并不具有吸引力，因为这以二为因子增加了所需要的Tsel块的数量。也就是说，如果Nsub个相位被用于频率生成，则需要附加的Nsub个相位用于同步，结果总共是2＊Nsub个子相位。还应注意，此方法仅在追求高频操作时是所期望的，并且通过使用附加子相位进行同步满足了所具有的时序约束。如上所提及的，在较低频率(例如，在低于1GHz的频率处的IQ生成)情况下，全同步和半同步可利用“正常”子相位而不需要附加子相位。在此情况下，全同步方法将是更具吸引力的实施例。
图5示出了具有独热编码输出(one-hot coded outputs)的(K+1)-相位二阶sigma-delta多相相位累加器的示例性实施例，这是多相累加器16的一个合适的实施例。众所周知，在数字电路中，“独热”是指一组这样的比特，即，在该组比特当中，数值的合法组合仅是那些具有单个高(1)比特而所有其它比特都为低(0)的组合。MAcc 16功能在于生成要由后续的转换选择器14按照时间交织的方式来使用的独热编码的相位信息(cer0-cerK，cef0-cefK，ce)。根据N比特的数字控制字dc[0:N-1]16A来生成合成器10的所需输出频率的相位信息。该控制字表示定点数(具有M个整数比特和N-M个分数比特)，其中该定点数针对转换生成器12的单位延迟而定义了频率合成器输出的周期。这样，N个比特和M个比特定义了数字控制字16A的整数和分数部分，并且这些值将部分地定义合成器10的频率范围和频率分辨率。作为非限制性的示例，N＝26并且M＝5。
多相相位累加器16的示例性实施例包括4级。级1和级2提供上升沿的实际相位累加。级3生成下降沿的相位信息。级4用于数字相位信息的独热解码。级1被构造成具有标记为Sub-Acc1的K个子累加器。在这些子累加器中的每个子累加器中，按照两部分(即，与数字频率控制字16A的定点表示相对应的整数(Int-Acc1)部分和分数(Frac-Acc1)部分)来进行累加。转换选择器单元14中的子相位生成所需的多相相位信息(cer0-cerK，cef0-cefK)主要通过以下方式而在级1中实现：将每个子累加器输入乘以与子相位的顺序相对应的序列整数，并将最后一个子累加器的输出馈送到其它子累加器(在图5中标记为Intfb和Fracfb)的输入。第一级还包括用于生成伪随机数据的结构，这里在非限制性的实施例中体现为线性反馈移位寄存器(LFSR)16B。所生成的伪随机比特被用作分数累加器的进位输入(carry-in)以产生用于sigma-delta调制的LSB加抖。这有利地抑制了否则将会在某些输出频率中出现的假性音调。图10A和图10B中分别示出了在关闭和开启加抖情况下合成器10的仿真输出频谱。
多相相位累加器的第二级引入了二阶sigma-delta调制。如级1中那样，级2也含有K个子累加器(Sub-Acc2)，每个子累加器具有整数(Int-Acc2)和分数(Frac-Acc2)部分。在该级中，寄存器(REG)16C引入单位延迟并因此提供了最后一个子累加器的在先求和(srepK(i-1))，这被用于级3中的下降沿相位信息生成。级2的输出(srep0-srepK)形成了上升沿相位信息。
通过使用形成了两个相邻的上升沿相位信息的平均值的加法器，级3生成下降沿相位信息。因此，第一子相位下降沿信息sfep0的生成需要由级2的寄存器16C所提供的在先累加周期的最后上升沿的信息。级3还包括对用于同步(ce)的附加子相相位信息的生成。该信息是通过将(M+1)比特的数字控制字dce[0:M+1]16F与最后的子相位上升沿相位信息srepK相加，而从最后的子相位上升沿相位信息srepK生成的。在该级中，第一寄存器16D存储上升沿相位信息(srep0-srepK)，提供单位延迟以使其与下降沿相位信息(sfep0-sfepK)同步。下一寄存器16E寄存了上升和下降沿相位信息，并将附加相位信息同步到级4，在级4中二进制相位信息以独热格式被编码。可以按照与级3中下降沿相位信息类似的方式来产生IQ信号相位信息生成。为了方便起见，在该例中没有给出IQ生成。
注意到在该实施例中，各个寄存器16C、16D和16E均以从上升沿信号r00(参见图2)获得的同一时钟(clk)16G来计时。
图6示出了示例性的设备50，诸如被构造成包括如以上参考图1-5所描述的增强型频率合成器系统10的无线通信设备(例如，认知无线电/多无线电设备)。设备50包括至少一个控制器，诸如根据存储在至少一个存储介质(诸如至少一个存储器54)中的程序指令进行操作的至少一个数据处理器52。数据处理器52提供控制总线信号(cntr_1，...，cntr_n)给频率合成器系统10用于设置各个输出频率。这些输出频率形成了可同时应用于RF接收机电路56的LO信号。RF接收机电路56可包括接收机56A和混频器56B的多个实例。接收机56A被配置以便与至少一个(并且可能与若干个)天线57相连，以及操作成同时接收在多个频带中的多个接收信道并对其进行下变频。RF接收机电路56可实现为多个直接变频接收机或者多个超外差型接收机。在任一情况下，来自多个接收信道的经下变频的信号被提供给至少一个基带电路块58，以便解调和解码所接收到的信令和其它数据。
还注意到，虽然图6中示为生成用于下变频的LO信号，但是频率合成器系统10也可用于生成在IQ调制器/解调器中使用的LO信号。
RF接收机电路56可体现为集成电路，就像基带电路58那样。频率合成器系统10可体现为RF接收机电路56的一部分，或者其可以体现为与其分离。在某些实施例中，图6中示出的所有电路(包括数据处理器52以及可能包括存储器54)可体现在一个集成电路模块或封装中。
应进一步注意，在有些实施例中，频率合成器系统10的全部或一些功能性可由数据处理器10或由另一数据处理器(诸如在所存程序的控制之下操作的高速数字信号处理器)来体现。
应进一步注意，虽然是在无线电接收机的情境中进行展示，但是示例性实施例也可用来提供本地振荡器以及用于射频发射机的其它频率信号，例如多发射机类型的设备中的上变频本地振荡器信号。
根据本发明示例性实施例的对直接周期频率合成架构的使用不需要使用锁相环、延迟锁相环或模拟倍频器来产生输出信号，这是因为通过组合多个低频信号生成了较高的频率。该操作基本上不产生假性音调。
对多相相位累加器的示例性实施例的使用使得能够生成用于IQ调制器和解调器的多相信号(例如，0度、90度、180度、270度)。不需要附加的分频器或多相滤波器用于IQ信号生成。此外，除了常规使用的0度、90度、180度、270度，还可实现对360度的任何期望的划分。
通过使用这些示例性实施例可实现许多优势和技术效果。例如，增加了频率合成器10的最大输出频率，而下降沿生成被用于消除由于脉冲宽度调制所引起的假性音调。此外，IQ信号生成也变得可能。
一般地，各种示例性实施例可在硬件或专用电路、软件、逻辑或其任意组合中实现。例如，一些方面可在硬件中实现，而其它方面可以在可由控制器、微处理器或其它计算设备执行的固件或软件中实现，尽管本发明并不受限于此。虽然可以按照框图、信号波形图或通过使用某些其它的图形表示来图示和描述本发明示例性实施例的各个方面，但是很容易理解的是，此处描述的这些块、装置、系统、技术或方法可在作为非限制性示例的硬件、软件、固件、专用电路或逻辑、通用硬件或控制器或者其它计算设备或其某种组合中实现。
因而应当理解的是，本发明示例性实施例的至少某些方面可在诸如集成电路芯片和模块的各种组件中实施，并且本发明的示例性实施例可在体现为集成电路的装置中实现。一个或多个集成电路可包括用于体现以下中的至少一个或多个的电路(以及可能包括固件)：可被配置以便根据本发明示例性实施例来操作的一个或多个数据处理器、一个或多个数字信号处理器、基带电路和射频电路。
当结合附图阅读时，鉴于前述描述，本发明前述示例性实施例的各种修改和调适对于相关领域的技术人员来说将变得显而易见。然而，任何以及所有修改都仍将落入本发明非限制性和示例性实施例的范围内。
应当注意的是，术语“连接”、“耦合”或其任意变型均表示两个或更多元件之间的直接或间接的任何连接或耦合，并且可以涵盖“连接”或“耦合”在一起的两个元件之间存在一个或多个中间元件。元件之间的耦合或连接可以是物理的、逻辑的或其组合。如此处所采用的，作为几个非限制性和非穷举的示例，两个元件可看作是通过使用一根或多根导线、电缆和/或印刷电连接而“连接”或“耦合”在一起，以及通过使用电磁能(诸如具有位于射频区域、微波区域以及光(可见和不可见这二者)区域中的波长的电磁能)而“连接”或“耦合”在一起。
此外，本发明的各种非限制性和示例性实施例的一些特征可用于取得优势而不需要相应地使用其它特征。这样，前述描述应当仅被看作是对本发明的原理、教导和示例性实施例的说明，而不对其进行限制。

Claims (24)

1.一种方法，其包括：
生成参考信号的多个参考相位；以及
从所述多个参考相位的每个参考相位中选择子相位以便形成所选子相位集合；其中
选择是响应于多相相位累加器的同步输出来进行操作的，所述多相相位累加器根据所述子相位集合的子相位之一来同步地进行操作。
2.根据权利要求1所述的方法，其进一步包括：
在上升和下降沿组合器中组合所选子相位集合中的子相位的上升沿和下降沿。
3.根据权利要求2所述的方法，其中组合进一步包括：选择性地组合所述上升和下降沿组合器的输出。
4.根据权利要求1所述的方法，其中，所述多相相位累加器的所有输出是每一多相累加被同时同步一次。
5.根据权利要求1所述的方法，其中，所述多相相位累加器的输出是每一多相累加被分别轮流同步一次。
6.根据权利要求1所述的方法，其中，所述多相相位累加器包括n相二阶sigma-delta累加器，并且其中，所述多相相位累加器的输出被进行编码。
7.根据权利要求6所述的方法，其中，n＝8，并且其中，使用独热码来对所述输出进行编码。
8.根据权利要求6所述的方法，其中，所述多相相位累加器包括多级阵列，所述多级阵列包括子累加器，并且所述多相相位累加器操作成在每级的每个时钟周期以增量n实现多相累加，其中，使用具有整数部分和分数部分的数字频率控制字来实现所述增量，其中在第一级的每个子累加器中，通过将每个子累加器输入乘以与子相位的顺序相对应的序列整数，并将最后一个子累加器的输出馈送到其它子累加器的输入，从而将累加实现为与所述数字频率控制字的定点表示相对应的整数部分和分数部分，并且其中，通过对两个相邻的上升沿选择字取平均而在另一级中导出下降沿选择字，并且所述方法进一步包括利用伪随机生成的比特来将进位输入加抖到所述第一级的最低阶子累加器。
9.根据权利要求2所述的方法，其中，所述输出信号包括用于以下之一的本地振荡器信号：上变频、下变频、IQ调制或IQ解调。
10.一种频率合成器，其包括：
转换生成器；
一组转换选择器，其具有与所述转换生成器的输出端相连的输入端；
多相相位累加器；
同步器，其具有与所述多相相位累加器的多个输出端相连的输入端以及与所述一组转换选择器的控制输入端相连的输出端，所述同步器使用用于同步所述多相相位累加器的输出的至少一个子相位来进行操作；
上升和下降沿组合器，其具有与所述一组转换选择器的输出端相连的输入端；以及
子相位组合器，其具有与所述上升和下降沿组合器的输出端相连的输入端。
11.根据权利要求10所述的频率合成器，其中，由输入到所述多相相位累加器的N比特数字频率控制字来指定输出频率，并且其中，多相相位累加器在生成每个子相位的上升沿和下降沿时生成由所述一组转换选择器利用的相位信息。
12.根据权利要求11所述的频率合成器，其中，所述上升和下降沿组合器利用逻辑AND功能，其中下降沿相位信息被翻转，并且其中所述子相位组合器利用逻辑OR功能将连续的子相位组合成较高频率信号。
13.根据权利要求11所述的频率合成器，其中，所述同步器使用至少一个附加子相位来同步所述多相相位累加器的输出，所述附加子相位是由所述多相相位累加器和附加的转换选择器根据另一数字控制字来生成的。
14.根据权利要求11所述的频率合成器，其中，所述多相相位累加器的所有输出是每一多相累加被所述同步器同时同步一次。
15.根据权利要求11所述的频率合成器，其中，所述多相相位累加器的输出是每一多相累加被所述同步器分别轮流同步一次。
16.根据权利要求11所述的频率合成器，其中，所述多相相位累加器体现为(K+1)-相位二阶sigma-delta多相相位累加器，其提供由所述一组转换选择器按照时间交织方式来使用的独热编码的相位信息，其中，所述频率合成器的所需输出频率的相位信息是根据N比特数字控制字来生成的，所述N比特数字控制字表示具有M个整数比特和N-M个分数比特的定点数，其针对转换生成器单位延迟而定义了频率合成器输出的周期。
17.根据权利要求16所述的频率合成器，其中，所述多相相位累加器包括四级，其中第一级和第二级提供上升沿的相位累加，第三级生成下降沿的相位信息，并且第四级对上升和下降沿数字相位信息进行独热编码。
18.根据权利要求17所述的频率合成器，其中，所述第一级包括K个子累加器，所述K个子累加器使用与所述数字频率控制字的定点表示相对应的整数部分和分数部分来通过以下方式实现相位累加：将每个子累加器输入乘以与子相位的顺序相对应的序列整数，并将最后一个子累加器的输出馈送到其它子累加器的输入。
19.根据权利要求18所述的频率合成器，其中，所述第一级进一步包括用于生成伪随机数据的电路，所述伪随机数据被用作分数累加器的进位输入，以便产生用于所述第二级中所实施的sigma-delta调制的加抖。
20.根据权利要求18所述的频率合成器，其中，所述第二级实施二阶sigma-delta调制，所述第二级包括寄存器和K个子累加器以便引入单位延迟，并且其提供最后一个子累加器的在先求和，用于在所述第三级中生成下降沿相位信息时使用，其中所述第二级的输出包括上升沿相位信息。
21.根据权利要求20所述的频率合成器，其中，所述第三级生成下降沿相位信息，并且其包括加法器，所述加法器形成了两个相邻上升沿的相位信息的平均值。
22.根据权利要求21所述的频率合成器，其中，所述第三级进一步包括电路以便：通过添加数字控制字，根据最后的子相位上升沿相位信息来为所述合成器生成作为附加子相相位信息的同步信号。
23.根据权利要求11所述的频率合成器，其体现为集成电路。
24.根据权利要求11所述的频率合成器，其中，所述频率合成器的输出信号包括用于以下之一的本地振荡器信号：上变频、下变频、IQ调制或IQ解调。
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