TWI458264B - 轉換頻率合成器的寄生基調為雜訊之頻率合成器及頻率合成方法 - Google Patents

轉換頻率合成器的寄生基調為雜訊之頻率合成器及頻率合成方法 Download PDF

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Description

轉換頻率合成器的寄生基調為雜訊之頻率合成器及頻率合成方法
本發明是有關於一種頻率合成器及頻率合成方法，且特別是有關於一種可以轉換寄生基調為雜訊之頻率合成器及頻率合成方法。
頻率合成器(frequency synthesizer)可在一頻率範圍內提供準確穩定的頻率源，其常見於諸如無線電接收器、行動電話、衛星接收器或全球定位系統等現代電子裝置。頻率合成技術包括直接式頻率合成(direct frequency synthesis)及間接式頻率合成(indirect synthesis)等。其中，直接式頻率合成技術包括直接式數位脈衝率(direct digital pulse rate)及飛快累加器(flying-adder)架構等，具有頻率改變速度快及可以產生任意多變的頻率等優點，然而其容易產生過多的雜散波(spur)，進而導致頻率合成器所控制的如類比數位轉換器或數位類比轉換器的輸出訊號的頻譜包含了不必要的寄生基調(spurious tone)。
雜散波的產生實質上導因於頻率合成器中的累加器規律性的進位序列(carry sequence)。請參照第1A圖、第1B圖及第1C圖，第1A圖繪示傳統頻率合成器的累加器之一例之示意圖，第1B圖繪示對應第1A圖之傳統頻率合成器的累加器之累加結果波形圖，第1C圖繪示對應第1A圖之傳統頻率合成器及不同分數運算子之進位序列的訊號頻譜圖。於第1A圖中，傳統累加器05採用一控制字元FREQ(包括整數運算子I和分數運算子r)的作法以產生進位序列，其中分數運算子r為一定值。由於分數運算子r為定值，故累加結果會穩定增加且傳統累加器05產生的進位序列會如第1B圖所示具有規律性。觀察第1C圖可以得知，因為規律性的進位序列而產生的雜散波，使得進位序列的頻譜包含了不必要的寄生基調。此外，不同的分數運算子r所導致的寄生基調亦不同。
請參照第1D圖及第1E圖，第1D圖繪示傳統頻率合成器的累加器之另一例之示意圖，第1E圖繪示對應第1D圖之傳統頻率合成器的累加器之累加結果波形圖。於第1D圖中，傳統累加器10採用添加一隨機數(random number)v於控制字元FREQ(包括整數運算子I和分數運算子r)的作法以期如第1E圖所示能打破進位序列的規律性，進而希望改善雜散波的產生並達成隨機遞色(dithering)的結果。
然而，添加隨機數於控制字元的作法有諸多弊病。例如隨機數的最佳大小及最佳添加速率均不能輕易決定，而是需要透過試誤法(try and error)重復操作以求得最佳值。此外，為了使得輸出頻率不變，隨機數的整體平均值必須為零，是故在電路設計上需要使用帶正負號數字系統(signed number system)系統，增加系統複雜度及成本。更進一步地，在高速操作模式時，需要使用高速加法器才能添加隨機數，耗費大量的硬體資源。
本發明是有關於一種頻率合成器及頻率合成方法，藉由轉換寄生基調為雜訊，進而得以移除寄生基調對於整體系統所產生的負面效應。
根據本發明之第一方面，提出一種頻率合成器，包括一累加單元以及一時脈產生器。累加單元包括一分數累加器、一暫存單元及一整數累加器。分數累加器用以基於一分數運算子做累加運算以輸出一進位序列，進位序列包括多個進位位元。暫存單元用以依據一第一隨機位址序列寫入此些進位位元，並依據一第二隨機位址序列讀取此些進位位元，第二隨機位址序列無關於第一隨機位址序列。整數累加器用以基於一整數運算子及讀出的此些進位位元做累加運算以持續輸出一計數值。時脈產生器用以依據計數值輸出一時脈訊號。
根據本發明之第二方面，提出一種頻率合成方法，包括下列步驟。基於一分數運算子做累加運算以輸出一進位序列，進位序列包括多個進位位元。依據一第一隨機位址序列寫入此些進位位元於一暫存單元，並更依據一第二隨機位址序列從暫存單元讀取此些進位位元，第二隨機位址序列無關於第一隨機位址序列。基於一整數運算子及讀出的此些進位位元做累加運算以持續輸出一計數值。依據計數值輸出一時脈訊號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明提出一種頻率合成器及頻率合成方法，透過隨機化進化序列(carry sequence)以轉換寄生基調(spurious tone)為雜訊，進而得以降低或移除寄生基調對於整體系統所產生的負面效應。
請參照第2A圖及第2B圖，第2A圖繪示依照本發明較佳實施例之頻率合成器之方塊圖，第2B圖繪示依照本發明較佳實施例之頻率合成器的累加單元之示意圖。頻率合成器100包括一累加單元110以及一時脈產生器(clock generator)120。累加單元110包括一分數累加器112、一暫存單元114及一整數累加器116。分數累加器112用以基於一分數運算子r做累加運算以輸出一進位序列CS，進位序列CS為一1位元資料串流，其依序包括多個進位位元。其中，此時的進位序列CS基於分數運算子r仍具有規律性。
暫存單元114用以依據一第一隨機位址序列寫入此些進位位元，並依據一第二隨機位址序列讀取此些進位位元為讀出的進位位元carry_in，第二隨機位址序列無關於第一隨機位址序列。由於第一隨機位址序列與第二隨機位址序列之間不具關聯性，因此寫入暫存單元114的進位位元的次序與從暫存單元114讀出的進位位元的次序之間具有亂度；亦即，進位位元寫入與讀出的次序之間不同且具亂度，使得進位序列CS的規律性被打破。整數累加器116用以基於一整數運算子I及讀出的此些進位位元carry_in做累加運算以持續輸出一計數值count。時脈產生器120用以依據計數值count輸出一時脈訊號clk。
不具關聯性的第一隨機位址序列與第二隨機位址序列可記錄於一查閱表(未繪示於圖)以供暫存單元114在存取時使用即可。此外，亦可在累加單元110內附加一位址產生電路118以提供第一隨機位址序列與第二隨機位址序列給暫存單元114。位址產生電路118的實現方法於本發明中並不做限制，其可如第3圖所示利用例如為6位址位元(b[0]~b[5])大小的一線性反饋位移暫存器(linear feedback shift register，LFSR)119產生第一隨機位址序列，再藉由位元反轉(bitwise inverse)即可產生不相關的第二隨機位址序列。此外，若將接點N的連接位置由b[4]改變至其他位址位元，則亦可以產生與第一隨機位址序列與第二隨機位址序列無關之其他隨機位址序列。
在第2B圖中，當分數運算子r的累加運算未產生進位時，對應的進位位元為0，當分數運算子r的累加運算產生進位時，對應的進位位元為1。此外，暫存單元114的大小例如為(2P -1)位元，P為大於1的正整數。由於傳統的記憶體大小通常為2P 位元，故暫存單元114的大小可選取為(2P -1)位元，如此一來，暫存單元114的大小與進位序列CS的規律性重復位元數不易互為倍數，將更有利於本案之隨機化進化序列的目的。
茲舉分數運算子r等於0.2，且暫存單元114的大小例如為63位元(P等於6)為例做說明。在上述的假定下，進位序列CS所包括的進位位元b1 、b2 、…、bm 、…依序為0、0、0、0、1、0、0、0、0、1、…、0、0、0、0、1、…重復。首先，暫存單元114在一第一時脈週期T1依據第一隨機位址序列寫入進位位元b1 ~b63 ，b1 ~b63 包括12個“1”及51個“0”。接著，暫存單元114在一第二時脈週期T2依據第二隨機位址序列讀取儲存在暫存單元114中的進位位元b1 ~b63 。由於12個“1”及51個“0”係依據第一隨機位址序列被隨機寫入，故在暫存單元114內的分佈已不具原先的規律性，之後又依據不相關的第二隨機位址序列被讀出，因此讀出的進位位元的排列規則相較於原先排列的進位位元b1 、b2 、…、b62 、b63 更是具有相當的亂度。
同時，為了節省時脈週期，在第二時脈週期T2中每讀出一個隨機化後的進位位元，就會依序寫入後續的進位位元(b64 、b65 、…、b125 、b126 )。亦即，暫存單元114在第二時脈週期T2同時依據第二隨機位址序列寫入進位位元b64 、b65 、…、b125 、b126 。之後，基於63與5不互為倍數，暫存單元114在一第三時脈週期T3依據第一隨機位址序列讀取儲存在暫存單元114中的進位位元b64 ~b126 ，並同時依據第一隨機位址序列寫入後讀的進位位元b127 、b128 、…、b188 、b189 。
由上述可知，不相關的第一隨機位址序列及第二隨機位址序列已足以使得原先的進位序列CS產生相當的亂度而破壞掉規律性。然而，若欲更進一步提高亂度，則暫存單元可在一第三時脈週期T3依據一第三隨機位址序列讀取儲存在暫存單元114中的進位位元b64 ~b126 ，並同時依據第三隨機位址序列寫入後讀的進位位元b127 、b128 、…、b188 、b189 ，第三隨機位址序列無關於第一隨機位址序列及第二隨機位址序列。亦即，每63個進位位元即改採用不同的隨機位址序列，進位序列CS的規律性將被徹底地破壞掉。如此一來，整數累加器116所輸出的計數值count亦不會具有規律性，故能有效地減少雜散波的產生。
請參考第4A圖及第4B圖，第4A圖繪示傳統時脈訊號的訊號頻譜圖，第4B圖繪示依照本發明較佳實施例之時脈訊號的訊號頻譜圖。比較第4A圖及第4B圖可以得知，透過本發明之頻率合成器隨機化進化序列後，轉換寄生基調被有效地轉換為雜訊，故整體系統導因於寄生基調所產生的負面效應得以降低或移除。因此，本發明之頻率合成器100將更適於控制例如類比數位轉換器或數位類比轉換器等電子裝置。
此外，請參照第5A圖及第5B圖，第5A圖繪示依照本發明較佳實施例之對應511位元大小儲存單元之進位序列的訊號頻譜圖，第5B圖繪示依照本發明較佳實施例之對應63位元大小儲存單元之進位序列的訊號頻譜圖。比較第5A圖及第5B圖可以得知，本發明之頻率合成器不需採用龐大的記憶體即可有效地將轉換寄生基調被有效地轉換為雜訊，故不會浪費硬體資源並維持低成本。
本發明更提出一種頻率合成方法，請參照第6圖，其繪示依照本發明較佳實施例之頻率合成方法之流程圖。於步驟S600中，基於一分數運算子做累加運算以輸出一進位序列，進位序列包括多個進位位元。於步驟S610中，依據一第一隨機位址序列寫入此些進位位元於一暫存單元，並更依據一第二隨機位址序列從暫存單元讀取此些進位位元，第二隨機位址序列無關於第一隨機位址序列。於步驟S620中，基於一整數運算子及讀出的此些進位位元做累加運算以持續輸出一計數值。於步驟S630中，依據計數值輸出一時脈訊號。
上述頻率合成方法之原理係已詳述於第2A圖~第5B圖及其相關內容中，故於此不再重述。
本發明上述實施例所揭露之頻率合成器及頻率合成方法，具有多項優點，以下僅列舉部分優點說明如下：本發明之頻率合成器及頻率合成方法，利用不同的隨機位址序列而得以隨機化進化序列，並藉由隨機化後的進化序列有效地轉換寄生基調為雜訊，進而得以降低或移除寄生基調對於整體系統所產生的負面效應。由於本發明之頻率合成器不需採用龐大的記憶體，故不會浪費硬體資源並維持低成本。此外，不需附加高速加法器以添加隨機數，故有利於高速操作。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
05、10．．．累加器
100．．．頻率合成器
110．．．累加單元
112．．．分數累加器
114．．．暫存單元
116．．．整數累加器
118．．．位址產生電路
119．．．線性反饋位移暫存器
120．．．時脈產生器
第1A圖繪示傳統頻率合成器的累加器之一例之示意圖。
第1B圖繪示對應第1A圖之傳統頻率合成器的累加器之累加結果波形圖。
第1C圖繪示對應第1A圖之傳統頻率合成器及不同分數運算子之進位序列的訊號頻譜圖。
第1D圖繪示傳統頻率合成器的累加器之另一例之示意圖。
第1E圖繪示對應第1D圖之傳統頻率合成器的累加器之累加結果波形圖。
第2A圖繪示依照本發明較佳實施例之頻率合成器之方塊圖。
第2B圖繪示依照本發明較佳實施例之頻率合成器的累加單元之示意圖。
第3圖繪示依照本發明較佳實施例之位址產生電路之一例之示意圖。
第4A圖繪示傳統時脈訊號的訊號頻譜圖。
第4B圖繪示依照本發明較佳實施例之時脈訊號的訊號頻譜圖。
第5A圖繪示依照本發明較佳實施例之對應511位元大小儲存單元之進位序列的訊號頻譜圖。
第5B圖繪示依照本發明較佳實施例之對應63位元大小儲存單元之進位序列的訊號頻譜圖。
第6圖繪示依照本發明較佳實施例之頻率合成方法之流程圖。
110．．．累加單元
112．．．分數累加器
114．．．暫存單元
116．．．整數累加器

Claims (14)

  1. 一種頻率合成器，包括：一累加單元，包括：一分數累加器，用以基於一分數運算子做累加運算以輸出一進位序列，該進位序列包括複數個進位位元；一暫存單元，用以依據一第一隨機位址序列寫入該些進位位元，並依據一第二隨機位址序列讀取該些進位位元，該第二隨機位址序列無關於該第一隨機位址序列；及一整數累加器，用以基於一整數運算子及讀出的該些進位位元做累加運算以持續輸出一計數值；以及一時脈產生器，用以依據該計數值輸出一時脈訊號。
  2. 如申請專利範圍第1項所述之頻率合成器，其中該第一隨機位址序列與該第二隨機位址序列係記錄於一查閱表。
  3. 如申請專利範圍第1項所述之頻率合成器，其中該累加單元更包括一位址產生電路，該位址產生電路利用一線性反饋位移暫存器產生該第一隨機位址序列與該第二隨機位址序列。
  4. 如申請專利範圍第1項所述之頻率合成器，其中當該分數運算子的累加運算未產生進位時，對應的進位位元為0，當分數運算子的累加運算產生進位時，對應的進位位元為1。
  5. 如申請專利範圍第1項所述之頻率合成器，其中該暫存單元的大小為(2P -1)位元，P為大於1的正整數。
  6. 如申請專利範圍第5項所述之頻率合成器，其中 當該些進位位元為b1 、b2 、…、bm 、…時，該暫存單元在一第一時脈週期依據該第一隨機位址序列寫入該些進位位元b1 、b2 、…、b(P-1) ，該暫存單元在一第二時脈週期依據該第二隨機位址序列讀取該些進位位元b1 、b2 、…、b(P-1) ，並同時依據該第二隨機位址序列寫入該些進位位元bP 、b(P+1) 、…、b2(P-1) ，該暫存單元在一第三時脈週期依據該第一隨機位址序列讀取該些進位位元bP 、b(P+1) 、…、b2(P-1) 。
  7. 如申請專利範圍第5項所述之頻率合成器，其中當該些進位位元為b1 、b2 、…、bm 、…時，該暫存單元在一第一時脈週期依據該第一隨機位址序列寫入該些進位位元b1 、b2 、…、b(P-1) ，該暫存單元在一第二時脈週期依據該第二隨機位址序列讀取該些進位位元b1 、b2 、…、b(P-1) ，並同時依據該第二隨機位址序列寫入該些進位位元bP 、b(P+1) 、…、b2(P-1) ，該暫存單元在一第三時脈週期依據一第三隨機位址序列讀取該些進位位元bP 、b(P+1) 、…、b2(P-1) ，該第三隨機位址序列無關於該第一隨機位址序列及該第二隨機位址序列。
  8. 一種頻率合成方法，包括：基於一分數運算子做累加運算以輸出一進位序列，該進位序列包括複數個進位位元；依據一第一隨機位址序列寫入該些進位位元於一暫存單元，並依據一第二隨機位址序列從該暫存單元讀取該些進位位元，該第二隨機位址序列無關於該第一隨機位址序列； 基於一整數運算子及讀出的該些進位位元做累加運算以持續輸出一計數值；以及依據該計數值輸出一時脈訊號。
  9. 如申請專利範圍第8項所述之頻率合成方法，其中該第一隨機位址序列與該第二隨機位址序列係記錄於一查閱表。
  10. 如申請專利範圍第8項所述之頻率合成方法，更包括：利用一線性反饋位移暫存器產生該第一隨機位址序列與該第二隨機位址序列。
  11. 如申請專利範圍第8項所述之頻率合成方法，其中當該分數運算子的累加運算未產生進位時，對應的進位位元為0，當分數運算子的累加運算產生進位時，對應的進位位元為1。
  12. 如申請專利範圍第8項所述之頻率合成方法，其中該暫存單元的大小為(2P -1)位元，P為大於1的正整數。
  13. 如申請專利範圍第12項所述之頻率合成方法，其中當該些進位位元為b1 、b2 、…、bm 、…時，該頻率合成方法更包括：在一第一時脈週期依據該第一隨機位址序列寫入該些進位位元b1 、b2 、…、b(P-1) 於該暫存單元；在一第二時脈週期依據該第二隨機位址序列從該暫存單元讀取該些進位位元b1 、b2 、…、b(P-1) ，並同時依據該第二隨機位址序列寫入該些進位位元bP 、b(P+1) 、…、b2(P-1) 於該暫存單元；以及 在一第三時脈週期依據該第一隨機位址序列從該暫存單元讀取該些進位位元bP 、b(P+1) 、…、b2(P-1) 。
  14. 如申請專利範圍第12項所述之頻率合成方法，其中當該些進位位元為b1 、b2 、…、bm 、…時，該頻率合成方法更包括：在一第一時脈週期依據該第一隨機位址序列寫入該些進位位元b1 、b2 、…、b(P-1) 於該暫存單元；在一第二時脈週期依據該第二隨機位址序列從該暫存單元讀取該些進位位元b1 、b2 、…、b(P-1) ，並同時依據該第二隨機位址序列寫入該些進位位元bP 、b(P+1) 、…、b2(P-1) 於該暫存單元；以及在一第三時脈週期依據一第三隨機位址序列從該暫存單元讀取該些進位位元bP 、b(P+1) 、…、b2(P-1) ，該第三隨機位址序列無關於該第一隨機位址序列及該第二隨機位址序列。
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