CN101309068A - 通过直接数字合成的数字受迫振荡 - Google Patents

Abstract

显然地存在开发可替换电路的机会。没有与驱动数字频率发生器(DFG)的时钟相关的制品的简化电路可用于各种可调电子设备中。本发明涉及数字频率生成。具体地，其涉及用于数字生成具有与参考时钟信号和两个整数的比率有关的期望频率的脉冲流的方法和装置。该方法一般应用于其比率不是整数的整数。可以在简单的芯片上集成作为设备的DFG，而不需要芯片外的滤波器。

Description

通过直接数字合成的数字受迫振荡

技术领域

本发明涉及数字频率生成。具体地，它涉及用于具有与参考时钟信号和两个整数的比率有关的期望频率的脉冲流的数字生成的方法和装置。该方法一般应用于其比率不是整数的整数。可以将作为设备的数字频率生成(DFG)集成在一个简单的芯片上，而不需要芯片外(off-chip)的滤波器。

背景技术

在直接数字合成领域中，使用大量技术来合成信号。很多的这些技术利用累加器(accumulator)来访问在存储器中所存储的正弦波查找表(sine wavelook-up table)，该正弦波查找表依次产生代表在期望的频率处的正弦波的值的序列。通过使用数字到模拟转换器(DAC)，正弦波值的序列被转换成模拟电压，并然后通过低通滤波器以产生具有期望的输出频率的模拟电压正弦波信号。这种直接数字合成的形式提供了对在很大频率范围上的信号的生成的控制。可以使用集成电路来制造其电路的重要部分。Jones在美国专利No.3,958,191中公开了这种类型的系统的例子，并且Kovalick等人在美国专利No.5,084,681中公开了累加器和查找ROM(lookup ROM)。

尽管有很多优点，但是直接数字合成的第一方法有缺点，包括需要快速高分辨率DAC和需求精确的分立组件(discrete component)的多极(multi-pole)低通滤波器。从而，DAC和滤波器增加了尺寸和制造成本，这是因为它们通常需要在其他集成电路外部的组件。

第二类型的直接数字合成使用累加器进位信号(carry signal)和余数值来生成输出频率，而不需查找正弦表和低通滤波器。在美国专利No.5,195,044中，Wischerman公开了这种类型的系统的例子，其中在当进位信号发出(signal)上溢时从累加器中剩余的值计算出的延迟之后，进位信号生成输出脉冲。与第一类型相同，该第二类型的系统生成具有与输入参考时钟的期望分数(fractional)关系的输出频率，并且其也需要具有在集成电路外部的物理组件的多极滤波器。当计算进位信号延迟时，该第二类型的电路使用近似值，这依次降低了输出频率的准确性。

显然这是开发替换的数字频率发生器(DFG)电路的机会。不需要与驱动DFG的时钟有关的制品的简化电路可用于各种可调电子设备中。

发明内容

本发明涉及数字频率生成。具体地，其涉及用于具有与参考时钟信号和两个整数的比率有关的期望频率的脉冲流的数字生成的方法和装置。该方法一般应用于其比率不是整数的整数。可以将作为设备的数字频率生成(DFG)集成在一个简单的芯片上，而不需要芯片外的滤波器。在权利要求、说明书和附图中描述了本发明的具体方面。

附图说明

图1是直接数字频率合成器(DDFS)或数字频率发生器(DFG)的方框图。

图2是图示选择器功能的操作的状态图。

图3A-3D是图示选择器输出信号关于选择器功能的操作状态的相对值的时序图。

图4是与选择器耦接的一般累加器的实施例的示意图。

图5是不使用除法器的具有2的幂的分子(a power of two humerators)的累加器的实施例的概念图。

图6描述代替使用减法器而使用伪随机二进制序列(PRBS)移位寄存器来实现快速下计数器。

图7图示PRBS移位寄存器实施例。

图8描述简单的低通滤波器。

图9-10描述更精密的低通滤波器。

图11A-11B描述该技术的实施例的仿真结果。图11A是由数字到模拟转换器输出并被输入到滤波器的波形的仿真。图11B是响应于图11A的输入由滤波器输出的波形的仿真。

图12描述具有转化(transfer)功能的比较器。

图13A-13B描述通过比较器处理滤波后的模拟信号以产生脉冲流的仿真结果。图13A是由滤波器输出的波形的仿真。图13B是由比较器输出的波形的仿真。

具体实施方式

参考附图做出以下详细描述。描述优选实施例以阐述本发明，而不限制其范围，该范围由权利要求限定。本领域普通技术人员将认识到对接下来的描述的各种等效变更。

公开的技术属于提供用于从输入时钟信号参考F_CLK和整数比率

来生成输出频率F_OUT的直接数字合成方法和装置，其中N和M是以下进一步讨论的整数，并且F_OUT由下式定义：

$F_{\mathrm{OUT}}=\left(\frac{1}{2}\right)\left(\frac{N}{M}\right)F_{\mathrm{CLK}}---\left(0.1\right)$

在某个实施例中，分母M是由累加器的范围所定义的整数。例如，M可以由m位数字累加器来实现，该m位数字累加器的输出ACC在下列范围上：

0≤ACC≤(2^m-1)           (0.2)

在将分母M实现为m位数字累加器ACC的那些实施例中，分子N是也可以称作F_SEL的整数，并且其值可以被重复加到累加器。此外，F_SEL可以被定义具有以下范围：

0≤F_SEL≤2^m-1            (0.3)

从而，对于将M实现为m位数字累加器并且F_SEL是被重复加到累加器的整数输入的那些实施例，所公开的直接数字合成的输出频率由下式定义：

$F_{\mathrm{OUT}}=\left(\frac{1}{2}\right)\left(\frac{F_{\mathrm{SEL}}}{2^m}\right)F_{\mathrm{CLK}}---\left(0.4\right)$

从等式(1.3)到等式(1.4)的最大和最小FSEL值的代入(substitution)示出了这些实施例具有以下输出频率范围：

$0\≤F_{\mathrm{OUT}}\≤\left(\frac{1}{4}\right)F_{\mathrm{CLK}}---\left(0.5\right)$

依据实施例，累加器的实际实施方式可以将分子当作固定的并且改变分母，或者可以将分母当作固定的并改变分子。不太有效的实施方式可以改变分子和分母两者。下面讨论替换的累加器实施例。

图1是直接数字频率合成器(DDFS)或数字频率发生器(DFG)的方框图。组件包括累加器110、选择器120、数字到模拟转换器(DAC)130、低通滤波器140和比较器150。累加器的输入包括频率选择器信号101和参考时钟102。从累加器组件的输出包括进位输出(carry out)信号111和累加器值信号112，这两者被耦合作为选择器120的输入。下面描述多种累加器实施例。选择器120也在参考时钟的速度下操作。选择器120的输出121是数字信号，比如电压或电流信号(电流模式逻辑)。输出被耦合到数字到模拟转换器130。输出是值和上升/下降沿指示符，如图3A所示。

图3A到3D是图示选择器输出信号关于选择器功能的操作状态的相对值的时序图。图3A指示随着选择器从上升沿变化到下降沿状态，在选择器输出121处的时钟、选择器状态、选择器数字值和选择器120的上升/下降沿指示符。在图3A的顶部，参考时钟102是选择器120的输入。选择器状态在最小值(DACMIN)301A、301B、上升值(DACRIS)302、最大值(DACMAX)303和下降值(DACFAL)304之间更换，具有相应的输出。下面在图2的背景下说明这些选择器状态过程(progression)的更多细节。输出信号121包括数字值311和信号沿是上升321还是下降322的指示符(DACT)320两者。选择器数字值输出311具有在数字值对应于上升沿315还是下降沿317的低值313和高值316之间的相同范围。DAC 130的数字值的译释(interpretation)取决于信号是上升还是下降。

在图3A中，选择器的前两个输出是都在沿是上升的时的低值313和上升中间值314。低值用于一个或多个时钟周期301A。中间值用于单个时钟周期302。然后，状态转移到下降沿322，并且输出高值信号316用于一个或多个时钟周期303。

在图3B中，前两个输出是持续的高值316和下降中间值318。与低值一样，高值信号316持续一个或多个时钟循环。上升和下降中间值用于一个时钟循环。在图3B的末尾，数字值输出返回到低值313。回到图1，由数字输出信号指示选择器输出121。

图1包括与选择器耦接的DAC。如图3A-3B所示，DAC接收一对信号。其响应取决于信号的组合。(本领域技术人员将认识到，不改变操作原理，可以通过各种编码来组合信号。)

图3C-3D表示沿着与图3A-3B表示其输入的相同的时间线的DAC的输出。注意，上升沿输出355的范围从下降沿输出356的范围起偏移。DAC的输入和输出之间的精细差别是DAC 350的最大输出和对应于上升中间数字值314的最大中间输出361之间的偏移。与上升/下降值指示符321、322校准(align)，当沿是上升的321时，DAC 130处理上升中间数字值314。上升中间值314的最高值310使得DAC生成小于最大DAC输出350的输出361。类似地，DAC响应于下降中间数字值318而输出的最低值362大于最小DAC输出352。回到图1，DAC输出131被指示为由偏移修改的与数字输入的形式类似的模拟信号。

图1还包括低通滤波器。在一些实施例中，低通滤波器的时间常数或者低通滤波器的带通点(band-pass point)、截止频率被选择为大约是参考时钟的一半，以消除模拟输出的高频分量。从Fourier分析理解，模拟输出的谐波分量在一般情况下将是期望输出频率的奇数谐波倍，3f、5f、7f等，其中f是有意的(intended)信号、期望输出时钟的输出频率。低通滤波器被设计以通过具有4个或更多时钟循环的周期、但不是较高频谐波或参考时钟频率的期望的信号。低通滤波器140的输出141是滤波后的模拟信号，可以将其呈现给比较器150。

比较器150将上升和下降模拟信号141改变成具有期望频率的数字脉冲(FOUT)151。参考输入142支配比较器。该途径对于DFG的有用特征是，脉冲输出频率151不需要与时钟参考102的任何脉冲校准。

本领域技术人员将认识到，通过调整累加器中的值，无论开始值还是中间值，都可以引入偏移以用相似频率的外部信号来校准FOUT 151。

图2是主要描述选择器120的状态的状态图。除了复位状态(DFSRESET)200，状态流在四个状态210、220、230、240之间进行，这四个状态对应于图3A-3D中的状态301-304。选择器在断定复位信号211时进入复位状态200。只要仍然断定202复位信号，复位状态200就将有效。复位信号的解除断定(deassertion)203将对应于负初始进位指示符，因为累加器在复位状态期间复位。解除断定203使得转移(transition)到第一状态，在该状态图中将其图示为DACMIN 210。DACMIN状态210从在整个该状态中一直保持的选择器(图3A中的313A)生成最小数字输出值。其还产生上升沿信号(图3A中的321)。该状态持续211直到累加器生成进位信号。当选择器接收到该进位信号时，发生状态转移212。

随后的DACMIN的是上升沿(DACRIS)状态220。优选地该状态持续一个时钟循环。当累加器生成进位信号时，其也生成所谓的余数，该余数是0和N-1之间的一个值，其中N是以上的等式1.1中的分子。在DACRIS期间，输出余数值作为上升中间值(图3A中的314)，并且上升沿信号321有效。在断定212进位信号后，在时钟循环内对其解除断定221，对应于下一状态转移。

DACMAX状态230产生在整个该状态中一直保持的最大数字输出值(图3A中的316)。其还产生上升沿信号(图3A中的322)。该状态持续231直到累加器生成进位信号。当选择器接收到该进位信号时，发生状态转移232。

随后的DACMAX的是下降沿(DACFAL)状态240。优选地该状态持续一个时钟循环。当累加器生成进位信号时，其还生成所谓的余数，该余数是0和N-1之间的一个值，其中N是以上的等式1.1中的分子。在DACFAL期间，输出余数值的全一的补码(ones’complement)作为下降中间值(图3B中的318)，并且下降沿信号322有效。在断定232进位信号后，在时钟循环内对其解除断定241，对应于下一状态转移，这将状态循环返回到DACMIN210。

为了提醒读者如何实现全一的补码，考虑以下表格引用：

十进制         二进制      全一的补码

                                            

+15            1111        0000

+14            1110        0001

+13            1101        0010

+12            1100        0011

+11            1011        0100

+10            1010        0101

+9             1001        0110

在上升沿上，来自累加器的大余数和相应的大上升中间值发出(signal)接近最大值的来自于DAC的期望模拟输出。在下降沿上，大余数发出接近最小输出的来自于DAC的期望输出。与对应于上升/下降沿指示符320的偏移相组合的余数的全一的补码是向DAC提供适当性的一个实施例。

注意，余数的范围可以比DAC的精度大。DAC可以例如仅考虑余数的最高数字或者余数的全一的补码。

在操作中，系统需要至少参考时钟102的四个循环以循环四个状态210、220、230和240。因此，DGF信号FOUT 151的频率是参考时钟频率102的四分之一或更小。相反，FOUT信号的循环是参考时钟循环的至少四倍。

可以认为累加器的上溢和余数作为实现求模算法(modulo arithmetic)。模基数是分母。余数范围从0到小于分子的数(0＜＝R＜N)。如果分子是2的整数幂(N＝2**k)，则很好计算。累加器和DAC的设计都可以受益于良好选择的分子，但是可以用与四状态循环一致的分子和分母(即，1/2N/M＜＝1/4)的几乎任何选择来实践所公开的技术。当我们考虑累加器110的替换实施例时，呈现良好选择的分子的优点。

状态机(state machine)停留在DACMIN或者DACMAX的循环的数量将波动一个循环。以下具有取样的分子为4和分母为17的表格图示了该波动：

累加后      对17求模      终点        比率

            (Mod 17)      (terminal)

0           0             TC          0

4           4

8           8

12          12

16          16

20          3             TC          0.75

24          7

28          11

32          15

36          2             TC          0.5

40          6

44          10

48          14

52          1             TC          0.25

56          5

60       9

64       13

68       0         TC    0

72       4

76       8

80       12

84       16

88       3         TC    0.75

累加后的列将分子(4)加到先前的总数。对17求模的列通过求模器(modular)或时钟算法将累加后的值转换成模分母(17)的值。终点条件的列表示模17值何时记录(clock)经过16。比率的列指示在终点条件处的余数与分子的比率。在某些行范围内，需要五次迭代来使累加器上溢。在其他范围内，需要四次迭代。迭代数取决于累加器是从零余数开始还是从来自先前上溢的非零余数开始。上溢余数取决于先前的上溢余数。通过图示的累加正分子的上计数器或累加负分子的下计数器来生成等效的结果样式。可替换地，可以使用具有所选的开始符号的伪随机二进制序列移位寄存器并在终点条件发生时计算余数的变化来产生这种结果样式，如下所述。

图4是与选择器耦接的一般累加器级的实施例的示意图。我们称该示意为一般累加器，因为除法器相对缓慢地运行，并且下面描述更有效的实施方式。

累加器410与选择器420耦接。作为输入，该累加器具有频率选择器(FSEL)401和参考时钟402。将一般插值发生器413、414图示为累加器的部分。没有明确示出累加器组件411上溢、生成进位/上溢信号416时所处的值。在以上公式中，FESL 401对应于分子中的N，并且累加器上溢时所处的值对应于分母中的M。累加器411将FSEL 401值加到所计算的先前总和，该先前总和已经被缓冲412并被耦合回去作为累加器411的输入。将得到的总和存储在响应于参考时钟402而更新的缓冲器412中。

当发生进位/上溢时，一般插值发生器413、414计算余数除以FSEL 401、即分子N的比率。响应于参考时钟402，该比率被缓冲414，并被输出417到选择器420。当分子是2的整数幂(N＝2**k)时，代替除法操作，可以使用移位寄存器操作来计算该比率。或者，依据DAC精度，良好选择的分子使得直接使用余数来表示比率。有用的是，注意，除法器413不需要在参考时钟402的每个循环都产生输出。仅当发生或者将要发生上溢时采使用所计算的比率，这不超过每两个时钟循环，取决于比率1/2N/M有多接近于四分之一的极限。

图5是不使用除法器、具有2的幂的分子的累加器的实施例的概念图。用从分母M-1的值向下计数并当经过0时下溢的减法器512来实现下计数器。使用全一的补码算法来反转FSEL 501，加法器可以运作为减法器。下溢信号516被输出到选择器，并且控制MUX 513。MUX 513控制快速下计数器512的输出还是加法器511的输出被记录到缓冲器514中。比起快速下计数器512的输出，更不频繁地使用加法器511的输出，这是因为对于所生成的频率的限制是参考时钟的四分之一。可以例如使用PRBS移位寄存器来实现快速下计数器。

图6描述了使用伪随机二进制序列(PRBS)移位寄存器、而不使用减法器来实现快速下计数器。PRBS是可以从开始符号计算并在已知数量的步骤内达到终点条件(TC)的符号的序列。可以选择PRBS以便可以容易地检测倒数第二个和最后一个(TC)符号，例如二进制1和0。如果已知元素的数量并且选择了适当的开始符号，则可以由PRBS移位寄存器来代替下计数器。对于给定长度的序列，可以查找适当的符号并使用该适当的符号作为用于计算相继符号的开始点。例如，如果期望序列长度是21个符号，则选择第二十一个符号并处理该序列。微控制器查找该值以将其加载到PRBS中。对于分子N＝2**k，在分母的高阶位中、即j-k高阶位中发现期望长度序列605中找到序列605的期望的长度，其中j是携带分母值的位宽(bus width)。在某些实施例中，分子是可配置的，即值k可以变化并且是可配置的。当分子可配置时，可能需要使用极宽的数据路径，以容纳可允许的分子和分母的最大值。

使用PRBS移位寄存器和使用减法器来下计数之间的差别在于，PRBS的符号到符号转移(symbol-symbol transition)需要更少的计算时间。比较从M减去N。减法引入了在某种程度上必须顺序执行的任何数量的位的进位。例如，可以不需任何位的进位来实现线性反馈移位寄存器。在001、100、010、101、110、111和011的七状态序列中，可以通过对两个低阶位进行没有上溢的相加或者XOR并将结果移位到高阶位位置中来生成下一符号。对于符号010，两个低阶位组合以生成“1”，其成为下一符号的高阶位。两个高阶位成为低阶位。“010”的低阶位移出序列。结果是符号101。

图7图示了PRBS移位寄存器实施例，但是可以使用任何的PRBS实施例，优选地是快速实施方式。图示的七个单独位寄存器处置高达128个符号用于相对较长的序列。可以实现更多或更少的位。可以应用所示的除了所指示的对来自寄存器U15和U16的位进行非XOR以外的逻辑来复位U10中的高阶位。为了使用PRBS作为具有任何序列长度的快速下计数器，长序列应该可用，首先加载开始符号，并且当达到序列的期望末尾时重新加载该开始符号。能够检测序列中的最后和倒数第二个符号两者也是有用的。

回到图6，MUX 613和寄存器614的组合反复利用未改变的值，除非当发生终点条件(TC)时。当反转的终点条件信号616指示已经达到下计数器的末尾时，该信号使得MUX 613选择减法器612的输出以用新的值来更新缓冲器614。最短的PRBS长度是两个符号，并且更长序列是可能的。即使两符号序列给减法器额外的时间来整理和生成可以通过MUX而被缓冲到寄存器614中的输出。注意，来自减法器616的下溢信号与PRBS 611的进位指示符耦合。见图7，可见进位指示符(CIN)信号控制PRBS是提交最后的符号还是倒数第二个符号作为TC。这是因为余数的序列偶尔产生下溢，如上所述，DACRIS220或DACFAL 240状态的长度是响应于余数下溢或上溢。

回到图4，选择器420包括带有状态机的各种组件和可以参考图2中的状态而概括的输出：

寄存器422和423是状态寄存器。上升或下降沿的输出指示符(用于DAC触发器的DACT)429控制由DAC 130施加的偏移，如图3A-3D所示。输出值(用于DAC输入的DACIN)如所示。在参考时钟402上更新状态寄存器是响应于来自累加器410的进位输出信号416，这是由MUX 421处理的。寄存器422的状态代表上表中的高阶位，其确定是选择432余数值417还是余数值的反转431版本(例如全一的补码)以将其缓冲435并输出439。寄存器423的状态代表上表中的低阶位，其确定在转换中由DAC施加的偏移。逻辑组件424、425、433、434组合以生成到DACMIN和DACMAX状态中的全1或全0的被缓冲的输出435。

最好由其转化功能来概括DAC 130的实现，可以使用优选的低成本的R-2R梯形电阻(resistor ladder)的变型或任何其他DAC。由信号DACT控制该转化功能，这在图3C-3D中图示。这可以被认为是依据信号DACT而施加影响。可替换地，响应于DACT的值，可以实现数字值。或者，可以将DACT当作要转换的值的最低阶位。

DAC输入    DAC输入    DAC输出    DAC输出

十进制     二进制     DACT＝0    DACT＝1

                                                

15         1111       15/16      1

14         1110       7/8        15/16

13         1101       13/16      7/8

12         1100       3/4        13/16

11         1011       11/16      3/4

10         1010       5/8        11/16

9          1001       9/16       5/8

8          1000       1/2        9/16

7          0111       7/16       1/2

6          0110       3/8        7/16

5          0101       5/16       3/8

4          0100       1/4        5/16

3          0011       3/16       1/4

2          0010       1/8        3/16

1          0001       1/16       1/8

0          0000       0          1/16

已经仿真并证实该转化功能在数字地生成的频率输出中产生低抖动或噪声。

图8描述简单的低通滤波器。图9-10描述更精密的低通滤波器。在图11A-11B中图形化地图示了期望的转化功能。低通滤波器或滤波器的其他形式一般可以被用于将选择器输出的模拟版本转换成呈现与期望频率/周期、即不需与参考时钟校准的频率的交叉点的截断三角波形(truncated triangularwaveform)。

图11A-11B描述该技术的实施例的仿真结果。图11A是由数字到模拟转换器输出并被输入到滤波器的波形的仿真。与以上的求模算法示例表一致，可以在图中看到中间上升值的向下趋势。应用全一的补码数学，可以看到中间下降值的向上趋势。这些样式可以是循环的。图11B是响应于图11A中的输入而由滤波器输出的波形的仿真。我们认为该波形具有截断三角波形是因为，响应于数字到模拟转换器的范围，波形的高值和低值是受限的。三角波形将延展该波形的较长折弯(leg)到比图中所示的更高的高缓行(amble)或低的。该波形的有用特征是在波形中间处或附近的间隔相同的交叉点。即使波形的弯曲与参考时钟校准，滤波器与模拟信号的交叉点也与从参考时钟的频率得到的结果本质上无关。交叉点不依赖于与参考时钟的校准。

图12描述了比较器，其具有下图中所示的转化功能。可以使用任何的比较器。

图13A-13B描述了通过比较器处理滤波后的模拟信号以产生脉冲流的仿真结果。图13A是由滤波器输出的波形的仿真。其与图11B类似，具有压缩后的时间线。图13B是由比较器输出的波形的仿真。

所示实施例的分析和模拟已经确定，此设计适合于在单一芯片、集成电路或具有片上滤波器(on-chip filter)的其他设备上实现。使用其他设计，使用片上滤波器不太实际，因为其引入了很大失真并且不能如实地从采样中构建正弦波。使用来自正弦波ROM的采样构建正弦波需要比实际用于片上滤波器更精密的芯片外的滤波器。重新获得正弦波典型涉及使用所谓的砖墙式滤波器(brick wall filter)。相反，用中间上升/下降值滤波高/低值生成了截断三角波而不是正弦波。可以用片上滤波器生成在此教授的设计的截断三角波。

一些具体实施例

可以将本发明实践为一种方法或适用于实践该方法的设备。本发明可以作为一件制品，比如外加实现数字频率生成的逻辑的计算机可读介质。

一个实施例是产生与参考时钟有关的输出频率的数字频率发生器(DFG)。该设备包括具有循环的参考时钟信号、分子值或信号以及分母值或信号。分子和分母是在存储器中可访问的。分子和分母可以是存储器中所存储的值或输入到设备的信号。设备还至少包括累加器级和选择器。存在一些用于实现累加器级的可选物，如上所述。可替换地，可以使用除法器、加法器、减法器或伪随机二进制序列移位寄存器来实现累加器级。累加器级与参考时钟、分子和分母耦合。其反复发出终点条件信号和余数信号。在经过通过重复累加分子并上溢具有从零到分母减1的范围的累加器而达到上溢条件的多个循环之后生成这些信号。如上所述，取决于其范围从零到分子值减1的累加器的开始值，循环数波动1个。对应于将发生上溢的时间，累加器级输出终点条件信号和余数信号两者。

选择器级响应于累加器级以及响应于终点条件信号和余数信号两者。其包括状态机和输出级。状态机响应于终点条件信号，转移经过诸如图2和图3A-3B所示的那些状态。例如，状态可以是低值状态、上升中间值状态、高值状态和下降中间值状态。其他名称可以被应用于状态，这可能看起来颠倒了顺序。在高和低状态之间，在上升和下降侧，将存在中间状态。在某些实例中，中间状态可以是全范围(full range)，即，等于低值或高值。这取决于分子与分母的比率。输出级响应于状态机而输出值信号。例如，其可能响应于低值状态而输出低值，且在上升中间值状态期间输出上升中间值。上升中间值响应于余数信号。类似地，输出级响应于高值状态而输出高值，且在下降中间值状态期间输出下降值。下降中间值也响应于余数信号。如上所述，其可能是余数的全一的补码。输出级还响应于状态机而输出二进制上升或下降信号。可以在低值状态和中间上升值状态期间输出上升信号，如图3A所示，并且可以在高值状态和中间下降值状态期间生成下降信号，如图3B所示。可替换地，可以在中间上升值状态和高值状态期间生成上升信号，在中间下降值状态和低值状态期间生成下降信号。二进制上升或下降信号的精确定义将取决于余数的编码和诸如数字到模拟转换器(DAC)和比较器级的相继级的操作。累加器级和选择器的组合产生可能具有在数字处理中的各种用途的有用的输出信号。

可选地，可以将上述累加器级和选择器与数字到模拟转换器、滤波器和比较器组合。数字到模拟转换器将与选择器的值信号和上升或下降信号耦合。其将响应于具有响应于上升或下降信号的偏移的值信号而产生模拟输出，例如，如图3A-3D所示。滤波器将处理数字到模拟转换器的输出并对其进行平滑。在转换来自选择器的数字值信号后，将转换器的相应模拟输出滤波成截断三角波形。我们将该波形称作截断三角是因为截掉了峰和谷以保持该信号在转换器的可允许输出范围内。如果不截，至少当截断三角波形未与参考时钟的边沿校准时，峰和谷将超过转换器的范围。不同于低通滤波器的滤波器可能产生不同但是同样有用的波形。滤波后波形的期望的特性是具有可以被转换成期望频率的周期性脉冲流的一些交叉点。

累加器-选择器或整个DFG的实施例将根据分子或分母是否固定而变化。在一些有限的应用中，两者都可以固定。例如，如果仅仅期望两个频率，可以在芯片上建立和替换地选择具有固定的分子和分母的整个DFG的两种实施方式。一般而言，可以在同一芯片上封装多个DFG。

在固定分子的实施例中，选择固定的2的整数幂的分子是有用的。然后，可以使用比除法操作更快的移位寄存器操作，或者甚至通过使用慢运行加法器(slow running adder)或减法器来计算余数或留数(residue)的过程，来进行涉及分子与分母的比率的操作。使用固定的分子，可选择分母以调整比率。

在一些实施例中，累加器级包括伪随机二进制序列处理器。这可以是移位寄存器配置或者所谓的线性反馈移位寄存器。产生PRBS的各种反馈样式是可用的。选择具有容易检测的一对彼此临近的符号以便可以容纳变化达一个循环的序列的PRBS是有用的。可以通过用响应于分子除以分母的比率的开始符号加载和重新加载PRBS移位寄存器而使PRBS的长度适应于该比率。响应于相继余数的样式，可以调节循环的数量。

上述实施例的滤波器足够简单(不像用于从采样中构建正弦波的所谓的砖墙滤波器)，以至于其可以与累加器级、选择器、DAC和比较器共享设备实时资源(estate)。其可以在ASIC、半定制ASIC、RISC处理器、信号处理器上或诸如FPGA的逻辑阵列中实现。单一集成电路可以包括所有的五个级，由此降低具有集成优势的设备的芯片量。

可以以各种方式、包括电流模式逻辑来实现各级间的数据路径。

在任何的上述设备中，可以保持低值状态达分离第一终点条件信号和第二终点条件信号的多个循环。上升中间值状态可以持续一个循环(或者在输出脉冲流中的范围的损失时，某些不同确切数量的循环可能工作)。可以保持高值状态达分离第二终点条件信号和第三终点条件信号的多个循环，而下降中间值状态持续一个循环(或某些不同确切数量的循环)。作为通过这些转移的设备步骤，相继终点条件信号间的循环的数量将波动一个循环，除非分母除以分子是整数值。

可以以在所附权利要求的多个从属项中正确反映的各种方式来组合上升实施例的特征和方面。

另一设备实施例主要以部件加功能的方式来表达。其包括用于生成一系列数字信号的部件、用于滤波模拟信号以产生具有周期性间隔开的交叉点的滤波后波形的部件、以及估算交叉点以产生输出脉冲流的比较器。

用于生成一系列数字信号的部件产生在一个或多个低值、一个上升中间值、一个或多个高值以及一个下降中间值之中循环的输出。可以将上述累加器级结构和上升选择器的任何组合用作用于生成一系列数字信号的部件。

在以上的表中描述了具有偏移的数字到模拟转换器的转化功能。

将用于滤波模拟信号的部件描述为图中的各种低通滤波器。具有适当衰减的积分器可以产生类似有用的滤波后波形。

以上还描述了比较器。

当用于三角滤波的部件是低通滤波器时，得到的滤波后波形可以是截断三角波形，波形的峰和谷当滤波后波形的交叉点没有与参考时钟校准或具有与参考时钟匹配的周期时被截断。外加稍有不同的是，当由分母除以分子不是整数时，峰和谷的至少一些将被截断。

方法实施例在彼此之上建立。第一方法实施例是响应于分子除以分母的比率而从参考时钟数字合成脉冲流的方法。该方法包括生成在一个或多个重复低值、一个上升中间值、一个或多个重复高值以及一个下降中间值之中循环的一系列数字信号。上升中间值和下降中间值可以是全范围。即，取决于比率，它们可以有时或总是等于低值或高值。

方法还包括将一系列数字信号转换成模拟信号。偏移响应于在各值之间的循环是上升的还是下降的。可替换地可以以多种方式表达二进制状态。滤波模拟信号值以产生具有期望频率的周期性间隔开的交叉点的滤波后波形。通过交叉点，我们指的是信号值从阈值的一侧移到另一侧的位置。例如，阈值可以穿过模拟信号的中间，即信号的低值和高值间的中间范围。交叉点是波形与阈值交叉的位置。方法通过估算滤波后波形的交叉点以产生脉冲流信号而继续。响应于分子除以分母的比率，脉冲流具有期望的频率。

可选地，数字到模拟的转换可以使用响应于循环是上升的还是下降的而产生的模拟信号值的范围内的偏移。

该方法实施例的方面基本与以上设备实施例的方面重叠。例如，如果该生成是低或上升的则可以认为循环是上升的，并且如果该生成是高或下降的则可以认为循环是下降的。可替换地，如果该生成是上升或高的则可以认为循环是上升的，并且如果该生成是下降或低的则可以认为是下降的。可以取决于数字到模拟转换器的实施方式而将相继状态适当地组合成二进制上升或下降信号。

如在设备实施例中，方法的滤波后波形可以是截断三角波形，波形的峰和谷当滤波后波形的交叉点不具备参考时钟周期的整数倍的周期时被截断。可以通过应用低通滤波器来产生滤波后波形。

替换的方法实施例也涉及响应于分子和分母的比率而从参考时钟中数字地合成脉冲流。该方法包括在将通过重复累加分子并且上溢具有从零到分母减1的范围的累加器而达到上溢条件的多个循环后，反复地生成终点条件信号和余数信号。该方法还包括响应于终点条件信号在各状态间移位状态机。各状态包括低值状态、上升中间值状态、高值状态和下降中间值状态。各状态间的转移是循环的。该方法还包括响应于各状态而输出值信号或二进制上升或下降信号。这包括响应于低值状态而输出低值，且在上升中间值状态期间并响应于余数信号而输出上升中间值。其包括响应于高值状态而输出高值，且在下降中间值状态期间响应于余数信号而输出下降中间值。可以认为紧接在前的描述是在较早的方法实施例的生成动作的细节。另外的转换、滤波和处理的动作与先前实施例中的转换、滤波和计算动作类似。可选地，该方法还可以包括将值信号和二进制上升或下降信号转换成具有偏移的模拟信号。上升或下降信号确定在数字到模拟转换期间偏移是否被应用于值信号。作为另一选择，可以滤波模拟信号以产生滤波后的模拟信号和通过比较器处理的滤波后的模拟信号以产生脉冲流信号。得到的脉冲流信号具有期望的频率。

该方法实施例的另一方面是，分子可以是固定的二的整数幂，并且分母是可选的以调整分子和分母的比率。

对于此和先前的方法实施例两者，可以用响应于分母和分子的比率而被加载到移位寄存器中的开始符号来操作伪随机二进制序列移位寄存器来得到终点条件信号。序列长度中的一个循环的变化可以响应于相继余数的值。在上表中描述了该样式。在此方法实施例中保持了四个状态的周期可以与先前的方法实施例中的相同。

预期对于本领域技术人员而言，将发生修改和组合，这些修改和组合将在本发明的主旨和以下权利要求的范围内。

Claims (26)

1.一种产生与参考时钟有关的输出频率的数字频率发生器，设备包括：

具有循环的参考时钟信号，

存储器中可访问的分子，

存储器中可访问的分母，

与所述参考时钟、所述分子和所述分母耦合的累加器级，其在将通过重复累加所述分子并上溢具有从零到所述分母减1的范围的累加器来达到上溢条件的多个循环后，反复地发出终点条件信号和余数信号；

选择器，与所述累加器级的所述终点条件信号和所述余数信号耦合，该选择器包括状态机和输出部分。

其中所述状态机响应于所述终点条件信号，转移经过(a)低值状态、(b)上升中间值状态、(c)高值状态、(d)下降中间值状态，并循环地转移到(a)低值状态；

其中所述输出部分响应于所述状态机而输出值信号，(a)响应于所述低值状态而输出低值、(b)在所述上升中间值状态期间并响应于所述余数信号而输出上升中间值、(c)响应于所述高值状态而输出高值、以及(d)在所述下降中间值状态期间并响应于所述余数信号而输出下降中间值，

其中所述输出部分还响应于所述状态机而输出二进制上升或下降信号，

与所述选择器的所述值信号和所述上升或下降信号耦合的数字到模拟转换器(简称DAC)，其中所述DAC响应于具有响应于所述上升或下降信号的偏移的值信号而输出模拟信号；

与所述模拟信号耦合的滤波器，输出滤波后的模拟信号；以及

与所述滤波后的模拟信号耦合并输出脉冲流的比较器。

2.如权利要求1所述的设备，其中所述分子是固定的2的整数幂(即，2**k，其中k是整数)，而分母可选择以调整所述分子除以所述分母的比率。

3.如权利要求2所述的设备，其中所述累加器级包括伪随机二进制序列(简称PRBS)移位寄存器和符号选择器，所述符号选择器用响应于所述分子除以所述分母的比率的开始符号来加载所述PRBS移位寄存器。

4.如权利要求3所述的设备，其中所述滤波器被集成在与所述累加器、所述选择器、所述DAC和所述比较器相同的设备组件上。

5.如权利要求3所述的设备，其中所述滤波器被集成在与所述累加器、所述选择器、所述DAC和所述比较器相同的集成电路上。

6.如权利要求4所述的设备，其中将所述终点条件信号和所述余数信号实现为电流模式逻辑信号。

7.如权利要求1所述的设备，其中(a)保持所述低值状态达分离第一终点条件信号和第二终点条件信号的多个循环、(b)所述上升中间值状态持续一个循环、(c)保持所述高值状态达分离第二终点条件信号和第三终点条件信号的多个循环、以及(d)所述下降中间值状态持续一个循环。

8.如权利要求7所述的设备，其中所述分子是固定的2的整数幂(即，2**k，其中k是整数)，而分母可选择以调整所述分子除以所述分母的比率。

9.如权利要求8所述的设备，其中所述累加器包括伪随机二进制序列(简称PRBS)移位寄存器和符号选择器，所述符号选择器用响应于所述分子除以所述分母的比率的开始符号来加载所述PRBS移位寄存器。

10.如权利要求9所述的设备，其中所述滤波器是在基片上形成的低通滤波器，在同一基片上形成了所述累加器、所述选择器、所述DAC和所述比较器。

11.如权利要求9所述的设备，其中所述滤波器被集成在与所述累加器、所述选择器、所述DAC和所述比较器相同的设备上。

12.如权利要求11所述的设备，其中将所述终点条件信号和所述余数信号实现为电流模式逻辑信号。

13.一种响应于分子除以分母的比率从参考时钟产生脉冲流的数字脉冲流合成设备，该设备包括：

用于生成在(a)一个或多个低值、(b)一个上升中间值、(c)一个或多个高值、以及(d)一个下降中间值之间循环的一系列数字信号的部件，其中所述上升中间值和所述下降中间值可以是全范围；

数字到模拟转换器，其将所述一系列数字信号转换成具有在所产生的模拟信号值的范围内的偏移的模拟信号，所述偏移响应于所述循环是上升的还是下降的；

用于滤波所述模拟信号以产生具有周期性间隔开的交叉点的滤波后波形的部件；以及

比较器，其估算所述滤波后波形的交叉点以产生脉冲流信号。

14.如权利要求13所述的设备，其中由所述用于滤波的部件产生的所述滤波后波形是截断三角波形，所述波形的峰和谷当所述滤波后波形的交叉点具备所述参考时钟周期的整数倍的周期时被截断。

15.如权利要求13所述的设备，其中所述用于滤波的部件包括截断其周期不是所述参考时钟周期的整数倍的所述滤波后波形的峰和谷的低通滤波器。

16.一种响应于分子除以分母的比率从参考时钟数字合成脉冲流的方法，所述方法包括：

生成在(a)一个或多个重复低值、(b)一个上升中间值、(c)一个或多个重复高值、以及(d)一个下降中间值之间循环的一系列数字信号，其中所述上升中间值和所述下降中间值可以等于所述低值或高值；

将所述一系列时钟信号转换成模拟信号；

滤波所述模拟信号以产生具有周期性间隔开的交叉点的滤波后波形；以及

估算所述滤波后波形的交叉点以产生脉冲流信号。

17.如权利要求16所述的方法，其中从数字到模拟的转换使用在所产生的模拟信号值的范围内的偏移，所述偏移响应于所述循环是上升的还是下降的。

18.如权利要求17所述的方法，其中如果所述生成是(a)低或(b)上升的，则认为所述循环是上升的，并且如果所述生成是(c)高或(d)下降的则认为所述循环是下降的。

19.如权利要求17所述的方法，其中如果所述生成是或(b)上升或(c)高的，则认为所述循环是上升的，并且如果所述生成是(d)下降或(a)低的则认为所述循环是下降的。

20.如权利要求16所述的方法，其中所述滤波后波形是截断三角波形，所述波形的峰和谷当所述滤波后波形的交叉点不具备所述参考时钟周期的整数倍的周期时被截断。

21.如权利要求16所述的方法，还包括应用所述低通滤波器以进行滤波，所述滤波后波形的峰和谷当所述滤波后波形的交叉点不具备所述参考时钟周期的整数倍的周期时被截断。

22.一种响应于分子和分母的比率从参考时钟来数字合成脉冲流的方法，该方法包括：

在将通过重复累加所述分子并上溢具有从零到所述分母减1的范围的累加器而达到上溢条件的多个循环后，反复地生成终点条件信号和余数信号；

响应于所述终点条件信号在如下状态之间移动状态机，所述状态包括(a)低值状态、(b)上升中间值状态、(c)高值状态、(d)下降中间值状态，并循环地移动到(a)低值状态；

响应于所述状态输出值信号和二进制上升或下降信号，包括(a)响应于所述低值状态而输出低值、(b)在所述上升中间值状态期间并响应于所述余数信号而输出上升中间值、(c)响应于所述高值状态而输出高值、以及(d)在所述下降中间值状态期间并响应于所述余数信号而输出下降中间值；

将所述值信号和所述二进制上升或下降信号转换成模拟信号；

滤波所述模拟信号以产生滤波后的模拟信号；以及

通过比较器处理所述滤波后的模拟信号以产生脉冲流信号。

23.如权利要求22所述的方法，其中所述分子是固定的2的整数幂(即，2**k，其中k是整数)，所述分母可选择以调整所述分子和所述分母的比率，并且用响应于所述分子和所述分母的比率而被加载到伪随机二进制序列(简称PRBS)移位寄存器中的开始符号来操作所述PRBS移位寄存器，得到所述终点条件信号。

24.如权利要求22所述的方法，还包括(a)保持所述低值状态达分离第一终点条件信号和第二终点条件信号的多个循环、(b)保持所述上升中间值状态达一个循环、(c)保持所述高值状态达分离第二终点条件信号和第三终点条件信号的多个循环、以及(d)保持所述下降中间值状态达一个循环。

25.如权利要求23所述的方法，还包括(a)保持所述低值状态达分离第一终点条件信号和第二终点条件信号的多个循环、(b)保持所述上升中间值状态达一个循环、(c)保持所述高值状态达分离第二终点条件信号和第三终点条件信号的多个循环、以及(d)保持所述下降中间值状态达一个循环。

26.如权利要求23所述的方法，其中所述上升或下降信号确定偏移是否被应用于所述值信号。

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