JP3909645B2 - 変調器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、所定の規格に準拠した変調器の改善に関する。
【０００２】
【従来の技術】
図４に基いて、従来の一般的モデムにおけるＢｅｌｌ２０２規格のＦＳＫ変調器の構成を説明する。ブロック１はモデムの変調器部分であり、２は論理（０）に対応する周波数（１５３. ６ｋＨｚ）のクロックＡの発生回路、３は論理（１）に対応する周波数（８３. ２ｋＨｚ）のクロックＢの発生回路である。
【０００３】
４はこれらクロックＡ，Ｂの信号を選択する切り替えスイッチ手段であり、変調すべき論理（０）並びに（１）に対応する論理データＴＸＤにより切り替え制御される。５はこの切り替えスイッチ手段４を介して選択されるクロックＡ，Ｂの信号を７０分の１に周波数低減するカウンタ手段であり、クロックを７０カウントするとトグルする。
【０００４】
従って、このカウンタ手段の出力信号Ｍは、論理（０）の周波数が２２００Ｈｚ（実際は２１９４. ３Ｈｚ）、論理（１）の周波数が１２００Ｈｚ（実際は１１９６. ９Ｈｚ）のＦＳＫ変調信号となる。
【０００５】
【発明が解決しようとする課題】
このような構成のＦＳＫ変調器構成では、モデム用のＩＣが必要であり、ハードウェアとしてモデムＩＣに内臓される２種類のクロック信号の発生手段を必要とする。
【０００６】
ワンチップマイクロコンピュータを使用する回路設計において、モデムを用いて外部環境と通信する場合は、モデムを別途接続するか又はボード上にモデムＩＣを実装する必要があり、ハードウェアのコストアップの要因、小型化の障害要因となる。
【０００７】
本発明は、ワンチップマイクロコンピュータ内に標準的に具備する機能とソフトウェアにより、特別なハードウェア手段を必要とすることなしで、所定の規格に準拠した変調信号を発生可能な変調器を実現せしめることを目的とする。
【０００８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載発明の特徴は、所定の規格に準拠した変調器において、
クロック信号をカウントして所定の規格に準拠した変調信号を出力するカウンタ手段と、
このカウンタ手段のカウント値を、主メモリと端数メモリに分けて記憶する複数個のメモリ手段と、
マイクロコンピュータ手段内で作成された論理データに従って前記メモリ手段の出力を選択的に合成して前記カウント値を出力するマルチプレクサ手段と、
を具備する点にある。
【００１０】
請求項２記載発明の特徴は、前記メモリ手段、マイクロコンピュータ手段、カウンタ手段は、ワンチップマイクロコンピュータ搭載要素で構成されている点にある。
【００１１】
【発明の実施の形態】
以下本発明実施態様を、図面を用いて説明する。図１は本発明にかかる変調器の一実施例を示すブロック線図である。実施例ではＢｅｌｌ規格のＦＳＫ変調器の例を説明する。論理（０）に対応するメモリ手段は、位相０°の場合のメモリ手段（ａ）、位相２４０°の場合のメモリ手段（ｂ）、位相１２０°の場合のメモリ手段（ｃ）の３個のメモリ手段で構成される。
【００１２】
論理（１）に対応するメモリ手段は、位相０°の場合のメモリ手段（ｄ）、位相２４０°の場合のメモリ手段（ｅ）、位相１２０°の場合のメモリ手段（ｆ）の３個のメモリ手段で構成される。
【００１３】
論理（０）に対応するメモリ手段（ａ）は、主メモリ６ａと端数メモリ６ｂよりなる。メモリ手段（ｂ）は、主メモリ７ａと端数メモリ７ｂよりなる。メモリ手段（ｃ）は、主メモリ８ａと端数メモリ８ｂよりなる。
【００１４】
論理（１）に対応するメモリ手段（ｄ）は、主メモリ９ａと端数メモリ９ｂよりなる。メモリ手段（ｅ）は、主メモリ１０ａと端数メモリ１０ｂよりなる。メモリ手段（ｆ）は、主メモリ１１ａと端数メモリ１１ｂよりなる。
【００１５】
論理（０）に対応するメモリ手段（ａ）の主メモリ６ａには、短い基準パルス幅をＳとするとき、Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ６ｂには２Ｓ／３のカウント値が格納されている。メモリ手段（ｂ）の主メモリ８ａには、Ｓ／３, Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ６ｂにはＳ／３のカウント値が格納されている。メモリ手段（ｃ）の主メモリ９ａには、２Ｓ／３, Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ８ｂの内容はブランク０が格納されている。
【００１６】
論理（１）に対応するメモリ手段（ｄ）の主メモリ９ａには長い基準パルス幅をＬとするとき、Ｌ, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ９ｂの内容はブランク０が格納されている。パターン（ｅ）の主メモリ１０ａには、Ｌ／３, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ１０ｂには２Ｌ／３のカウント値が格納されている。メモリ手段（ｆ）の主メモリ１１ａには、２Ｌ／３, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ１１ｂにはＬ／３のカウント値が格納されている。
【００１７】
１２はマルチプレクサ手段であり、マイクロコンピュータ手段内で論理的に作成された論理データにより制御され、メモリ手段の主メモリ及び端数メモリに格納されたカウント値を読み出して合成する。この合成出力がカウンタ手段１３におけるクロック信号ＣＬＫをカウントアップする値に相当する。合成出力にある波の長さをカウンタ手段１３がクロック信号ＣＬＫにより計測する。カウンタ手段１３はカウントアップするとトグルし、ＦＳＫ信号Ｍを出力する。
【００１８】
次に図２により短い基準パルス幅Ｓ及び長い基準パルス幅Ｌにつき説明する。１２００ビット／秒の１ビット時間は８３３. ３…μＳであり、これは２５００／３μＳと表される。論理（１）のとき（１２００Ｈｚ）の半波長は４１６. ６…μＳであり、これは２５００／６μＳと表される。このパルス幅を長い基準パルス幅Ｌとする。
同様に、論理（０）のとき（２２００Ｈｚ）の半波長は２１７. ２７…μＳであり、これは２５００／１１μＳと表される。このパルス幅を短い基準パルス幅Ｓとする。
【００１９】
このことから、１ビット時間の２５００／３μＳの期間に、Ｌは２個、Ｓは３・２／３個入ることがわかる。図２に示すように、ＦＳＫ信号波形を正弦波に置き換えて考えると、あるビット（論理０）のスタート時に波形の位相が０°だとしたら、次のビット（論理０）のスタート時の位相は２４０°、その次は０°（３６０°）になる。つまり、３回ビット（論理０）あると信号波形の位相は１回りする。
一方、１ビット時間＝２＊Ｌのため、論理（１）のときには位相は変化しない。
【００２０】
実際の変調態様は、図２のように論理（０）に３態様、論理（１）に３態様の６態様のみを考えればよい。この６態様が図１で説明したメモリ手段（ａ）乃至（ｆ）の主メモリ及び端数メモリ手段に格納されたカウント値である。
【００２１】
次に図３のフローチャートに基き、プログラムで制御されるマルチプレクサ手段１２の信号処理手順を説明する。まず初期状態では論理（０）、位相０°にセットされるので、論理と位相の判断ステップはそのまま通過し、メモリ手段の選択ステップでは（ａ）が選択され、前の端数保管データ（この場合は０）に主メモリのカウント値が前段に加えられる。
【００２２】
次のステップでは選択されているメモリ手段（ａ）の端数メモリのカウント値（この場合は２Ｓ／３）が端数保管データとして前のデータに上書きされて格納され、メモリ手段（ａ）のカウント値がカウンタ手段１３に与えられる。
【００２３】
次のステップでは全データの終了がチェックされ、終了でなければ次の論理が判断され、論理（０）であれば位相に２４０°が加えられ、論理（１）であれば位相操作せずに論理と位相データが入力され最初の論理と位相の判断ステップに戻る。
以下同様なルーチン処理を実行して全データ終了でプログラムのフローを終了する。
【００２５】
以上説明したように、本発明によれば必要とする構成要素であるカウンタ、メモリ手段は、マイクロコンピュータの周辺機器としてワンチップマイクロコンピュータ上に標準搭載されていることが多いので、この機能はワンチップマイクロコンピュータ１つで実現できる。
【００２６】
即ち、本発明によれば、特別なモデム用のＩＣを導入することなく、所定の規格に準拠したＦＳＫ変調器を実現することが容易である。また本発明では、乗除算機能は使用していないので、マイクロコンピュータのパフォーマンスへの影響も少ない。
【図面の簡単な説明】
【図１】本発明に係る変調器の一実施例を示すブロック線図である。
【図２】本発明における６個の変調パターンの説明波形図である。
【図３】本発明におけるマルチプレクサ手段の処理手順を示すフローチャート図である。
【図４】従来のモデムにおける変調器の構成図である。
【符号の説明】
６ａ〜１１ａ 主パターンメモリ
６ｂ〜１１ｂ 端数メモリ
１２ マルチプレクサ手段
１３ カウンタ手段
【発明の属する技術分野】
本発明は、所定の規格に準拠した変調器の改善に関する。
【０００２】
【従来の技術】
図４に基いて、従来の一般的モデムにおけるＢｅｌｌ２０２規格のＦＳＫ変調器の構成を説明する。ブロック１はモデムの変調器部分であり、２は論理（０）に対応する周波数（１５３. ６ｋＨｚ）のクロックＡの発生回路、３は論理（１）に対応する周波数（８３. ２ｋＨｚ）のクロックＢの発生回路である。
【０００３】
４はこれらクロックＡ，Ｂの信号を選択する切り替えスイッチ手段であり、変調すべき論理（０）並びに（１）に対応する論理データＴＸＤにより切り替え制御される。５はこの切り替えスイッチ手段４を介して選択されるクロックＡ，Ｂの信号を７０分の１に周波数低減するカウンタ手段であり、クロックを７０カウントするとトグルする。
【０００４】
従って、このカウンタ手段の出力信号Ｍは、論理（０）の周波数が２２００Ｈｚ（実際は２１９４. ３Ｈｚ）、論理（１）の周波数が１２００Ｈｚ（実際は１１９６. ９Ｈｚ）のＦＳＫ変調信号となる。
【０００５】
【発明が解決しようとする課題】
このような構成のＦＳＫ変調器構成では、モデム用のＩＣが必要であり、ハードウェアとしてモデムＩＣに内臓される２種類のクロック信号の発生手段を必要とする。
【０００６】
ワンチップマイクロコンピュータを使用する回路設計において、モデムを用いて外部環境と通信する場合は、モデムを別途接続するか又はボード上にモデムＩＣを実装する必要があり、ハードウェアのコストアップの要因、小型化の障害要因となる。
【０００７】
本発明は、ワンチップマイクロコンピュータ内に標準的に具備する機能とソフトウェアにより、特別なハードウェア手段を必要とすることなしで、所定の規格に準拠した変調信号を発生可能な変調器を実現せしめることを目的とする。
【０００８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載発明の特徴は、所定の規格に準拠した変調器において、
クロック信号をカウントして所定の規格に準拠した変調信号を出力するカウンタ手段と、
このカウンタ手段のカウント値を、主メモリと端数メモリに分けて記憶する複数個のメモリ手段と、
マイクロコンピュータ手段内で作成された論理データに従って前記メモリ手段の出力を選択的に合成して前記カウント値を出力するマルチプレクサ手段と、
を具備する点にある。
【００１０】
請求項２記載発明の特徴は、前記メモリ手段、マイクロコンピュータ手段、カウンタ手段は、ワンチップマイクロコンピュータ搭載要素で構成されている点にある。
【００１１】
【発明の実施の形態】
以下本発明実施態様を、図面を用いて説明する。図１は本発明にかかる変調器の一実施例を示すブロック線図である。実施例ではＢｅｌｌ規格のＦＳＫ変調器の例を説明する。論理（０）に対応するメモリ手段は、位相０°の場合のメモリ手段（ａ）、位相２４０°の場合のメモリ手段（ｂ）、位相１２０°の場合のメモリ手段（ｃ）の３個のメモリ手段で構成される。
【００１２】
論理（１）に対応するメモリ手段は、位相０°の場合のメモリ手段（ｄ）、位相２４０°の場合のメモリ手段（ｅ）、位相１２０°の場合のメモリ手段（ｆ）の３個のメモリ手段で構成される。
【００１３】
論理（０）に対応するメモリ手段（ａ）は、主メモリ６ａと端数メモリ６ｂよりなる。メモリ手段（ｂ）は、主メモリ７ａと端数メモリ７ｂよりなる。メモリ手段（ｃ）は、主メモリ８ａと端数メモリ８ｂよりなる。
【００１４】
論理（１）に対応するメモリ手段（ｄ）は、主メモリ９ａと端数メモリ９ｂよりなる。メモリ手段（ｅ）は、主メモリ１０ａと端数メモリ１０ｂよりなる。メモリ手段（ｆ）は、主メモリ１１ａと端数メモリ１１ｂよりなる。
【００１５】
論理（０）に対応するメモリ手段（ａ）の主メモリ６ａには、短い基準パルス幅をＳとするとき、Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ６ｂには２Ｓ／３のカウント値が格納されている。メモリ手段（ｂ）の主メモリ８ａには、Ｓ／３, Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ６ｂにはＳ／３のカウント値が格納されている。メモリ手段（ｃ）の主メモリ９ａには、２Ｓ／３, Ｓ, Ｓ, Ｓの順にカウント値が格納され、この順序で読み出される。端数メモリ８ｂの内容はブランク０が格納されている。
【００１６】
論理（１）に対応するメモリ手段（ｄ）の主メモリ９ａには長い基準パルス幅をＬとするとき、Ｌ, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ９ｂの内容はブランク０が格納されている。パターン（ｅ）の主メモリ１０ａには、Ｌ／３, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ１０ｂには２Ｌ／３のカウント値が格納されている。メモリ手段（ｆ）の主メモリ１１ａには、２Ｌ／３, Ｌの順にカウント値が格納され、この順序で読み出される。端数メモリ１１ｂにはＬ／３のカウント値が格納されている。
【００１７】
１２はマルチプレクサ手段であり、マイクロコンピュータ手段内で論理的に作成された論理データにより制御され、メモリ手段の主メモリ及び端数メモリに格納されたカウント値を読み出して合成する。この合成出力がカウンタ手段１３におけるクロック信号ＣＬＫをカウントアップする値に相当する。合成出力にある波の長さをカウンタ手段１３がクロック信号ＣＬＫにより計測する。カウンタ手段１３はカウントアップするとトグルし、ＦＳＫ信号Ｍを出力する。
【００１８】
次に図２により短い基準パルス幅Ｓ及び長い基準パルス幅Ｌにつき説明する。１２００ビット／秒の１ビット時間は８３３. ３…μＳであり、これは２５００／３μＳと表される。論理（１）のとき（１２００Ｈｚ）の半波長は４１６. ６…μＳであり、これは２５００／６μＳと表される。このパルス幅を長い基準パルス幅Ｌとする。
同様に、論理（０）のとき（２２００Ｈｚ）の半波長は２１７. ２７…μＳであり、これは２５００／１１μＳと表される。このパルス幅を短い基準パルス幅Ｓとする。
【００１９】
このことから、１ビット時間の２５００／３μＳの期間に、Ｌは２個、Ｓは３・２／３個入ることがわかる。図２に示すように、ＦＳＫ信号波形を正弦波に置き換えて考えると、あるビット（論理０）のスタート時に波形の位相が０°だとしたら、次のビット（論理０）のスタート時の位相は２４０°、その次は０°（３６０°）になる。つまり、３回ビット（論理０）あると信号波形の位相は１回りする。
一方、１ビット時間＝２＊Ｌのため、論理（１）のときには位相は変化しない。
【００２０】
実際の変調態様は、図２のように論理（０）に３態様、論理（１）に３態様の６態様のみを考えればよい。この６態様が図１で説明したメモリ手段（ａ）乃至（ｆ）の主メモリ及び端数メモリ手段に格納されたカウント値である。
【００２１】
次に図３のフローチャートに基き、プログラムで制御されるマルチプレクサ手段１２の信号処理手順を説明する。まず初期状態では論理（０）、位相０°にセットされるので、論理と位相の判断ステップはそのまま通過し、メモリ手段の選択ステップでは（ａ）が選択され、前の端数保管データ（この場合は０）に主メモリのカウント値が前段に加えられる。
【００２２】
次のステップでは選択されているメモリ手段（ａ）の端数メモリのカウント値（この場合は２Ｓ／３）が端数保管データとして前のデータに上書きされて格納され、メモリ手段（ａ）のカウント値がカウンタ手段１３に与えられる。
【００２３】
次のステップでは全データの終了がチェックされ、終了でなければ次の論理が判断され、論理（０）であれば位相に２４０°が加えられ、論理（１）であれば位相操作せずに論理と位相データが入力され最初の論理と位相の判断ステップに戻る。
以下同様なルーチン処理を実行して全データ終了でプログラムのフローを終了する。
【００２５】
以上説明したように、本発明によれば必要とする構成要素であるカウンタ、メモリ手段は、マイクロコンピュータの周辺機器としてワンチップマイクロコンピュータ上に標準搭載されていることが多いので、この機能はワンチップマイクロコンピュータ１つで実現できる。
【００２６】
即ち、本発明によれば、特別なモデム用のＩＣを導入することなく、所定の規格に準拠したＦＳＫ変調器を実現することが容易である。また本発明では、乗除算機能は使用していないので、マイクロコンピュータのパフォーマンスへの影響も少ない。
【図面の簡単な説明】
【図１】本発明に係る変調器の一実施例を示すブロック線図である。
【図２】本発明における６個の変調パターンの説明波形図である。
【図３】本発明におけるマルチプレクサ手段の処理手順を示すフローチャート図である。
【図４】従来のモデムにおける変調器の構成図である。
【符号の説明】
６ａ〜１１ａ 主パターンメモリ
６ｂ〜１１ｂ 端数メモリ
１２ マルチプレクサ手段
１３ カウンタ手段
Claims (2)
- 所定の規格に準拠した変調器において、
クロック信号をカウントして所定の規格に準拠した変調信号を出力するカウンタ手段と、
このカウンタ手段のカウント値を、主メモリと端数メモリに分けて記憶する複数個のメモリ手段と、
マイクロコンピュータ手段内で作成された論理データに従って前記メモリ手段の出力を選択的に合成して前記カウント値を出力するマルチプレクサ手段と、
を具備する変調器。 - 前記メモリ手段、マイクロコンピュータ手段、カウンタ手段は、ワンチップマイクロコンピュータ搭載要素で構成されてなる請求項１記載の変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298681A JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298681A JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002111757A JP2002111757A (ja) | 2002-04-12 |
| JP3909645B2 true JP3909645B2 (ja) | 2007-04-25 |
Family
ID=18780611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000298681A Expired - Fee Related JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3909645B2 (ja) |
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2000
- 2000-09-29 JP JP2000298681A patent/JP3909645B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002111757A (ja) | 2002-04-12 |
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