JP2002111757A - 変調器 - Google Patents
変調器Info
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- JP2002111757A JP2002111757A JP2000298681A JP2000298681A JP2002111757A JP 2002111757 A JP2002111757 A JP 2002111757A JP 2000298681 A JP2000298681 A JP 2000298681A JP 2000298681 A JP2000298681 A JP 2000298681A JP 2002111757 A JP2002111757 A JP 2002111757A
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- memory
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Abstract
(57)【要約】
【課題】 ワンチップマイクロコンピュータ内に標準的
に具備する機能とソフトウェアにより、特別なハードウ
ェア手段を必要とすることなしで、所定の規格に準拠し
た変調信号を発生可能な変調器を実現せしめる。 【解決手段】 所定の規格に準拠した変調器において、
パルス幅のパターンを複数個に分けて記憶する複数個の
パターンメモリ手段と、マイクロコンピュータ手段内で
論理的に作成した調歩同期パターンにより制御され、前
記パターンメモリ手段の出力を選択的に合成するマルチ
プレクサ手段と、このマルチプレクサ手段の合成出力に
基づいてクロック信号をカウントして所定の規格に準拠
した変調信号を出力するカウンタ手段とを具備する。
に具備する機能とソフトウェアにより、特別なハードウ
ェア手段を必要とすることなしで、所定の規格に準拠し
た変調信号を発生可能な変調器を実現せしめる。 【解決手段】 所定の規格に準拠した変調器において、
パルス幅のパターンを複数個に分けて記憶する複数個の
パターンメモリ手段と、マイクロコンピュータ手段内で
論理的に作成した調歩同期パターンにより制御され、前
記パターンメモリ手段の出力を選択的に合成するマルチ
プレクサ手段と、このマルチプレクサ手段の合成出力に
基づいてクロック信号をカウントして所定の規格に準拠
した変調信号を出力するカウンタ手段とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、所定の規格に準拠
した変調器の改善に関する。
した変調器の改善に関する。
【０００２】
【従来の技術】図４に基いて、従来の一般的モデムにお
けるＢｅｌｌ２０２規格のＦＳＫ変調器の構成を説明す
る。ブロック１はモデムの変調器部分であり、２は論理
（０）に対応する周波数（１５３. ６ｋＨｚ）のクロッ
クＡの発生回路、３は論理（１）に対応する周波数（８
３. ２ｋＨｚ）のクロックＢの発生回路である。
けるＢｅｌｌ２０２規格のＦＳＫ変調器の構成を説明す
る。ブロック１はモデムの変調器部分であり、２は論理
（０）に対応する周波数（１５３. ６ｋＨｚ）のクロッ
クＡの発生回路、３は論理（１）に対応する周波数（８
３. ２ｋＨｚ）のクロックＢの発生回路である。
【０００３】４はこれらクロックＡ，Ｂの信号を選択す
る切り替えスイッチ手段であり、変調すべき論理（０）
並びに（１）に対応する制御信号ＴＸＤにより切り替え
制御される。５はこの切り替えスイッチ手段４を介して
選択されるクロックＡ，Ｂの信号を７０分の１に周波数
低減するカウンタ手段であり、クロックを７０カウント
するとトグルする。
る切り替えスイッチ手段であり、変調すべき論理（０）
並びに（１）に対応する制御信号ＴＸＤにより切り替え
制御される。５はこの切り替えスイッチ手段４を介して
選択されるクロックＡ，Ｂの信号を７０分の１に周波数
低減するカウンタ手段であり、クロックを７０カウント
するとトグルする。
【０００４】従って、このカウンタ手段の出力信号Ｍ
は、論理（０）の周波数が２２００Ｈｚ（実際は２１９
４. ３Ｈｚ）、論理（１）の周波数が１２００Ｈｚ（実
際は１１９６. ９Ｈｚ）のＦＳＫ変調信号となる。
は、論理（０）の周波数が２２００Ｈｚ（実際は２１９
４. ３Ｈｚ）、論理（１）の周波数が１２００Ｈｚ（実
際は１１９６. ９Ｈｚ）のＦＳＫ変調信号となる。
【０００５】
【発明が解決しようとする課題】このような構成のＦＳ
Ｋ変調器構成では、モデム用のＩＣが必要であり、ハー
ドウェアとしてモデムＩＣに内臓される２種類のクロッ
ク信号の発生手段を必要とする。
Ｋ変調器構成では、モデム用のＩＣが必要であり、ハー
ドウェアとしてモデムＩＣに内臓される２種類のクロッ
ク信号の発生手段を必要とする。
【０００６】ワンチップマイクロコンピュータを使用す
る回路設計において、モデムを用いて外部環境と通信す
る場合は、モデムを別途接続するか又はボード上にモデ
ムＩＣを実装する必要があり、ハードウェアのコストア
ップの要因、小型化の障害要因となる。
る回路設計において、モデムを用いて外部環境と通信す
る場合は、モデムを別途接続するか又はボード上にモデ
ムＩＣを実装する必要があり、ハードウェアのコストア
ップの要因、小型化の障害要因となる。
【０００７】本発明は、ワンチップマイクロコンピュー
タ内に標準的に具備する機能とソフトウェアにより、特
別なハードウェア手段を必要とすることなしで、所定の
規格に準拠した変調信号を発生可能な変調器を実現せし
めることを目的とする。
タ内に標準的に具備する機能とソフトウェアにより、特
別なハードウェア手段を必要とすることなしで、所定の
規格に準拠した変調信号を発生可能な変調器を実現せし
めることを目的とする。
【０００８】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載発明の特徴は、所
定の規格に準拠した変調器において、パルス幅のパター
ンを複数個に分けて記憶する複数個のパターンメモリ手
段と、マイクロコンピュータ手段内で論理的に作成した
調歩同期パターンにより制御され、前記パターンメモリ
手段の出力を選択的に合成するマルチプレクサ手段と、
このマルチプレクサ手段の合成出力に基づいてクロック
信号をカウントして所定の規格に準拠した変調信号を出
力するカウンタ手段とを具備する点にある。
るために、本発明のうち請求項１記載発明の特徴は、所
定の規格に準拠した変調器において、パルス幅のパター
ンを複数個に分けて記憶する複数個のパターンメモリ手
段と、マイクロコンピュータ手段内で論理的に作成した
調歩同期パターンにより制御され、前記パターンメモリ
手段の出力を選択的に合成するマルチプレクサ手段と、
このマルチプレクサ手段の合成出力に基づいてクロック
信号をカウントして所定の規格に準拠した変調信号を出
力するカウンタ手段とを具備する点にある。
【０００９】請求項２記載発明の特徴は、複数個のパタ
ーンメモリ手段は、論理（１）でｎ個（ｎは整数）、論
理（０）でｎ個のパルス幅のパターンに分けて記憶され
ている点にある。
ーンメモリ手段は、論理（１）でｎ個（ｎは整数）、論
理（０）でｎ個のパルス幅のパターンに分けて記憶され
ている点にある。
【００１０】請求項３記載発明の特徴は、前記メモリ手
段、マイクロコンピュータ手段、カウンタ手段は、ワン
チップマイクロコンピュータ搭載要素で構成されている
点にある。
段、マイクロコンピュータ手段、カウンタ手段は、ワン
チップマイクロコンピュータ搭載要素で構成されている
点にある。
【００１１】
【発明の実施の形態】以下本発明実施態様を、図面を用
いて説明する。図１は本発明にかかる変調器の一実施例
を示すブロック線図である。実施例ではＢｅｌｌ規格の
ＦＳＫ変調器の例を説明する。論理（０）に対応するパ
ターンメモリ手段は、位相０°の場合のパターン
（ａ）、位相２４０°の場合のパターン（ｂ）、位相１
２０°の場合のパターン（ｃ）の３パターンで構成され
る。
いて説明する。図１は本発明にかかる変調器の一実施例
を示すブロック線図である。実施例ではＢｅｌｌ規格の
ＦＳＫ変調器の例を説明する。論理（０）に対応するパ
ターンメモリ手段は、位相０°の場合のパターン
（ａ）、位相２４０°の場合のパターン（ｂ）、位相１
２０°の場合のパターン（ｃ）の３パターンで構成され
る。
【００１２】論理（１）に対応するパターンメモリ手段
は、位相０°の場合のパターン（ｄ）、位相２４０°の
場合のパターン（ｅ）、位相１２０°の場合のパターン
（ｆ）の３パターンで構成される.
は、位相０°の場合のパターン（ｄ）、位相２４０°の
場合のパターン（ｅ）、位相１２０°の場合のパターン
（ｆ）の３パターンで構成される.
【００１３】論理（０）に対応するパターン（ａ）は、
主パターンメモリ６ａと端数メモリ６ｂよりなる。パタ
ーン（ｂ）は、主パターンメモリ７ａと端数メモリ７ｂ
よりなる。パターン（ｃ）は、主パターンメモリ８ａと
端数メモリ８ｂよりなる。
主パターンメモリ６ａと端数メモリ６ｂよりなる。パタ
ーン（ｂ）は、主パターンメモリ７ａと端数メモリ７ｂ
よりなる。パターン（ｃ）は、主パターンメモリ８ａと
端数メモリ８ｂよりなる。
【００１４】論理（１）に対応するパターン（ｄ）は、
主パターンメモリ９ａと端数メモリ９ｂよりなる。パタ
ーン（ｅ）は、主パターンメモリ１０ａと端数メモリ１
０ｂよりなる。パターン（ｆ）は、主パターンメモリ１
１ａと端数メモリ１１ｂよりなる。
主パターンメモリ９ａと端数メモリ９ｂよりなる。パタ
ーン（ｅ）は、主パターンメモリ１０ａと端数メモリ１
０ｂよりなる。パターン（ｆ）は、主パターンメモリ１
１ａと端数メモリ１１ｂよりなる。
【００１５】論理（０）に対応するパターン（ａ）の主
パターンメモリ６ａには、短い基準パルス幅をＳとする
とき、Ｓ, Ｓ, Ｓの順に格納され、この順序で読み出さ
れる。端数メモリ６ｂには２Ｓ／３が格納されている。
パターン（ｂ）の主パターンメモリ８ａには、Ｓ／３,
Ｓ, Ｓ, Ｓの順に格納され、この順序で読み出される。
端数メモリ６ｂにはＳ／３が格納されている。パターン
（ｃ）の主パターンメモリ９ａには、２Ｓ／３, Ｓ,
Ｓ, Ｓの順に格納され、この順序で読み出される。端数
メモリ８ｂの内容はブランク０が格納されている
パターンメモリ６ａには、短い基準パルス幅をＳとする
とき、Ｓ, Ｓ, Ｓの順に格納され、この順序で読み出さ
れる。端数メモリ６ｂには２Ｓ／３が格納されている。
パターン（ｂ）の主パターンメモリ８ａには、Ｓ／３,
Ｓ, Ｓ, Ｓの順に格納され、この順序で読み出される。
端数メモリ６ｂにはＳ／３が格納されている。パターン
（ｃ）の主パターンメモリ９ａには、２Ｓ／３, Ｓ,
Ｓ, Ｓの順に格納され、この順序で読み出される。端数
メモリ８ｂの内容はブランク０が格納されている
【００１６】論理（１）に対応するパターン（ｄ）の主
パターンメモリ９ａには長い基準パルス幅をＬとすると
き、Ｌ, Ｌの順に格納され、この順序で読み出される。
端数メモリ９ｂの内容はブランク０が格納されている。
パターン（ｅ）の主パターンメモリ１０ａには、Ｌ／
３, Ｌの順に格納され、この順序で読み出される。端数
メモリ１０ｂには２Ｌ／３が格納されている。パターン
（ｆ）の主パターンメモリ１１ａには、２Ｌ／３, Ｌの
順に格納され、この順序で読み出される。端数メモリ１
１ｂにははＬ／３が格納されている。
パターンメモリ９ａには長い基準パルス幅をＬとすると
き、Ｌ, Ｌの順に格納され、この順序で読み出される。
端数メモリ９ｂの内容はブランク０が格納されている。
パターン（ｅ）の主パターンメモリ１０ａには、Ｌ／
３, Ｌの順に格納され、この順序で読み出される。端数
メモリ１０ｂには２Ｌ／３が格納されている。パターン
（ｆ）の主パターンメモリ１１ａには、２Ｌ／３, Ｌの
順に格納され、この順序で読み出される。端数メモリ１
１ｂにははＬ／３が格納されている。
【００１７】１２はマルチプレクサ手段であり、マイク
ロコンピュータ手段内で論理的に作成された調歩同期パ
ターンにより制御され、パターンメモリ手段の各パター
ンに格納されたパルス幅信号を読み出して合成する。こ
の合成出力がカウンタ手段１３におけるクロック信号Ｃ
ＬＫのカウント値に相当する。合成出力にある波の長さ
をカウンタ手段１３がクロック信号ＣＬＫにより計測す
る。カウンタ手段１３はカウントアップするとトグル
し、ＦＳＫ信号Ｍを出力する。
ロコンピュータ手段内で論理的に作成された調歩同期パ
ターンにより制御され、パターンメモリ手段の各パター
ンに格納されたパルス幅信号を読み出して合成する。こ
の合成出力がカウンタ手段１３におけるクロック信号Ｃ
ＬＫのカウント値に相当する。合成出力にある波の長さ
をカウンタ手段１３がクロック信号ＣＬＫにより計測す
る。カウンタ手段１３はカウントアップするとトグル
し、ＦＳＫ信号Ｍを出力する。
【００１８】次に図２により短い基準パルス幅Ｓ及び長
い基準パルス幅Ｌにつき説明する。１２００ビット／秒
の１ビット時間は８３３. ３…μＳであり、これは２５
００／３μＳと表される。論理（１）のとき（１２００
Ｈｚ）の半波長は４１６. ６…μＳであり、これは２５
００／６μＳと表される。このパルス幅を長い基準パル
ス幅Ｌとする。同様に、論理（０）のとき（２２００Ｈ
ｚ）の半波長は２１７. ２７…μＳであり、これは２５
００／１１μＳと表される。このパルス幅を短い基準パ
ルス幅Ｓとする。
い基準パルス幅Ｌにつき説明する。１２００ビット／秒
の１ビット時間は８３３. ３…μＳであり、これは２５
００／３μＳと表される。論理（１）のとき（１２００
Ｈｚ）の半波長は４１６. ６…μＳであり、これは２５
００／６μＳと表される。このパルス幅を長い基準パル
ス幅Ｌとする。同様に、論理（０）のとき（２２００Ｈ
ｚ）の半波長は２１７. ２７…μＳであり、これは２５
００／１１μＳと表される。このパルス幅を短い基準パ
ルス幅Ｓとする。
【００１９】このことから、１ビット時間の２５００／
３μＳの期間に、Ｌは２個、Ｓは３・２／３個入ること
がわかる。図２に示すように、ＦＳＫ信号波形を正弦波
に置き換えて考えると、あるビット（論理０）のスター
ト時に波形の位相が０°だとしたら、次のビット（論理
０）のスタート時の位相は２４０°、その次は０°（３
６０°）になる。つまり、３回ビット（論理０）あると
信号波形の位相は１回りする。一方、１ビット時間＝２
＊Ｌのため、論理（１）のときには位相は変化しない。
３μＳの期間に、Ｌは２個、Ｓは３・２／３個入ること
がわかる。図２に示すように、ＦＳＫ信号波形を正弦波
に置き換えて考えると、あるビット（論理０）のスター
ト時に波形の位相が０°だとしたら、次のビット（論理
０）のスタート時の位相は２４０°、その次は０°（３
６０°）になる。つまり、３回ビット（論理０）あると
信号波形の位相は１回りする。一方、１ビット時間＝２
＊Ｌのため、論理（１）のときには位相は変化しない。
【００２０】実際の変調パターンは、図２のように論理
（０）に３パターン、論理（１）に３パターンの６パタ
ーンのみを考えればよい。この６パターンが図１で説明
した（ａ）乃至（ｆ）のパターンメモリ手段に格納され
たパターンである。
（０）に３パターン、論理（１）に３パターンの６パタ
ーンのみを考えればよい。この６パターンが図１で説明
した（ａ）乃至（ｆ）のパターンメモリ手段に格納され
たパターンである。
【００２１】次に図３のフローチャートに基き、プログ
ラムで制御されるマルチプレクサ手段１２の信号処理手
順を説明する。まず初期状態では論理（０）、位相０°
にセットされるので、論理と位相の判断ステップはその
まま通過し、パターンメモリの選択ステップでは（ａ）
が選択され、前の端数保管データ（この場合は０）に主
パターンメモリデータの前段に加えられる。
ラムで制御されるマルチプレクサ手段１２の信号処理手
順を説明する。まず初期状態では論理（０）、位相０°
にセットされるので、論理と位相の判断ステップはその
まま通過し、パターンメモリの選択ステップでは（ａ）
が選択され、前の端数保管データ（この場合は０）に主
パターンメモリデータの前段に加えられる。
【００２２】次のステップでは選択されているパターン
（ａ）の端数メモリデータ（この場合は２Ｓ／３）が端
数保管データとして前のデータに上書きされて格納さ
れ、パターンメモリ（ａ）のデータがカウンタ手段１３
に与えられる。
（ａ）の端数メモリデータ（この場合は２Ｓ／３）が端
数保管データとして前のデータに上書きされて格納さ
れ、パターンメモリ（ａ）のデータがカウンタ手段１３
に与えられる。
【００２３】次のステップでは全データの終了がチェッ
クされ、終了でなければ次の論理が判断され、論理
（０）であれば位相に２４０°が加えられ、論理（１）
であれば位相操作せずに論理と位相データが入力され最
初の論理と位相の判断ステップに戻る。以下同様なルー
チン処理を実行して全データ終了でプログラムのフロー
を終了する。
クされ、終了でなければ次の論理が判断され、論理
（０）であれば位相に２４０°が加えられ、論理（１）
であれば位相操作せずに論理と位相データが入力され最
初の論理と位相の判断ステップに戻る。以下同様なルー
チン処理を実行して全データ終了でプログラムのフロー
を終了する。
【００２４】なお、複数個のパターンメモリ手段は、論
理（１）でｎ個（ｎは整数）、論理（０）でｎ個のパル
ス幅のパターンに分けて記憶する構成にしてもよい。
理（１）でｎ個（ｎは整数）、論理（０）でｎ個のパル
ス幅のパターンに分けて記憶する構成にしてもよい。
【００２５】
【発明の効果】以上説明したように、本発明によれば必
要とする構成要素であるカウンタ、パターンメモリ手段
は、マイクロコンピュータの周辺機器としてワンチップ
マイクロコンピュータ上に標準搭載されていることが多
いので、この機能はワンチップマイクロコンピュータ１
つで実現できる。
要とする構成要素であるカウンタ、パターンメモリ手段
は、マイクロコンピュータの周辺機器としてワンチップ
マイクロコンピュータ上に標準搭載されていることが多
いので、この機能はワンチップマイクロコンピュータ１
つで実現できる。
【００２６】即ち、本発明によれば、特別なモデム用の
ＩＣを導入することなく、所定の規格に準拠したＦＳＫ
変調器を実現することが容易である。また本発明では、
乗除算機能は使用していないので、マイクロコンピュー
タのパフォーマンスへの影響も少ない。
ＩＣを導入することなく、所定の規格に準拠したＦＳＫ
変調器を実現することが容易である。また本発明では、
乗除算機能は使用していないので、マイクロコンピュー
タのパフォーマンスへの影響も少ない。
【図１】本発明に係る変調器の一実施例を示すブロック
線図である。
線図である。
【図２】本発明における６個の変調パターンの説明波形
図である。
図である。
【図３】本発明におけるマルチプレクサ手段の処理手順
を示すフローチャート図である。
を示すフローチャート図である。
【図４】従来のモデムにおける変調器の構成図である。
６ａ〜１１ａ 主パターンメモリ ６ｂ〜１１ｂ 端数メモリ １２ マルチプレクサ手段 １３ カウンタ手段
Claims (3)
- 【請求項１】所定の規格に準拠した変調器において、パ
ルス幅のパターンを複数個に分けて記憶する複数個のパ
ターンメモリ手段と、マイクロコンピュータ手段内で論
理的に作成した調歩同期パターンにより制御され、前記
パターンメモリ手段の出力を選択的に合成するマルチプ
レクサ手段と、このマルチプレクサ手段の合成出力に基
づいてクロック信号をカウントして所定の規格に準拠し
た変調信号を出力するカウンタ手段とを具備する変調
器。 - 【請求項２】複数個のパターンメモリ手段は、論理
（１）でｎ個（ｎは整数）、論理（０）でｎ個のパルス
幅のパターンに分けて記憶することを特徴とする請求項
１記載の変調器。 - 【請求項３】前記パターンメモリ手段、マイクロコンピ
ュータ手段、カウンタ手段は、ワンチップマイクロコン
ピュータ搭載要素で構成されてなる請求項１または２記
載の変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298681A JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298681A JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002111757A true JP2002111757A (ja) | 2002-04-12 |
| JP3909645B2 JP3909645B2 (ja) | 2007-04-25 |
Family
ID=18780611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000298681A Expired - Fee Related JP3909645B2 (ja) | 2000-09-29 | 2000-09-29 | 変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3909645B2 (ja) |
-
2000
- 2000-09-29 JP JP2000298681A patent/JP3909645B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3909645B2 (ja) | 2007-04-25 |
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