JP5015793B2 - 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法 - Google Patents

周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法 Download PDF

Info

Publication number
JP5015793B2
JP5015793B2 JP2007545104A JP2007545104A JP5015793B2 JP 5015793 B2 JP5015793 B2 JP 5015793B2 JP 2007545104 A JP2007545104 A JP 2007545104A JP 2007545104 A JP2007545104 A JP 2007545104A JP 5015793 B2 JP5015793 B2 JP 5015793B2
Authority
JP
Japan
Prior art keywords
frequency
digital
output signal
synthesizer
sweep
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007545104A
Other languages
English (en)
Other versions
JP2008523694A (ja
JP2008523694A5 (ja
Inventor
ハンス・ヨーガン・タコルスキー
Original Assignee
アナログ ディヴァイスィズ インク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アナログ ディヴァイスィズ インク filed Critical アナログ ディヴァイスィズ インク
Publication of JP2008523694A publication Critical patent/JP2008523694A/ja
Publication of JP2008523694A5 publication Critical patent/JP2008523694A5/ja
Application granted granted Critical
Publication of JP5015793B2 publication Critical patent/JP5015793B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

本発明は、周波数掃引の複数の周波数を通して周波数が掃引される、周波数掃引合成出力信号を生成するためのデジタル周波数シンセサイザおよび方法に関する。
デジタル周波数シンセサイザは、掃引周波数の出力信号波形を合成するために一般に使用され、この出力信号波形の周波数は、周波数掃引を生成するため、複数の周波数を通して段階付けられる。一般的な従来技術のデジタル周波数シンセサイザが、図１に示されており、全体として参照符号100によって示されている。この従来技術のデジタル周波数シンセサイザ100は、出力端子102上で周波数掃引合成出力信号を生成する直接デジタル周波数シンセサイザ101を含む。直接デジタルシンセサイザ101は、数値制御されたオシレータ(図示せず)を含み、このオシレータは、システムクロックによってクロック制御され、直接デジタルシンセサイザ101の周波数制御入力104に与えられた周波数制御デジタルワードに応答して、合成される出力信号の位相を示すデジタルデータワードを順次生成する。直接デジタルシンセサイザ101内のデジタル信号処理回路(やはり図示せず)は、数値制御されたオシレータ(図示せず)からのデジタルデータワードを、位相に依存した振幅デジタルワードに変換し、この位相依存振幅デジタルワードは、デジタルアナログ変換器(図示せず)、また直接デジタルシンセサイザ101内で、合成された出力信号波形に変換され、合成された出力信号が、出力端子102上で生成される。周波数制御入力104に与えられる周波数制御デジタルワードの値を周期的に適切に変更することによって、出力端子102上で生成される合成出力信号の周波数は、周波数掃引によって合成出力信号の周波数を掃引するため、それに応じて変更される。システムクロック信号は一般に、外部から導出され、デジタル周波数シンセサイザ100のシステムクロック入力端子105に与えられ、次に、直接デジタルシンセサイザ101のクロック入力106に与えられる。一般に、数値制御オシレータは、モジュロMアキュムレータを含み、このアキュムレータは、周波数制御デジタルワードの値が周波数制御入力104に順次与えられる間、周波数制御デジタルワードの各値を繰り返して累積する。直接デジタルシンセサイザ101のリセット入力108が、直接デジタルシンセサイザ101の数値制御オシレータおよびデジタル信号処理回路をリセットするためのリセット信号を与えるために設けられる。
周波数制御デジタルワードの値、および周波数制御デジタルワードの値が直接デジタルシンセサイザ101の周波数制御入力104に与えられるレートおよびシーケンスは外部で、例えばコンピュータによって、または図１に示されるようにマイクロコントローラ110によって決定される。デジタル周波数シンセサイザ100は、直接デジタルシンセサイザ101の周波数制御入力104に与えられる周波数制御デジタルワードの現在の値と、その次の値を交互に格納するアドレス可能な周波数制御デジタルワード格納レジスタ112の対を含む。マイクロコントローラ110によって決定された周波数制御デジタルワードの値は、マイクロコントローラ110によって、デジタル周波数シンセサイザ100のシリアル通信ポート115および非同期デジタルインターフェース回路114を介して周波数制御デジタルワード格納レジスタ112に適切なシーケンスで与えられる。周波数制御デジタルワードの現在の値と次の値が、周波数制御デジタルワード格納レジスタ112のうちの1つに交互に格納され、周波数制御デジタルワードの次の値と現在の値が周波数制御デジタルワード格納レジスタ112のうちのもう一方に交互に格納されるように、周波数制御デジタルワードの交互の値が、各周波数制御デジタルワード格納レジスタ112に書き込まれる。したがって、周波数制御デジタルワード格納レジスタ112のうちの1つから周波数制御デジタルワードの現在の値が直接デジタルシンセサイザ101の周波数制御入力104に与えられている間、周波数制御デジタルワードの次の値は、周波数制御デジタルワード格納レジスタ112のうちのもう一方に書き込まれている。
デジタル周波数シンセサイザ100のマルチプレクサ116は、各周波数制御デジタルワード格納レジスタ112内に格納された周波数制御デジタルワードの値を直接デジタルシンセサイザ101の周波数制御入力104に選択的に交互に与えるように、マイクロコントローラ110の制御の下で動作する。マイクロコントローラ110によってデジタル周波数シンセサイザ100の端子118を介してマルチプレクサ116に与えられるタイミング信号は、周波数制御デジタルワード格納レジスタ112内に格納された周波数制御デジタルワードの値を選択的に交互に与えるようにマルチプレクサ116を動作させる。マイクロコントローラ110からのリセット信号は、直接デジタルシンセサイザ101をリセットするため、デジタル周波数シンセサイザ100の端子120を介して直接デジタルシンセサイザ101のリセット入力108に与えられる。
出力端子102上で生成された合成出力信号の出力周波数は、以下の数式によって表わすことができる。
Figure 0005015793
ただし、
foutは、合成出力信号の周波数であり、
fsは、直接デジタルシンセサイザ101、そしてアキュムレータがクロック制御される、システムクロック入力端子105に与えられるシステムクロック信号の周波数であり、
FCDは、アキュムレータに与えられる周波数制御デジタルワードの値であり、
MODは、アキュムレータのモジュロMの値である。
事前定義された周波数掃引で周波数掃引合成出力信号を生成するため、周波数掃引は、周波数領域および時間領域で定義されなければならない。一般に、合成周波数出力信号は、周波数の昇順または降順で、一般には周波数の昇順で、周波数のシーケンスを通して掃引される。したがって、合成出力信号が掃引される周波数のシーケンスが周波数の昇順である場合、一般に周波数領域は、周波数掃引の最低の周波数である開始周波数、および周波数掃引の最高の周波数である終了周波数、ならびに周波数を段階付ける周波数の数によって定義される。周波数掃引の時間領域は、各周波数ステップの継続時間、換言すると、合成出力信号の周波数の2つの連続した変化間の時間間隔よって定義される。周波数掃引の各周波数ステップの間、周波数掃引合成出力信号が周波数バーストによって与えられる場合、各周波数ステップの継続時間内の各周波数バーストの継続時間もまた、周波数掃引の時間領域の一部として定義されなければならない。したがって、デジタル周波数シンセサイザ100内で、周波数領域で周波数掃引を定義するデータは、インターフェース回路114を介してデータレジスタ112に書き込まれ、時間領域で周波数掃引を定義するデータは、マイクロコントローラ110によってタイミング端子118を介して供給される。所望の周波数掃引合成出力信号の周波数掃引の周波数および時間領域を定義するデータをデジタル周波数シンセサイザに供給するための他の構成が、当業者には知られているであろう。
一般に、デジタル周波数シンセサイザによって生成される周波数掃引合成出力信号の周波数掃引は、時間に対する事前定義された関係を用いて生成されることが望ましい。たとえば、多くの場合では、デジタル周波数シンセサイザによって生成される周波数掃引は、時間に対する事前定義された線形関係を用いて生成され、各周波数ステップの継続時間が一定であることが望ましい。こうした周波数掃引は、周波数制御デジタルワードの値を直接デジタルシンセサイザの周波数制御入力に一定のレートで与えることによって生成される。一般に、従来知られているデジタル周波数シンセサイザでは、周波数制御デジタルワードの値がデジタル周波数シンセサイザに必ずしも時間どおりに供給されるとは限らず、あるいは周波数制御デジタルワードの値が時間どおりに提供される場合、それが直接デジタルシンセサイザに必ずしも時間どおりに与えられるとは限らないので、時間に対して周波数掃引の線形性を達成することは難しい。これは、周波数制御デジタルワードの値が、たとえば図１を参照して述べたような外部装置によって計算され、直接デジタルシンセサイザに与えられるという事実のためであり、図１では、周波数制御デジタルワードの値は、マイクロコントローラ110によって計算され、マイクロコントローラ110の制御の下で直接デジタルシンセサイザ101の周波数制御入力104に与えられる。一般に、こうした装置は、他の機能およびタスクを実施し、その結果、周波数制御デジタルワードの次の値を与える際に遅延が生じることがある。その場合、時間に対して周波数掃引の事前定義された関係は、もはや存在しない。これは望ましくない。
本発明は、周波数掃引された合成周波数出力信号を生成するためのデジタル周波数シンセサイザおよび方法を提供することを目的としており、この出力信号の周波数は、事前定義された時間関係を用いて、周波数掃引の複数の周波数を通して掃引される。
本発明によれば、周波数掃引合成出力信号を生成するためのデジタル周波数シンセサイザが提供され、該デジタル周波数シンセサイザは、単一のチップ上に実装され、
与えられた周波数制御デジタルワードに応答して周波数の合成出力信号を生成するオンチップの直接デジタル周波数シンセサイザと、
周波数掃引合成出力信号の周波数掃引を周波数領域および時間領域で定義するデータを格納するオンチップのデータ格納回路と、
外部で生成された制御信号を受信する制御端子と、
データ格納回路に格納された周波数領域データから、周波数制御デジタルワードの各値および前記値のシーケンスを決定するオンチップのデータ処理回路と、を備え、
前記シーケンスにおける周波数制御デジタルワードの値は、周波数掃引合成出力信号の生成のために直接デジタル周波数シンセサイザに与えられ、
前記データ処理回路は、周波数制御デジタルワードの値が直接デジタルシンセサイザに与えられるレートを決定するために、および、周波数掃引合成出力信号の生成のために周波数制御デジタルワードの値を前記シーケンスで、かつ決定されたレートで直接デジタル周波数シンセサイザに与えるために、周波数掃引の時間領域を定義するデータ格納回路に格納されたデータ、制御端子に与えられた制御信号、制御端子に与えられた制御信号と周波数掃引の時間領域を定義するデータ格納回路に格納されたデータとの組合せ、のうちの1つに応答する。
本発明の一実施形態では、データ格納回路は、周波数掃引合成出力信号の周波数掃引の開始周波数および終了周波数のうちの1つを示すデータの形で周波数領域データを格納するように構成される。好ましくは、データ格納回路は、周波数掃引合成出力信号の周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値および周波数減分値のうちの1つを示すデータの形で周波数領域データを格納するように構成される。好ましくは、データ格納回路は、周波数掃引合成出力信号の周波数掃引の周波数ステップの数を示すデータの形で周波数領域データを格納するように構成される。
本発明の別の実施形態では、データ格納回路は、周波数掃引合成出力信号の周波数掃引の各周波数ステップの継続時間を示すデータの形で時間領域データを格納するように構成される。好ましくは、データ格納回路は、周波数掃引合成出力信号の周波数掃引の各周波数バーストの継続時間を示すデータの形で時間領域データを格納するように構成される。
本発明の一実施形態では、データ処理回路は、周波数制御デジタルワードの値のシーケンスの第1の値が直接デジタルシンセサイザにいつ与えられるかを決定するため、制御端子に与えられた制御信号に応答する。
本発明の別の実施形態では、データ処理回路は、周波数掃引合成出力信号の周波数掃引の時間領域を決定するため、制御端子に与えられた制御信号に応答する。
本発明のさらなる実施形態では、データ処理回路は、周波数掃引合成出力信号の各周波数ステップの継続時間を決定するため、制御端子に与えられた制御信号に応答する。
本発明のさらなる実施形態では、データ処理回路は、周波数掃引合成出力信号を周波数バーストで生成するために周波数掃引合成出力信号の周波数掃引の各周波数バーストの継続時間を決定するため、制御端子に与えられた制御信号に応答する。
本発明の別の実施形態では、データ処理回路は、各周波数バーストの継続時間と、周波数掃引合成出力信号の対応する周波数ステップの継続時間との比を決定するため、制御端子に与えられた論理制御信号のマークスペース比に応答する。
好ましくは、データ処理回路は、制御端子に与えられた論理制御信号に応答する。
本発明の別の実施形態では、データ処理回路は、データ格納回路内に格納された時間領域データから、周波数掃引の時間領域データを振動信号のサイクル数の関数として計算するように構成され、データ処理回路は、周波数制御デジタルワードの値が直接デジタルシンセサイザに与えられるレートを決定するため、振動信号に応答する。
本発明のさらなる実施形態では、データ処理回路は、周波数掃引合成出力信号の各周波数ステップの継続時間を決定するため、振動信号に応答する。
本発明のさらなる実施形態では、データ処理回路は、周波数掃引合成出力信号を周波数バーストで生成するために周波数掃引合成出力信号の周波数掃引の各周波数バーストの継続時間を決定するため、振動信号に応答する。
本発明の一実施形態では、データ処理回路が応答する振動信号は、デジタル周波数シンセサイザがクロック制御されるシステムクロック信号である。好ましくは、システムクロック信号は、外部で生成されたシステムクロック信号であり、クロック端子が、システムクロック信号を受け取るために設けられる。
本発明の別の実施形態では、振動信号は、周波数掃引合成出力信号である。
本発明の一実施形態では、直接デジタルシンセサイザは、周波数掃引合成出力信号の位相を示すデジタルワードを順次生成するため、周波数制御デジタルワードの値に応答する数値制御されたオシレータを含む。好ましくは、数値制御されたオシレータは、周波数掃引合成出力信号の位相を示すデジタルワードを順次生成するため、周波数制御デジタルワードの値に応答するモジュロMアキュムレータを含む。
本発明の別の実施形態では、データ処理回路は、周波数制御デジタルワードの値がアキュムレータに与えられるレートを決定するため、アキュムレータからのオーバーフロー信号に応答する。
好ましくは、直接デジタルシンセサイザは、数値制御されたオシレータによって生成された、周波数掃引合成出力信号の位相を示すデジタルワードから、位相依存振幅のデジタルワードを生成するデジタル信号処理回路を含む。好ましくは、直接デジタルシンセサイザは、デジタル信号処理回路によって生成された位相依存振幅デジタルワードを周波数掃引合成出力信号に変換するDACを含む。
好ましくは、データ格納回路は、周波数掃引合成出力信号の周波数領域データのプログラミングを容易にするようにプログラム可能である。好ましくは、データ格納回路は、周波数掃引合成出力信号の時間領域データのプログラミングを容易にするようにプログラム可能である。理想的には、データ格納回路は、デジタル周波数シンセサイザが動作すべき動作モードの選択を容易にするようにプログラム可能である。
本発明の一実施形態では、デジタル周波数シンセサイザは、正弦波の形で周波数掃引合成出力信号を生成するように構成される。本発明の代替の実施形態では、デジタル周波数シンセサイザは、任意信号の形で周波数掃引合成出力信号を生成するように構成される。本発明の別の代替実施形態では、デジタル周波数シンセサイザは、論理信号の形で周波数掃引合成出力信号を生成するように構成される。
さらに、本発明は、周波数掃引合成出力信号を生成するための方法を提供し、該方法は、
与えられた周波数制御デジタルワードに応答して周波数の合成出力信号を生成するオンチップの直接デジタル周波数シンセサイザと、周波数掃引合成出力信号の周波数掃引を周波数領域および時間領域で定義するデータを格納するオンチップのデータ格納回路と、外部で生成された制御信号を受信する制御端子と、データ格納回路に格納された周波数領域データから、周波数制御デジタルワードの各値および前記値のシーケンスを決定するオンチップのデータ処理回路と、
を含むデジタル周波数シンセサイザを単一のチップ上に実装する過程を含み、
前記シーケンスにおける周波数制御デジタルワードの値は、周波数掃引合成出力信号の生成のために直接デジタルシンセサイザに与えられ、
前記データ処理回路は、周波数制御デジタルワードの値が直接デジタルシンセサイザに与えられるレートを決定するために、周波数掃引の時間領域を定義するデータ格納回路に格納されたデータ、制御端子に与えられた制御信号、制御端子に与えられた制御信号と周波数掃引の時間領域を定義するデータ格納回路に格納されたデータとの組合せ、のうちの1つに応答し、
データ格納回路に格納された周波数領域データから、周波数制御デジタルワードの各値および前記値のシーケンスを決定するようにデータ処理回路を動作させる過程をさらに含み、
前記シーケンスにおける周波数制御デジタルワードの値は、周波数掃引合成出力信号の生成のために直接デジタルシンセサイザに与えられ、
周波数制御デジタルワードの値が直接デジタルシンセサイザに与えられるレートを、周波数掃引の時間領域を定義するデータ格納回路に格納されたデータ、制御端子に与えられた制御信号、制御端子に与えられた制御信号と周波数掃引の時間領域を定義するデータ格納回路に格納されたデータとの組合せ、のうちの1つから決定するようにデータ処理回路を動作させる過程と、
周波数掃引合成出力信号の生成のために、周波数制御デジタルワードの値を上記シーケンスで、かつ上記決定されたレートで直接デジタルシンセサイザに与えるようにデータ処理回路を動作させる過程とをさらに含む。
本発明の利点は多い。周波数制御デジタルワードの各値が、オンチップであるデータ処理回路によって決定され、データ処理回路によって直接デジタルシンセサイザに与えられるという事実により、周波数制御デジタルワードの値は、時間どおりに決定され、最も重要なことには、直接デジタルシンセサイザに時間どおりに与えられ、したがって、従来知られているデジタル周波数シンセサイザの問題であったような、周波数制御デジタルワードの値を直接デジタルシンセサイザに与える際の遅延が生じない。さらに、リセット信号がデータ処理回路によって直接デジタルシンセサイザに与えられるという事実により、同様にリセット信号が時間どおりに与えられ、また適切な場合には、周波数掃引合成出力信号が周波数バーストで生成されるケースでは、リセット信号を直接デジタルシンセサイザに与える際に遅延は生じず、したがって、正確にタイミングが取られた周波数バーストを伴う周波数掃引合成出力信号が生成される。
本発明の特に重要な利点は、周波数掃引合成出力信号の周波数掃引の時間領域が、データ格納回路に格納された時間領域データによって制御されているか、それとも制御端子に与えられた外部で生成された制御信号によって制御されているかに関係なく、リアルタイムに制御され得るということである。したがって、周波数掃引合成出力信号の周波数掃引は、時間に対して線形関係であり得る、時間に対して事前定義された関係を用いて、または別のやり方で生成される。
周波数掃引の開始周波数または終了周波数のうちの1つを示すデータ、連続した周波数ステップの間で周波数が変更される周波数増分値または周波数減分値のうちの1つを示すデータ、および周波数掃引の周波数ステップの数を示すデータの形で周波数領域データを格納するようにデータ格納回路を構成することによって、本発明のさらなる利点は、周波数掃引の各周波数に対応する周波数制御デジタルワードの値が容易に計算され得るので、周波数掃引の各周波数ステップの周波数が容易に合成されることができるという事実により達成される。
本発明のさらなる利点は、複数の動作モードで選択的に動作可能であるデジタル周波数シンセサイザのデータ格納回路がプログラム可能な場合に達成される。
本発明の特に重要な利点は、デジタル周波数シンセサイザが、単一のチップ上に実装される集積回路として実装されるという事実により達成される。デジタル周波数シンセサイザが単一のチップ上で自己完結しており(self-contained)、単一のチップが、データ格納回路とデータ処理回路の両方を含むという事実により、本発明のデジタル周波数シンセサイザは、独立に動作可能であり、したがって、上記で論じたように、時間に対して事前定義された関係を有する1つの周波数掃引、または複数の周波数掃引の周波数掃引合成出力信号を生成する。
さらに、本発明によるデジタル周波数シンセサイザは、最少数のピンを備えた単一のチップ上に実装されることができる。通常の電源ピンとは別に、必要な追加のピンは、制御端子、出力端子、およびシステムクロック信号を受け取るためのシステムクロック端子のピンだけである。データ格納回路がプログラム可能な場合、そのプログラミングを容易にするのに適した通信ポートが必要である。実際に、デジタル周波数シンセサイザがオンチップのシステムクロックを伴って生成されるならば、システムクロック端子は、省くことができるであろう。したがって、本発明に従って、最少数のピンを備えた、単一のチップのデジタル周波数シンセサイザが提供され、このシンセサイザは、時間に対して事前定義された関係を有する周波数掃引で、周波数掃引合成出力信号を生成する。
本発明およびその多くの利点は、例示するためだけに、添付の図面を参照して示された、そのいくつかの好ましい実施形態についての以下の説明から当業者には容易に明らかになろう。
最初に図２を参照すると、全体として参照符号1によって示された、正弦波の形の周波数掃引された合成出力アナログ電圧信号を生成するための、本発明によるデジタル周波数シンセサイザが示されており、この信号の周波数は、時間に対して選択可能な関係を有する選択可能な周波数掃引の複数の選択可能な周波数を通して掃引される。本発明のこの実施形態では、各周波数ステップの周波数および継続時間、換言すると、周波数掃引合成出力信号の周波数の連続した変化の間の時間間隔、ならびに周波数掃引合成出力信号が掃引される周波数ステップの数は、選択可能である。さらに、デジタル周波数シンセサイザ1によって生成される周波数掃引合成出力信号は、周波数ステップの継続時間の間、各周波数ステップの周波数が提供される、周波数掃引信号として生成されることが可能であり、あるいは、周波数掃引合成出力信号は、周波数バーストで生成されることが可能であり、それによって各周波数ステップの周波数は、各周波数ステップの間の選択可能な継続時間について生成され、周波数が生成される継続時間は、対応する周波数ステップの継続時間より小さい。
デジタル周波数シンセサイザ1は、単一チップ2上に単一チップ集積回路デジタル周波数シンセサイザとして実装される。デジタル周波数シンセサイザ1はオンチップの直接デジタル周波数シンセサイザ5を含み、この直接デジタル周波数シンセサイザ5は、直接デジタルシンセサイザ5の周波数制御入力8に順次与えられる周波数制御デジタルワードの各値に応答して、単一ピンの出力端子7上で周波数掃引合成出力信号を生成する。直接デジタルシンセサイザ5は、直接デジタルシンセサイザ5のクロック入力9に与えられたシステムクロック信号によってクロック制御され、本発明のこの実施形態では、システムクロック信号は、外部で生成された信号であり、デジタル周波数シンセサイザ1の単一ピンのクロック信号端子10に与えられる。直接デジタルシンセサイザ5のリセット入力11は、直接デジタルシンセサイザ5をリセットするためのリセット信号を受け取るために設けられる。直接デジタルシンセサイザ5のバースト制御入力13は、以下で述べるように、周波数バーストで周波数掃引合成出力信号を生成するように直接デジタルシンセサイザ5を動作させるためのバースト制御信号を受け取るために設けられる。
単一チップ2上に形成されたオンチップのデジタルデータ格納回路12は、周波数掃引合成出力信号の周波数掃引を周波数領域と時間領域の両方で定義するための周波数領域および時間領域データを格納する。本発明のこの実施形態では、デジタル周波数シンセサイザ1は、周波数の昇順または周波数の降順の周波数掃引で周波数掃引合成出力信号を生成するのに特に適している。周波数掃引の周波数領域を定義するデータは、3つの要素、すなわち周波数掃引の最低または最高の周波数であり得る開始周波数と、周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値または周波数減分値と、周波数掃引において周波数が段階付けられる周波数ステップ数とを含む。周波数掃引の時間領域を定義するデータは、2つの要素、すなわち周波数掃引の各周波数ステップの継続時間と、周波数掃引合成出力信号の周波数が周波数バーストとして生成される場合の周波数掃引の各周波数ステップにおける周波数バーストの継続時間とを含む。
データ格納回路12は、プログラム可能であり、合成出力周波数信号の周波数掃引を周波数および時間領域で定義するためのデジタルワードをそれぞれ格納するための6つのプログラム可能なデジタルデータ格納レジスタ、すなわち第1から第6のデータ格納レジスタ14〜19を含む。第1データ格納レジスタ14は、周波数掃引の開始周波数を示すデータを格納するために設けられ、この開始周波数は、周波数掃引が最低の周波数から開始され、最高の周波数まで順次増分されるか、それともその逆が行われるかに応じて、周波数掃引の最低周波数または最高周波数であり得る。第2のデータ格納レジスタ15は、周波数掃引合成出力信号の周波数ステップの間で周波数が増分されまたは減分される増分値または減分値を示すデータを格納するために設けられる。第3のデータ格納レジスタ16は、周波数掃引の間に周波数が増分されまたは減分される増分または減分の数を示すデータを格納するために設けられる。したがって、周波数掃引の周波数領域は、第1、第2および第3のデータ格納レジスタ14〜16内に格納されたデータによって定義される。
第4のデータ格納レジスタ17は、周波数掃引の各周波数ステップの継続時間を示すデータを格納するために設けられる。第5のデータ格納レジスタ18は、周波数掃引合成出力信号が周波数バーストで提供される、周波数掃引の各周波数ステップに対応する周波数バーストの継続時間を示すデータを格納するために設けられる。第6のデータ格納レジスタ19は、デジタル周波数シンセサイザ1が動作すべきモードを示すデータを格納するために設けられる。以下で述べるように、デジタル周波数シンセサイザ1は複数のモードで選択的に動作可能であり、それによって周波数掃引合成出力信号の時間領域データは、第4および第5のデータ格納レジスタ17および18のいずれかまたは両方に格納されたデータ、デジタル周波数シンセサイザ1の単一ピンの制御端子20に与えられた論理制御信号、または第4および第5のデータ格納レジスタ17および18に格納された時間領域データと、制御端子20に与えられた論理制御信号との組合せから決定され得る。
オンチップの非同期シリアルインターフェース回路22は、開始周波数、開始周波数が増分されまたは減分される増分値または減分値、および周波数掃引の周波数が増分される増分または減分の数、ならびに各周波数ステップおよび各周波数バーストの継続時間の選択を容易にし、また適切な場合にはデジタル周波数シンセサイザ1の動作モードを選択するようにデータ格納回路12をプログラミングするため、データ格納回路12をシリアル通信ポート23を介して任意の適切な外部のプログラミング装置とインターフェースさせるために単一チップ2上に形成される。
システムクロック信号によってクロック制御されるオンチップのデジタルデータ処理回路25は、第1から第3のデータ格納レジスタ14〜16内に格納された、開始周波数、増分値または減分値、および増分数を示すデータから、直接デジタルシンセサイザ5の周波数制御入力8に与えられる周波数制御デジタルワードの値、および周波数制御デジタルワードの値が周波数制御入力8に与えられるシーケンスを計算するために単一チップ2上に形成される。またデータ処理回路25は、決定されたシーケンスの周波数制御デジタルワードの各値を、第4のデータ格納レジスタ17内に格納された各周波数ステップの継続時間を示すデータから、および/または制御端子20に与えられた外部生成された論理制御信号からデータ処理回路25によって決定されたレートで、直接デジタルシンセサイザ5の周波数制御入力8に順次与える。周波数掃引合成出力信号が周波数バーストで生成される場合、データ処理回路25は、第5のデータ格納レジスタ18内に格納されたその継続時間を示すデータから、および/または制御端子20に与えられた外部生成の論理制御信号から、各周波数バーストの継続時間を決定する。データ処理回路25は、データ格納回路12の第1から第6のデータ格納レジスタ14〜19内に格納されたデータを、それぞれデータバス24a〜24fを介して読み出す。
周波数制御デジタルワードの各値が、各周波数ステップの継続時間をも決定する直接デジタルシンセサイザ5の周波数制御入力8に与えられるレートは、制御端子20に与えられた論理制御信号だけによって決定されてもよく、その場合、論理制御信号の立上りまたは立下りエッジの各エッジ上で、周波数制御デジタルワードの次の値が、データ処理回路25によって周波数制御入力8に与えられる。あるいは、周波数制御デジタルワードの各値がデータ処理回路25によって周波数制御入力8に与えられるレートは、第4のデータ格納レジスタ17内に格納された周波数ステップの継続時間を示すデータだけによって決定されてもよい。
周波数制御デジタルワードの各値が周波数制御入力8に与えられるレートが、第4のデータ格納レジスタ17内に格納された各周波数ステップの継続時間を示すデータから決定される場合は、各周波数ステップの継続時間は、クロック信号端子10上に与えられるシステムクロック信号の適切な数のクロックサイクルの関数として、または出力端子7上で生成される周波数掃引合成出力信号の適切な数のサイクルの関数として決定される。周波数掃引合成出力信号の各周波数ステップの継続時間が、周波数掃引合成出力信号の適切な数のサイクルとして決定される場合は、データ処理回路25は、各周波数ステップを定義する直接デジタルシンセサイザ5の周波数制御入力8に周波数制御デジタルワードの各値を順次与えるため、直接デジタルシンセサイザ5のアキュムレータ(図２には図示していないが、図８で示し後述する)の適切なオーバーフロー数に応答する。データ処理回路25は、ライン26上で直接デジタルシンセサイザ5のオーバーフロー出力27から、直接デジタルシンセサイザのアキュムレータのオーバーフローの数を読み出す。
周波数掃引合成出力信号の周波数掃引の周波数ステップの継続時間がシステムクロック信号の適切な数のクロックサイクルに応答して決定される場合は、周波数掃引合成出力信号の周波数掃引は、時間に対して線形である。しかし、周波数掃引の周波数ステップの継続時間が周波数掃引合成出力信号の所定の数のサイクルとして決定される場合は、周波数掃引合成出力信号の周波数掃引は、時間に対して線形ではないが、時間に対して事前定義された関係を有する。
出力端子5上で周波数掃引合成出力信号を周波数バーストで生成するのが望ましく、各周波数バーストの継続時間が周波数バーストの継続時間を示す第5のデータ格納レジスタ18内に格納されたデータから決定されることが望ましい場合は、各周波数バーストの継続時間は、クロック信号端子10に与えられるシステムクロックの適切な数のクロックサイクルの関数として、あるいはデータ処理回路25による周波数ステップ継続時間の決定に関して既に述べたように、周波数掃引合成出力信号の適切な数のサイクルの関数として決定される。図８を参照して以下でより詳細に述べるように、各周波数バーストの継続時間の終わりにリセット信号がリセット入力11に与えられ、周波数掃引の次の周波数ステップの開始まで定常状態の出力信号を生成するように直接デジタルシンセサイザを動作させるため、対応する周波数ステップの残りの継続時間の間、バースト制御信号が直接デジタルシンセサイザ5のバースト制御入力13に与えられる。
あるいは、各周波数ステップの継続時間、および各周波数ステップの周波数バーストの継続時間は、制御端子20に与えられる論理制御信号によって決定される。その場合、周波数制御デジタルワードの各値が、制御端子20に与えられる論理制御信号の各立上りエッジにおいて与えられ、リセット信号が、リセット入力11に与えられ、バースト制御信号が、論理制御信号の各立下りエッジにおいて直接デジタルシンセサイザ5のバースト制御入力13に与えられ、論理制御端子20上の論理制御信号の次の立上りエッジまで各リセット入力11およびバースト制御入力13において保持される。その段階で、周波数制御デジタルワードの次の値が、周波数制御入力8に与えられる。したがって、各周波数バーストの継続時間と、対応する周波数ステップの継続時間との比は、制御端子20上の論理制御信号のマークスペース比によって決定される。
次に図３から７を参照すると、それぞれ異なるモードで動作するデジタル周波数シンセサイザ1の出力端子7上で生成された周波数掃引合成出力信号の波形が示されている。図３から７の各図で、波形Aは、制御端子20に与えられた論理制御信号を表しており、波形Bは、出力端子7上で生成された周波数掃引合成出力信号を表している。図３から５に、周波数掃引合成出力信号の2つの周波数掃引が波形Bによって表わされており、それは、X軸上の時間に対するY軸上の周波数のプロットであり、図３から５の波形Bでは、周波数信号は、各周波数ステップの継続時間Dの間、連続的に生成されている。図６および７で、デジタル周波数シンセサイザ1の出力端子7上で生成される周波数掃引合成出力信号は、各周波数ステップの間、周波数バーストで生成されており、波形Bで各周波数バーストの継続時間Sが、継続時間Dのものである対応する周波数ステップで、振動信号として示されている。したがって、図６および７に、波形Bの電圧が、X軸上の時間に対してY軸上にプロットされている。便宜上、周波数掃引合成出力信号の周波数掃引の3つの周波数ステップだけが、図６および７に示されている。
図３の波形の、出力端子7上で生成される周波数掃引合成出力信号は、データ格納回路12に格納された周波数掃引の周波数領域データと時間領域データの両方から生成される。制御端子20に与えられた論理制御信号AのパルスPの立上りエッジに応答してデータ処理回路25は、短い初期化期間Jの間、それ自体を初期化し始め、この初期化期間Jの間、データ処理回路25は、周波数掃引の周波数制御デジタルワードの値、周波数制御デジタルワードの値が直接デジタルシンセサイザ5に与えられるシーケンス、および周波数掃引の各周波数ステップの継続時間を決定する。初期化の間、データ処理回路25は、直接デジタルシンセサイザ5をリセットし、初期化の完了時、信号の周波数が昇順である周波数掃引で周波数掃引合成出力信号を生成するため、周波数制御デジタルワードの値を昇順に、直接デジタルシンセサイザ5の周波数制御入力8に順次与える。さらに、各周波数掃引の終わりに、データ処理回路25は、それ自体を再び初期化し、周波数掃引を繰り返して周波数掃引合成出力信号を生成するため、周波数制御デジタルワードの値を直接デジタルシンセサイザ5の周波数制御入力8に昇順に順次与えることを繰り返す。
この動作モードでは、論理制御信号AのパルスPの立上りエッジを検知すると、データ処理回路25は、初期化を開始し、第6のデータ格納レジスタ19から、デジタル周波数シンセサイザ1が動作する、選択された動作モードを示すデータを読み出す。次いで、データ処理回路25は、第1のデータ格納レジスタ14から、選択された開始周波数を示すデータ、第2のデータ格納レジスタ15から、連続した周波数ステップの間で周波数が増分される選択された増分値を示すデータ、および第3のデータ格納レジスタ16から、周波数が増分される選択された増分数を示すデータを読み出す。このデータから、データ処理回路25は、初期化期間Jの間、直接デジタルシンセサイザ5に与えられる周波数制御デジタルワードの値、および周波数制御デジタルワードの値が与えられるシーケンスを計算する。データ処理回路25は、第4のデータ格納レジスタ17から、周波数ステップの継続時間を示すデータを読み出す。この動作モードでは、周波数掃引は、時間に対して線形関係で生成され、したがって、周波数ステップの継続時間Dは一定である。したがって、データ処理回路25は、周波数制御デジタルワードの連続した値を直接デジタルシンセサイザ5の周波数制御入力8に与える間の時間間隔を、システムクロック信号の適切な数のクロックサイクルの関数として決定する。初期化期間、データ処理回路25は、直接デジタルシンセサイザ5のリセットのため、直接デジタルシンセサイザ5のリセット入力11にリセット信号を与え、次いで、周波数制御デジタルワードの値を直接デジタルシンセサイザ5の周波数制御入力8に、システムクロック信号の適切なクロックサイクルで順次与える。
図４の波形Bの、出力端子7上で生成される周波数掃引合成出力信号は、データ格納回路12内に格納された周波数領域データと時間領域データの両方から、また制御端子20に与えられた論理制御信号Aに応答して生成される。この動作モードでは、周波数掃引合成出力信号の各周波数掃引は、制御端子20上の論理制御信号Aの各パルスPの立上がりエッジによって開始される。データ処理回路25は、論理制御信号Aの各パルスPの立上りエッジに応答してそれ自体を初期化し、次いで、1つの周波数掃引の生成のため周波数制御デジタルワードの値を直接デジタルシンセサイザ5に順次与え、次のパルスPの立上りエッジを待つ。しかし、そうでない場合は、図４の波形Bを生成するためのこの動作モードでのデジタル周波数シンセサイザの動作は、データ処理回路25によって制御端子20上で論理制御信号Aの次のパルスの立上りエッジが検出されるまで、周波数掃引合成出力信号が周波数掃引の最も高い周波数でとどまるということを除いては、図３を参照して述べた動作に類似する。
図５の波形Bの出力端子7上で生成される周波数掃引合成出力信号は、データ格納回路12内に格納された周波数領域データだけから生成されるが、しかし、図５の周波数掃引合成出力信号Bの時間領域は、制御端子20に与えられた論理制御信号Aだけによって決定される。この動作モードでは、データ処理回路25は、論理制御信号の第1のパルスPの立上りエッジを検出すると、初期化期間Jの間、それ自体を初期化する。データ処理回路25は、初期化の間、第6のデータ格納レジスタ19から動作モードを示すデータ、第1のデータ格納レジスタ14から、格納された周波数掃引の開始周波数を示すデータ、第2のデータ格納レジスタ15から、周波数が増分される増分値を示すデータ、および第3のデータ格納レジスタ16から、周波数が増分される増分数を示すデータを読み出す。このデータから、データ処理回路25は、周波数制御デジタルワードの値を計算し、周波数制御デジタルワードの値が直接デジタルシンセサイザ5の周波数制御入力8に与えられるシーケンスを決定する。
初期化期間の間、データ処理回路は、直接デジタルシンセサイザ5をリセットし、次いで、周波数掃引合成出力信号の第1の周波数掃引の第1の周波数ステップの周波数を生成するため、周波数制御デジタルワードの値のうちの第1の値を直接デジタルシンセサイザ5の周波数制御入力8に与え、論理制御信号Aの次のパルスPの立上りエッジを待って、周波数制御デジタルワードの第2の値を直接デジタルシンセサイザ5の周波数制御入力8に与え、周波数制御デジタルワードの最大の値が直接デジタルシンセサイザ5の周波数制御入力8に与えられるまで、以下同様に続く。論理制御信号Aの次のパルスPの立上りエッジで、データ処理回路25は、初期化期間Jの間に再びそれ自体を初期化し、直接デジタルシンセサイザ5をリセットし、周波数制御デジタルワードの第1の値を直接デジタルシンセサイザ5の周波数制御入力8に与えて、周波数掃引合成出力信号の次の周波数掃引を開始し、したがって、デジタル周波数シンセサイザ1の動作は、この動作モードで継続する。
次に図６を参照すると、この動作モードでは、周波数掃引合成出力信号は、デジタル周波数シンセサイザ1によって、出力端子7上で周波数バーストで生成される。この動作モードでは、周波数掃引合成出力信号は、データ格納回路12内に格納された周波数領域データと時間領域データの両方から生成される。制御端子20上で論理制御信号Aの次のパルスPの立上りエッジを検出すると、データ処理回路25は、(図示されていないが)図３から５の初期化期間と同様の初期化期間Jの間に、それ自体を初期化する。初期化の間、データ処理回路25は、第6のデータ格納レジスタ19から、デジタル周波数シンセサイザ1が動作すべきモードを示すデータを読み出す。次いで、データ処理回路25は、第1のデータ格納レジスタ14から、開始周波数を示すデータ、第2のデータ格納レジスタ15から、周波数ステップの間で周波数が増分される増分値を示すデータ、および第3のデータ格納レジスタ16から、周波数が開始周波数から増分される増分数を示すデータを読み出し、第1、第2および第3のデータ格納レジスタ14〜16から読み出されたデータから、周波数制御デジタルワードの値を計算する。データ処理回路25は、第4のデータ格納レジスタ17から各周波数ステップの継続時間を示すデータ、第5のデータ格納レジスタ18から各周波数バーストの継続時間を示すデータを読み出す。この動作モードでは、各周波数ステップおよび各周波数バーストの継続時間は、周波数掃引合成出力信号の各サイクル数の関数であり、周波数掃引は時間に対する関係を有するが、この関係は、周波数ステップの各継続時間および周波数バーストが周波数掃引合成出力信号の周波数の増加につれて減少するので、線形でない。データ処理回路25は、周波数掃引合成出力信号の周波数掃引の各周波数ステップの継続時間Dに対応する周波数掃引合成出力信号のサイクル数、および各周波数バーストの継続時間Sに対応する周波数掃引合成出力信号のサイクル数を計算する。本発明のこの実施形態では、説明を容易にするため、各周波数バーストの継続時間Sは、周波数掃引合成出力信号の2つのサイクルに対応する。しかし、各周波数バーストの継続時間は、周波数掃引合成出力信号の1つのサイクル以上の任意の所望の継続時間のものであり得ることが理解されよう。
初期化が完了すると、データ処理回路25は、周波数掃引の第1の周波数の周波数バーストの継続時間Sの間、直接デジタルシンセサイザ5の周波数制御入力8に周波数制御デジタルワードの開始値を与える。継続時間Sの終わりに、換言すると、周波数掃引合成出力信号の2つのサイクルの後に、データ処理回路25は、第1の周波数ステップの継続時間Dの終わりまで、出力端子7上で定常状態信号を出力するように直接デジタルシンセサイザ5を動作させるため、直接デジタルシンセサイザ5のリセット信号をリセット入力11に、またバースト制御信号をバースト制御入力13に与える。第1の周波数ステップの継続時間Dの終わりに、周波数制御デジタルワードの第2の値が、データ処理回路25によって周波数制御入力8に与えられ、リセット信号およびバースト制御信号はリセット入力11およびバースト制御入力13から取り除かれ、それによって直接デジタルシンセサイザを、周波数掃引の第2の周波数ステップの継続時間Sの周波数バーストを生成するように動作させ、周波数掃引の最高周波数の周波数バーストが生成される周波数ステップの終わりまで、以下同様に続く。その段階で、データ処理回路25は、それ自体を再び初期化し、継続時間Sの間、直接デジタルシンセサイザ5の周波数制御入力8に周波数制御デジタルワードの第1の値を与えて、周波数掃引合成出力信号の次の周波数掃引を開始する。この動作モードでは、デジタル周波数シンセサイザ1は、周波数掃引合成出力信号の周波数が各周波数ステップの継続時間の間連続してではなく、周波数バーストで生成されるということを除いて、図３の周波数掃引合成出力信号を生成するように動作するのと同じように動作し、周波数ステップおよび周波数バーストの継続時間は、周波数掃引合成出力信号の適切な数のサイクルに基づいて決定される。
次に図７を参照すると、デジタル周波数シンセサイザ1は、出力端子7上で周波数掃引合成出力信号を周波数バーストでも生成するように動作する。この動作モードでは、周波数掃引合成出力信号は、データ格納回路12内に格納された周波数領域データだけから生成されるが、周波数掃引合成出力信号の時間領域は、制御端子20に与えられた論理制御信号Aによって決定される。論理制御信号Aの第1のパルスの立上りエッジを検出すると、データ処理回路25は、(図示されていないが)図３から５のそれと同様の初期化期間Jの間、初期化を開始する。データ処理回路25は、第6のデータ格納レジスタ19から、デジタル周波数シンセサイザ1が動作すべきモードを示すデータ読み出す。次いで、データ処理回路25は、第1、第2および第3のデータ格納レジスタ14、15および16から、それぞれ開始周波数、周波数ステップの間で周波数が増分される増分値、および増分または減分の数を示すデータを読み出し、周波数制御デジタルワードの値を計算し、値が直接デジタルシンセサイザ5の周波数制御入力8に与えられるシーケンスを決定する。
初期化が完了すると、データ処理回路25は、論理制御信号Aの第1のパルスPの立下りエッジまで、周波数制御デジタルワードの開始値を直接デジタルシンセサイザ5の周波数制御入力8に与える。第1のパルスPの立下りエッジを検知すると、データ処理回路25は、論理制御信号Aの次のパルスPの立上りエッジまで、直接デジタルシンセサイザ5を出力端子7上で定常状態信号を出力するように動作させるため、直接デジタルシンセサイザ5のリセット信号をリセット入力11に、またバースト制御信号をバースト制御入力13に与える。その段階で、周波数制御デジタルワードの第2の値が直接デジタルシンセサイザ5の周波数制御入力8に与えられ、リセット信号およびバースト制御信号は、周波数掃引合成出力信号の第2の周波数ステップの第2の周波数の周波数バーストを生成するため、リセット入力11およびバースト制御入力13から取り除かれ、したがって、デジタル周波数シンセサイザ1の動作は継続する。この動作モードでは、デジタル周波数シンセサイザ1の動作は、周波数が各周波数ステップの継続時間の間連続して生成されるのではなく、周波数掃引合成出力信号が周波数バーストで生成されるということを除いて、図５を参照して述べたものに実質上類似する。図７を参照して述べた動作モードでは、各周波数バーストの継続時間Sと、対応する周波数ステップの継続時間Dとの比は、制御端子20上の論理制御信号のマークスペース比に実質上類似する。
次に図８を参照して、デジタル周波数シンセサイザ1の直接デジタルシンセサイザ5について次に述べる。直接デジタルシンセサイザ5は、対応する周波数ステップまたは周波数バーストの間、システムクロック入力9に与えられたシステムクロック信号の各クロックサイクルで周波数制御デジタルワードのデジタル値を累積するモジュロMアキュムレータ30を含む。周波数掃引合成出力信号の位相を表す、アキュムレータ30からの周波数制御デジタルワードの各値のデジタルワードの形の累積値は、デジタル信号処理回路、この場合には位相-振幅変換器31に与えられ、この位相-振幅変換器31は、周波数掃引合成出力信号の、位相に依存した振幅を示すデジタルワードを生成し、このデジタルワードは、デジタル-アナログ変換器(DAC: digital-to-analogue converter)34のDACレジスタ33に与えられる。位相依存振幅デジタルワードは、デジタル周波数シンセサイザ1の出力端子7上で出力される周波数掃引合成出力信号を生成するため、DAC34によってアナログ電圧値に変換される。位相-振幅変換器31およびDACレジスタ33は、システムクロック信号によってクロック制御される。アキュムレータ30のオーバーフロー出力36からのオーバーフローが、データ処理回路25への直接デジタルシンセサイザ5のオーバーフロー出力27を介してライン26に与えられる。直接デジタルシンセサイザ5の周波数制御入力8に与えられた周波数制御デジタルワードの値は、アキュムレータ30の対応する周波数制御入力38に与えられる。
論理制御回路40は、それぞれ直接デジタルシンセサイザ5のリセット入力11およびバースト制御入力13に与えられるリセットおよびバースト制御信号を受け取る。論理制御回路40は、バースト制御入力13上にバースト制御信号が存在しないとき、リセット入力11に与えられるリセット信号が、アキュムレータ30を0にリセットするためアキュムレータ30のリセット入力41に、また位相-振幅変換器31をリセットするため位相-振幅変換器31のリセット入力42に与えられるようにプログラムされる。しかし、バースト制御信号が直接デジタルシンセサイザ5のバースト制御信号入力13に与えられるとき、論理制御回路40は、位相-振幅変換器31をデジタルワードを生成するように動作させるため、直接デジタルシンセサイザ5のリセット入力11上のリセット信号だけを位相-振幅変換器31のリセット入力42に与え、このデジタルワードは、周波数バーストの終わりと次の周波数ステップの始めの間の期間中、出力端子7上で定常出力信号を生成するため、DACレジスタ33に与えられ、DAC34によって変換される。
アキュムレータ30、位相-振幅変換器31、DACレジスタ33、DAC 34および論理制御回路40は、デジタル周波数シンセサイザ1の単一チップ2上に実装される。
図２を再び参照すると、使用時、データ格納回路12は、非同期シリアルインターフェース回路22およびシリアル通信ポート23を介して任意の適切なプログラミング手段によってプログラムされる。たとえば、データ格納回路12のプログラミングは、コンピュータ、マイクロコントローラまたは他の任意の適切なプログラミング手段によって行われてもよい。第6のデータ格納レジスタ19は、デジタル周波数シンセサイザ1が動作すべきモードを示すデータがプログラムされる。第1のデータ格納レジスタ14は、デジタル周波数シンセサイザ1によって生成される周波数掃引合成出力信号の周波数掃引の開始周波数を示すデータがプログラムされる。第2のデータ格納レジスタ15は、周波数掃引の周波数ステップの間で周波数が増分または減分される増分値または減分値を示すデータがプログラムされ、第3のデータ格納レジスタ16は、周波数掃引の間、周波数が増分または減分される増分または減分の数を示すデータがプログラムされる。
周波数掃引の周波数ステップの継続時間が、制御端子20に与えられた論理制御信号によって決定されない場合は、第4のデータ格納レジスタ17は、各周波数ステップの継続時間Dを示すデータがプログラムされる。もう一方で、周波数ステップが制御端子20上の論理制御信号によって制御される場合は、第4のデータ格納レジスタ17のプログラミングは不要である。周波数掃引合成出力信号が周波数バーストで生成されない場合は、第5のデータ格納レジスタのプログラミングは不要である。しかし、周波数掃引合成出力信号が周波数バーストで生成される場合、および周波数バーストの継続時間が、制御端子20に与えられた論理制御信号によって決定されない場合は、第5のデータ格納レジスタ18は、各周波数バーストの継続時間Sを示すデータがプログラムされる。そうでない場合は、周波数バーストの継続時間Sが、制御端子20に与えられた論理制御信号によって決定される場合は、第5のデータ格納レジスタ18のプログラミングは不要である。
データ格納回路20のプログラミングが完了すると、デジタル周波数シンセサイザ1は、データ処理回路25の初期化、および周波数掃引合成出力信号の開始のため、制御端子20上の論理制御信号の第1のパルスの立上りエッジに応答する。次いで、周波数掃引合成出力信号は、選択され第6のデータ格納レジスタ19にプログラムされたモードに従って生成される。
デジタル周波数シンセサイザ1の5つの動作モードについて図３から７を参照して述べたが、デジタル周波数シンセサイザ1は、述べたモードよりさらに多くのモードで動作し得ることが当業者には容易に明らかになろう。たとえば、上記で論じたように、周波数掃引合成出力信号の周波数掃引が時間に対して線形であるのではなく、周波数掃引は、時間に対して他の関係を有し得る。たとえば、デジタル周波数シンセサイザ1は、図６を参照して述べたように、周波数ステップの継続時間が周波数掃引合成出力信号のサイクル数の関数であるモードで動作するようにプログラムされ得る。その場合、周波数ステップの継続時間は、周波数掃引の周波数が増加するにつれて減少し、またその逆が生じる。同様に、所望であれば、周波数バーストは、図６を参照して述べたように、周波数掃引合成出力信号のサイクル数の関数となる継続時間であるように生成され得る。
さらに、図３から７を参照して、周波数掃引の周波数が周波数の昇順で増加する、各周波数掃引合成出力信号の周波数掃引について述べたが、周波数掃引は、周波数の降順で生成され得ることが当業者には容易に明らかになり、またさらに、デジタル周波数シンセサイザ1は、周波数掃引が周波数の昇順と周波数の降順で交互に(alternatively)生成される、周波数掃引合成出力信号を生成するように動作してもよいことが当業者には容易に明らかになろう。換言すると、周波数掃引の周波数が終了周波数に達するとき、デジタル周波数シンセサイザは、開始周波数に戻るのではなく、終了周波数から開始周波数へと周波数を減分するように動作し、次いで、次の周波数掃引の間、周波数を増分し始めることができ、以下同様に続く。
次に図９を参照すると、全体として参照符号50で示された、本発明の別の実施形態によるデジタル周波数シンセサイザ50が示されている。デジタル周波数シンセサイザ50はデジタル周波数シンセサイザ1に実質上類似しており、類似の構成要素は、同じ参照符号で識別される。デジタル周波数シンセサイザ50とデジタル周波数シンセサイザ1の間の主な違いは、データ格納回路12がプログラム可能でないということである。したがって、周波数掃引合成出力信号の周波数掃引の周波数領域、および適切であれば時間領域を定義するデータは、データ格納回路内に事前にプログラムされ、このデータ格納回路は、データ格納レジスタ、または他の適切なデータ格納手段の形で設けられてもよい。そうでない場合は、デジタル周波数シンセサイザ50およびその動作は、デジタル周波数シンセサイザ1に類似し、同様に単一チップデジタル周波数シンセサイザとして実装され、完全に単一チップ2上で形成される。
データ処理回路25について詳細には述べていないが、データ格納回路12の第1から第6のレジスタ14〜19内にそれぞれ格納された周波数および時間領域データを示すデジタルデータを読み出し、直接デジタルシンセサイザ5に与えられる周波数制御デジタルワードの値を計算することができ、周波数制御デジタルワードの値が直接デジタルシンセサイザに与えられるシーケンスを決定し、また周波数ステップ、および適切ならば周波数バーストの継続時間を決定するためシステムクロックのクロックサイクル、またはアキュムレータ30からのオーバーフローを計算し、あるいは、制御端子20に与えられた論理制御信号から周波数掃引合成出力信号の時間領域を決定するため制御端子20を読み出す、任意の適切なデータ処理回路が使用され得ることが当業者には容易に明らかになろう。
周波数掃引合成出力信号の波形は正弦波形であると述べたが、たとえば論理信号、任意信号、または他のいずれかの信号など、他の任意の適切な振動または反復信号が、本発明によるデジタル周波数シンセサイザによって生成され得る。
初期化とは別に、周波数制御デジタルワードの値は、アキュムレータをリセットせずに直接デジタルシンセサイザの周波数制御入力に与えられると述べられているが、所望であればアキュムレータは、周波数制御デジタルワードの新しい値が直接デジタルシンセサイザに与えられるたびに、デジタル周波数シンセサイザのリセット入力で与えられたデータ処理回路25からのリセット信号によってリセットされ得る。さらに、周波数掃引の開始周波数に対応する周波数制御デジタルワードの値がアキュムレータに与えられる前に、データ処理回路の初期化中でもアキュムレータをリセットすることは望ましいが、必須ではないことが理解されよう。
データ格納回路は、データ格納レジスタを含むと述べられているが、周波数掃引合成出力信号の周波数領域データおよび動作モードデータ、ならびに適切であれば時間領域データをも格納するための他の任意の適切なデータ格納手段または回路が設けられてもよい。
上述の本発明の実施形態では、直接デジタルシンセサイザは、アキュムレータによって生成された周波数掃引合成出力信号の位相を示すデジタルデータを、周波数掃引合成出力信号の位相依存の振幅を表すデータワードに変換する位相-振幅変換器を含むと述べたが、位相依存振幅データを生成するための他の任意の適切なデジタル信号処理回路が使用され得る。さらに、特定の場合では、合成出力信号または他のデジタル信号、あるいはその組合せの位相を表すアキュムレータによって出力されるオーバーフロービット、アキュムレータによって出力されるデジタルデータのMSB、または位相-振幅変換器によって出力されるデジタルデータのMSBは、周波数掃引合成出力信号の形成のため論理信号に変換されることができ、次いで、この周波数掃引合成出力信号は、周波数掃引の段階的周波数のデジタル信号など、論理信号の形であり得ることが考えられる。
デジタル周波数シンセサイザは、次第に増加する周波数のステップで周波数掃引の周波数を提供すると述べられているが、周波数掃引は、次第に減少する周波数のステップで、あるいはランダムに生成されまたは別のやり方で生成された他の任意のパターンで提供され得る。
さらに、データ処理回路は、各周波数掃引の終わりに、次の周波数掃引が逆にされ、換言すると周波数が最低周波数から最高周波数へと次第に増加される周波数掃引の後に、周波数掃引の周波数が周波数掃引の最高周波数から最低周波数へと次第に減少される次の周波数掃引が提供され、またその逆が行われるようにプログラムされ得ることが考えられる。その場合、連続した周波数掃引は、三角プロファイルを定義する。
周波数バーストでの生成時、本発明によるデジタル周波数シンセサイザによって生成される周波数掃引合成出力信号は、各周波数ステップで単一の周波数バーストを含むと述べられているが、各周波数ステップで複数の周波数バーストを伴う、周波数掃引合成出力信号が生成され得ることが当業者には容易に明らかになろう。
周波数掃引の複数の周波数を通して周波数が掃引される、周波数掃引合成出力信号を生成するように構成された従来技術のデジタル周波数シンセサイザを示すブロック図である。 周波数掃引の複数の周波数を通して周波数が掃引される、周波数掃引合成出力信号を生成するための本発明によるデジタル周波数シンセサイザを示すブロック図である。 図２のデジタル周波数シンセサイザに与えられ、それによって生成される信号の図式的表現である。 図２のデジタル周波数シンセサイザに与えられ、それによって生成される信号の図式的表現である。 図２のデジタル周波数シンセサイザに与えられ、それによって生成される信号の図式的表現である。 図２のデジタル周波数シンセサイザに与えられ、それによって生成される信号の図式的表現である。 図２のデジタル周波数シンセサイザに与えられ、それによって生成される信号の図式的表現である。 図２のデジタル周波数シンセサイザの一部を示すブロック図である。 周波数掃引の複数の周波数を通して周波数が掃引される、合成出力信号を生成するための本発明の別の実施形態によるデジタル周波数シンセサイザを示すブロック図である。
符号の説明
1 デジタル周波数シンセサイザ
2 単一チップ
5 直接デジタル周波数シンセサイザ
7 出力端子
8 周波数制御入力
9 クロック入力
10 クロック信号端子
11 リセット入力
12 デジタルデータ格納回路
13 バースト制御入力
14 データ格納レジスタ
15 データ格納レジスタ
16 データ格納レジスタ
17 データ格納レジスタ
18 データ格納レジスタ
19 データ格納レジスタ
20 論理制御端子
22 非同期シリアルインターフェース回路
23 シリアル通信ポート
24a データバス
24b データバス
24c データバス
24d データバス
24e データバス
24f データバス
25 デジタルデータ処理回路
26 ライン
27 オーバーフロー出力
30 アキュムレータ
31 位相-振幅変換器
33 DACレジスタ
34 デジタル-アナログ変換器
36 オーバーフロー出力
38 周波数制御入力
40 論理制御回路
41 リセット入力
42 リセット入力
50 デジタル周波数シンセサイザ
100 デジタル周波数シンセサイザ
101 直接デジタル周波数シンセサイザ
102 出力端子
104 周波数制御入力
105 システムクロック入力端子
106 クロック入力
108 リセット入力
110 マイクロコントローラ
112 周波数制御デジタルワード格納レジスタ
114 非同期デジタルインターフェース回路
115 シリアル通信ポート
116 マルチプレクサ
118 タイミング端子
120 端子
A 波形、論理制御信号
B 波形
D 周波数ステップの継続時間
S 周波数バーストの継続時間
P パルス

Claims (22)

  1. 周波数掃引合成出力信号を生成するためのデジタル周波数シンセサイザであって、
    前記デジタル周波数シンセサイザは単一のチップ上に実装され、
    前記デジタル周波数シンセサイザは、
    与えられた周波数制御デジタルワードに直接に応答して周波数の合成出力信号を生成するオンチップの直接デジタル周波数シンセサイザと、
    前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータおよび前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータを格納するオンチップのデータ格納回路と、
    外部で生成された論理制御信号を受信するように構成された単一ピンの制御端子と、
    前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義する前記格納されたデータから、前記周波数制御デジタルワードの各値、および、前記周波数掃引合成出力信号を生成するために前記周波数制御デジタルワードの値が前記直接デジタル周波数シンセサイザに与えられるシーケンスを決定するオンチップのデータ処理回路と、
    を備え、
    前記データ処理回路は、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義する前記格納されたデータ、前記制御端子に与えられた論理制御信号、前記制御端子に与えられた論理制御信号と前記周波数掃引合成出力信号の周波数掃引を時間領域で定義する前記格納されたデータとの組合せ、のうちの１つに応答して、前記周波数制御デジタルワードの値が前記直接デジタル周波数シンセサイザに与えられるレートを決定し、前記周波数掃引合成出力信号を生成するために前記周波数制御デジタルワードの値を前記シーケンスで、かつ前記決定されたレートで前記直接デジタル周波数シンセサイザに与えるデジタル周波数シンセサイザ。
  2. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引の開始周波数および終了周波数のうちの１つを示すデータの形で、前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータを格納するように構成されることを特徴とする請求項１に記載のデジタル周波数シンセサイザ。
  3. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値および周波数減分値のうちの１つを示すデータの形で、前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータを格納するように構成されることを特徴とする請求項１または２に記載のデジタル周波数シンセサイザ。
  4. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引の周波数ステップの数を示すデータの形で、前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータを格納するように構成されることを特徴とする請求項１から３のいずれか１項に記載のデジタル周波数シンセサイザ。
  5. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引の各周波数ステップの継続時間を示すデータの形で、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータを格納するように構成されることを特徴とする請求項１から４のいずれか１項に記載のデジタル周波数シンセサイザ。
  6. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引の周波数ステップの周波数バーストの継続時間を示すデータの形で、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータを格納するように構成されることを特徴とする請求項１から５のいずれか１項に記載のデジタル周波数シンセサイザ。
  7. 前記データ処理回路は、前記制御端子に与えられた論理制御信号に応答して、前記周波数制御デジタルワードの値のシーケンスの第１の値がいつ前記直接デジタル周波数シンセサイザに与えられるか、前記周波数掃引合成出力信号の各周波数ステップの継続時間、前記周波数掃引合成出力信号を周波数バーストで生成するための前記周波数掃引合成出力信号の周波数掃引の周波数ステップの周波数バーストの継続時間、のうちの少なくとも１つを決定することを特徴とする請求項１から６のいずれか１項に記載のデジタル周波数シンセサイザ。
  8. 前記データ処理回路は、前記制御端子に与えられる論理制御信号の立上りエッジおよび立下りエッジに応答して、前記周波数掃引合成出力信号の周波数ステップの周波数バーストの継続時間および前記周波数ステップの継続時間を決定することを特徴とする請求項１から７のいずれか１項に記載のデジタル周波数シンセサイザ。
  9. 前記データ処理回路は、前記周波数掃引の各周波数ステップの継続時間および各周波数バーストの継続時間を、前記データ格納回路内に格納された前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータから、振動信号のサイクル数の関数として決定するように構成され、
    前記データ処理回路は、前記決定された各周波数ステップの継続時間から、前記周波数制御デジタルワードの値が前記直接デジタル周波数シンセサイザに与えられるレートを決定することを特徴とする請求項１から７のいずれか１項に記載のデジタル周波数シンセサイザ。
  10. 前記データ処理回路は、前記周波数掃引合成出力信号の各周波数ステップ、および、前記周波数掃引合成出力信号を周波数バーストで生成するための前記周波数掃引合成出力信号の周波数掃引の周波数ステップの周波数バースト、のうち少なくとも１つの継続時間を前記振動信号のサイクル数の関数として決定することを特徴とする請求項９に記載のデジタル周波数シンセサイザ。
  11. 前記データ処理回路が応答する前記振動信号は、前記デジタル周波数シンセサイザがクロック制御されるシステムクロック信号であることを特徴とする請求項９または１０に記載のデジタル周波数シンセサイザ。
  12. 前記システムクロック信号は、外部で生成されたシステムクロック信号であり、
    前記システムクロック信号を受け取るためにクロック端子が設けられることを特徴とする請求項１１に記載のデジタル周波数シンセサイザ。
  13. 前記振動信号は、前記周波数掃引合成出力信号であることを特徴とする請求項９または１０に記載のデジタル周波数シンセサイザ。
  14. 前記直接デジタル周波数シンセサイザは、前記周波数制御デジタルワードの値に応答して、前記周波数掃引合成出力信号の位相を示すデジタルワードを順次生成する数値制御されたオシレータを含むことを特徴とする請求項１３に記載のデジタル周波数シンセサイザ。
  15. 前記数値制御されたオシレータは、前記周波数制御デジタルワードの値に応答して、前記周波数掃引合成出力信号の位相を示す前記デジタルワードを順次生成するモジュロMアキュムレータを含むことを特徴とする請求項１４に記載のデジタル周波数シンセサイザ。
  16. 前記データ処理回路は、前記モジュロMアキュムレータからのオーバーフロー信号に応答して、前記周波数制御デジタルワードの値が前記直接デジタル周波数シンセサイザに与えられるレートを決定することを特徴とする請求項１５に記載のデジタル周波数シンセサイザ。
  17. 前記直接デジタル周波数シンセサイザは、前記数値制御されたオシレータによって生成された前記周波数掃引合成出力信号の位相を示す前記デジタルワードから、位相依存振幅のデジタルワードを生成するデジタル信号処理回路を含むことを特徴とする請求項１４から１６のいずれか１項に記載のデジタル周波数シンセサイザ。
  18. 前記直接デジタル周波数シンセサイザは、前記デジタル信号処理回路によって生成された前記位相依存振幅のデジタルワードを前記周波数掃引合成出力信号に変換するDACを含むことを特徴とする請求項１７に記載のデジタル周波数シンセサイザ。
  19. 前記データ格納回路は、前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータのプログラミング、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータのプログラミング、前記デジタル周波数シンセサイザが動作すべき動作モードの選択、のうちの少なくとも１つのためにプログラム可能であることを特徴とする請求項１から１８のいずれか１項に記載のデジタル周波数シンセサイザ。
  20. 前記デジタル周波数シンセサイザは、前記周波数掃引合成出力信号を正弦波、論理信号、のうちの少なくとも１つの形で生成するように構成されることを特徴とする請求項１から１９のいずれか１項に記載のデジタル周波数シンセサイザ。
  21. 単一のチップ上に実装されたデジタル周波数シンセサイザによって周波数掃引合成出力信号を生成する方法であって、
    オンチップのデータ格納回路によって、周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータを格納し、かつ、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータを格納する過程と、
    単一ピンの制御端子によって、外部で生成された論理制御信号を受信する過程と、
    オンチップのデータ処理回路によって、
    （ａ）前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義する前記格納されたデータから、周波数制御デジタルワードの各値、および、前記周波数制御デジタルワードに直接に応答して周波数の合成出力信号を生成する直接デジタル周波数シンセサイザに前記周波数制御デジタルワードの値が与えられるシーケンスを、そして、
    （ｂ）（i）前記周波数掃引合成出力信号の周波数掃引を時間領域で定義する前記格納されたデータ、
    （ii）前記制御端子に与えられた論理制御信号、
    （iii）前記制御端子に与えられた論理制御信号と前記周波数掃引合成出力信号の周波数掃引を時間領域で定義する前記格納されたデータとの組合せ、
    のうちの１つから、前記周波数制御デジタルワードの値が前記直接デジタル周波数シンセサイザに与えられるレートを
    決定する過程と、
    前記周波数掃引合成出力信号を生成するために前記周波数制御デジタルワードの値を前記シーケンスで、かつ前記決定されたレートで前記直接デジタル周波数シンセサイザに与える過程と、
    を含むことを特徴とする方法。
  22. 前記周波数掃引合成出力信号の周波数掃引の開始周波数および終了周波数のうちの１つを示すデータ、前記周波数掃引合成出力信号の周波数掃引の連続した周波数ステップの間で周波数が変更される周波数増分値および周波数減分値のうちの１つを示すデータ、前記周波数掃引合成出力信号の周波数掃引の周波数ステップの数を示すデータ、のうち少なくとも１つの形で、前記周波数掃引合成出力信号の周波数掃引を周波数領域で定義するデータが前記オンチップのデータ格納回路に格納され、前記周波数掃引合成出力信号の周波数掃引の各周波数ステップの継続時間を示すデータ、前記周波数掃引合成出力信号の周波数掃引の周波数ステップの周波数バーストの継続時間を示すデータ、のうち少なくとも１つの形で、前記周波数掃引合成出力信号の周波数掃引を時間領域で定義するデータが前記オンチップのデータ格納回路に格納されることを特徴とする請求項２１に記載の方法。
JP2007545104A 2004-12-10 2005-12-09 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法 Expired - Fee Related JP5015793B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63518404P 2004-12-10 2004-12-10
US60/635,184 2004-12-10
PCT/IE2005/000142 WO2006061812A2 (en) 2004-12-10 2005-12-09 A digital frequency synthesiser and a method for producing a frequency sweep

Publications (3)

Publication Number Publication Date
JP2008523694A JP2008523694A (ja) 2008-07-03
JP2008523694A5 JP2008523694A5 (ja) 2009-01-29
JP5015793B2 true JP5015793B2 (ja) 2012-08-29

Family

ID=36481408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007545104A Expired - Fee Related JP5015793B2 (ja) 2004-12-10 2005-12-09 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法

Country Status (8)

Country Link
US (1) US7365608B2 (ja)
EP (1) EP1828867B1 (ja)
JP (1) JP5015793B2 (ja)
CN (1) CN101073046B (ja)
AT (1) ATE433580T1 (ja)
DE (1) DE602005014888D1 (ja)
TW (1) TWI365609B (ja)
WO (1) WO2006061812A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417510B2 (en) * 2006-09-28 2008-08-26 Silicon Laboratories Inc. Direct digital interpolative synthesis
US7764134B2 (en) * 2007-06-14 2010-07-27 Silicon Laboratories Inc. Fractional divider
US7800451B2 (en) * 2008-08-20 2010-09-21 Silicon Laboratories Inc. Frequency adjustment for clock generator
JP2011151532A (ja) * 2010-01-20 2011-08-04 Nippon Dempa Kogyo Co Ltd 周波数ジェネレータ
US8248175B2 (en) 2010-12-30 2012-08-21 Silicon Laboratories Inc. Oscillator with external voltage control and interpolative divider in the output path
US9443422B2 (en) * 2012-11-07 2016-09-13 Gentex Corporation Frequency shifting method for universal transmitters
CN104935258B (zh) * 2014-03-18 2019-08-13 苏州普源精电科技有限公司 一种可以产生多个频标的扫频信号发生器
CN104320087B (zh) * 2014-10-13 2017-05-24 中国电子科技集团公司第四十一研究所 一种高速数字扫频方法
DE102015103942A1 (de) 2015-03-17 2016-09-22 Infineon Technologies Ag Frequenzrampenerzeugung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2010032A (en) 1977-12-15 1979-06-20 Honeywell Inc Waveform generator
US5331293A (en) 1992-09-02 1994-07-19 Motorola, Inc. Compensated digital frequency synthesizer
US5379001A (en) * 1993-10-25 1995-01-03 Alliant Techsystems Inc. Closed loop linearizer for ramp modulated VCO
US6066967A (en) 1997-02-07 2000-05-23 Sensytech, Inc. Phase-coherent frequency synthesis with a DDS circuit
US6252464B1 (en) * 1999-10-06 2001-06-26 Cubic Defense Systems, Inc. Numerically-controlled nyquist-boundary hopping frequency synthesizer
CN1260893C (zh) * 2003-10-31 2006-06-21 清华大学 集成射频锁相环型频率合成器

Also Published As

Publication number Publication date
EP1828867A2 (en) 2007-09-05
CN101073046B (zh) 2010-05-12
CN101073046A (zh) 2007-11-14
DE602005014888D1 (de) 2009-07-23
TWI365609B (en) 2012-06-01
ATE433580T1 (de) 2009-06-15
US7365608B2 (en) 2008-04-29
TW200635230A (en) 2006-10-01
EP1828867B1 (en) 2009-06-10
WO2006061812A3 (en) 2006-08-31
US20060139102A1 (en) 2006-06-29
JP2008523694A (ja) 2008-07-03
WO2006061812A2 (en) 2006-06-15

Similar Documents

Publication Publication Date Title
JP5015793B2 (ja) 周波数掃引を生成するためのデジタル周波数シンセサイザおよび方法
JP4423454B2 (ja) 信号発生装置
JP4528301B2 (ja) 直接デジタルシンセサイザの周波数分解能を向上させるための方法および装置
JP4649480B2 (ja) 試験装置、クロック発生装置、及び電子デバイス
JP2008523694A5 (ja)
JP2003156543A (ja) 半導体試験装置
JP2009258051A (ja) 擬似目標信号発生装置
JP4951378B2 (ja) 波形発生器および試験装置
JP3637891B2 (ja) 変調信号発生装置
JP2545008B2 (ja) 可変周波数信号発生方法
WO2008072851A1 (en) Oscillating-frequency variable oscillator
US6972362B2 (en) Method and device for generating electronic sounds and portable apparatus utilizing such device and method
JP4838060B2 (ja) アナログ波形発生装置
JP2004032732A (ja) Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器
JP3888154B2 (ja) 変調信号発生装置
JPS6230639B2 (ja)
JP2621234B2 (ja) 電子楽器の制御信号発生装置
JP3430575B2 (ja) 電子楽音信号合成装置
JP2949764B2 (ja) 信号発生回路
JPH07231225A (ja) 任意波形発生器
JPH08162913A (ja) 直接論理合成信号発生器
JP4374168B2 (ja) 多相発振器の位相同期方法および多相発振器を有するｌｃｒ測定装置
JP2897302B2 (ja) ディジタルシンセサイザ
JP2004021204A (ja) 楽音形成回路
JP2009284074A (ja) チャープ信号発生装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081202

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120607

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5015793

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees