JP2011151532A - 周波数ジェネレータ - Google Patents
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Abstract
【解決手段】 スイープ制御部1が、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を入力して十進数の周波数設定データを出力し、周波数設定データ変換部2が、スイープ制御部1から入力された十進数に、動作周波数、DDS3への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数に変換するbitデータ変換部21と、丸め処理を行う丸め処理部22とを備え、DDS3が、入力された二進数の周波数設定データに従って周波数信号を生成して出力する周波数ジェネレータである。
【選択図】 図1
Description
水晶振動子の共振点調査や、レーダー等の用途において、周波数をスイープする機能が必要であり、周波数ジェネレータが用いられている。
従来の周波数ジェネレータの構成について図6を用いて説明する。図6は、従来の周波数ジェネレータの概略構成を示す模式説明図である。
図6に示すように、従来の周波数ジェネレータは、スイープ制御部(図では「Sweep Control」と記載)51と、デジタルPLL回路(図では「Digital PLL」)52と、D/A変換器53と、電圧制御発振器(Voltage Controlled Oscillator:以下、「VCO」と記載)54と、1/N分周器(図では「1/N」)55と、A/D変換器56とを備えている。
スイープ制御部51は、デジタルPLL回路52に周波数の設定を行うと共に、同期パルス出力タイミング(Trigger_Out)を制御する。
デジタルPLL回路52は、スイープ制御部51から設定された周波数を生成して出力する。
D/A変換器53は、デジタルPLL回路52からの出力周波数をD/A(デジタル/アナログ)変換する。
1/N分周器55は、VCO54からの出力周波数を1/Nに分周する。
A/D変換器56は、1/N分周器55からの出力信号をA/D(アナログ/デジタル)変換して、デジタルPLL回路52に出力する。
また、同期パルス出力タイミングが固定であるため、アプリケーションにおいて別途タイミング調整を行うことが必要であった。
また、その多くは周波数を連続的にリニアに変化させるものであるため、測定等において周波数を特定するのが困難であった。
尚、周波数ジェネレータに関する技術としては、特開平07−094948号公報「高スペクトル純度のデジタル波形シンセサイザ」(出願人:ヒューズ・エアクラフト・カンパニー、特許文献1)、特開平08−316733号公報「スイープジェネレータ」(出願人:横河電気株式会社、特許文献2)、特開2000−304783号公報「周波数掃引信号発生器」(株式会社アドバンテスト、特許文献3)、特開2008−256452号公報「パルス信号発生装置」(日本無線株式会社、特許文献4)がある。
また、特許文献2には、スイープジェネレータにおいて、時間軸(X軸方向)のスイープ比率やスイープパラメータ方向(Y軸方向)の分割数(スイープステップ数)を可変とすることにより、スイープ形状を自由に設定することが記載されている。
特に、特許文献3には、掃引開始周波数を初期値として、2進数のN+Mビットの累積加算値のNビット整数部をDDSの周波数設定部に設定することが記載されている。
また、特許文献3に記載されたDDSを用いた従来の周波数ジェネレータでは、スイープ制御部に周波数を設定する際に二進数で設定しなければならず、設定操作が煩雑であるという問題点があった。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数ジェネレータは、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を十進数で入力して十進数の周波数設定データを出力するスイープ制御部と、スイープ制御部から入力された十進数を二進数に変換し、丸め処理を行って出力する周波数設定データ変換部と、入力された二進数の周波数設定データに従って周波数信号を生成して出力するDDSとを備えたものであり、高速スイープを可能とすると共に周波数の設定を容易にすることができるものである。
本発明の実施の形態に係る周波数ジェネレータ(本周波数ジェネレータ)の構成について図1を用いて説明する。図1は、本発明の実施の形態に係る周波数ジェネレータの構成ブロック図である。
図1に示すように、本周波数ジェネレータは、スイープ制御部1と、周波数設定データ変換部2と、DDS3と、D/A変換器4と、LPF(Low Pass Filter)5とを備えている。
各構成部分について説明する。
スイープ制御部1は、スイープ周波数を生成するためのパラメータを入力し、周波数設定データを算出してクロック毎に出力すると共に、アプリケーションに対するトリガ出力信号(Trigger_Out)を出力する。
本周波数ジェネレータの特徴として、スイープ制御部1には十進数で各パラメータが設定され、十進数の周波数設定データが算出されて出力されるようになっている。
加算部311は、周波数設定データ変換部2からのデジタルデータとラッチ回路312からの出力を加算してラッチ回路312に出力する。
ラッチ回路312は、加算部311からの加算結果をラッチして遅延させて加算器311とROMテーブル32に出力する。
そして、ROMテーブル32は、ラッチ回路312からの出力データ(位相データ)を入力し、当該位相データに対応するサイン波形のデジタル値をD/A変換機4に出力する。
LPF5は、アナログ信号波形を帯域制限して平滑化し、出力周波数信号(Wave_Out)を出力する。
次に、スイープ制御部1の構成について図2を用いて説明する。図2は、スイープ制御部1の構成ブロック図である。
図2に示すように、スイープ制御部1は、コントロール部(図では「Control部」)11と、カウンタ部(図では「Counter」)12と、スイープ時間制御部13と、スイープ周波数制御部14と、同期パルス信号タイミング制御部15とを備えている。
具体的には、コントロール部11は、動作イネーブル信号を、カウンタ部12、スイープ時間制御部13、スイープ周波数制御部14、同期パルス信号タイミング制御部15、及び周波数ジェネレータの各部に出力し、動作の開始/停止を制御する。
また、コントロール部11は、時間設定値を、スイープ時間制御部13に出力し、スタート周波数及びステップ周波数設定値をスイープ周波数制御部14に出力し、出力タイミング設定値を同期パルス信号タイミング制御部15に出力する。
スイープ時間制御部13は、コントロール部11からの動作イネーブル信号により動作し、カウンタ部12からのタイミング信号と、コントロール部からの時間設定値に基づいて、ある周波数に切り替わってから次の周波数に切り替えるまでの時間を計時して、スイープタイミング信号をスイープ周波数制御部14に出力する。
ここで、スイープ周波数制御部14の構成について図3を用いて説明する。図3は、スイープ周波数制御部14の構成図である。
図3に示すように、スイープ周波数制御部14は、乗算器141と、加算器142と、ラッチ回路143と、乗算器144とから構成されている。
加算器142は、10倍されたステップ周波数にラッチ回路143からの出力値を加算してラッチ回路143に出力する。
乗算器144は、設定されたスタート周波数(fs)に10を乗算する。
また、ステップ周波数Δfは、乗算器141で10倍されて、加算器142でラッチ回路143からの出力が加算され、次の周波数設定データとなる。
これにより、スイープ周波数制御部14からは、スタート周波数fsを初期値として、スイープタイミング毎にステップ周波数Δfずつ高くなる周波数設定データが出力されるものである。
周波数設定データ変換部2について図4を参照しながら説明する。図4は、周波数設定データ変換部の概略構成図である。
図4に示すように、周波数設定データ変換部2は、bitデータ変換部21と、丸め処理部22とを有し、bitデータ変換部21には、乗算器211と乗算器212とを備え、丸め処理部22には、乗算器221から構成されている。
bitデータ変換部21における乗算器211は、スイープ周波数制御部14のラッチ回路143からの周波数設定データ(FDATA)30bitを入力し、36028797を乗算して乗算器212に出力する。
乗算器212は、乗算器211からの出力に2-23を乗算し、33bitを丸め処理部22に出力する。
演算値A=1/(200×106/233/0.1)を演算したものである。
ここで、「200×106」は、動作周波数200MHzを示し、「233」は、DDS回路3の入力設定データbit数33bitを示し、「0.1」は、0.1Hzステップ設定での係数を示している。
つまり、bitデータ変換部21が、動作周波数、DDS3への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数Aをスイープ制御部1から入力される十進数の周波数設定データに乗算することで二進数の周波数設定データに変換している。
図4の回路において、変換誤差は、約0.0005ppmとなり、回路規模も低減できるものとなっている。
丸め処理部22における乗算器221では、bitデータ変換部21の乗算器212からの出力33bitに2-19を乗算し、14bitをDDS3の位相アキュムレータ31に出力する。つまり、乗算器221は、乗算器212からの出力33bitについて下位19bitを破棄し、上位14bitに丸める処理を行っている。
具体的に、動作を説明すると、スイープ制御部1で、スタート周波数(スタートfs)を100.5Hz、スイープ周波数(ステップΔf)を0.1Hzとすると、図3に示したように、乗算器141,144でそれぞれ10倍にしているので、スタート周波数設定データは「1005」で、スイープ周波数設定データは「1」が周波数設定データ変換部2に出力される。
この二進数の周波数設定データの差を平均すると、「36028797/223=4.2949…」となるものである。
次に、DDSの別の実施形態について図5を参照しながら説明する。図5は、DDSの別の実施形態を示すブロック図である。
図5に示すDDSは、データ分離部33と、補正部34と、ROMテーブル32と、ベクトル演算部35と、補正値抽出部36と、位相アキュムレータの加算器311とラッチ回路312とを備えている。
従って、図5のDDSを使用する場合には、図4における丸め処理部22を設けないようにし、bitデータ変換部21からの33bitの周波数設定データをデータ分離部33に入力するようにしている。
位相アキュムレータの加算器311は、入力される上位14bitとラッチ回路312からの出力を加算し、ラッチ回路312に出力する。
ラッチ回路312は、ラッチしたデータを遅延させて加算器311とROMテーブル32に出力する。
補正値抽出部36は、ベクトル演算結果のデータI3,Q3から同相成分(実数値)のI3を選択してD/A変換器4に出力する。I3の実行値は、補正された周波数データということになる。
本周波数ジェネレータによれば、スイープ制御部1が、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を入力して十進数の周波数設定データを出力し、周波数設定データ変換部2が、スイープ制御部1から入力された十進数を二進数に変換し、丸め処理を行って出力し、DDS3が、入力された二進数の周波数設定データに従って周波数信号を生成して出力するようにしているので、高速スイープを可能とすると共に周波数の設定を容易にすることができる効果がある。
Claims (5)
- 周波数をスイープする周波数ジェネレータであって、
少なくとも、スタート周波数、スイープ周波数ステップ設定値の周波数設定値を十進数の周波数設定データとして出力するスイープ制御部と、
前記スイープ制御部から入力された十進数を二進数に変換するビットデータ変換部を備える周波数設定データ変換部と、
前記周波数設定データ変換部から入力された二進数の周波数設定データに従って周波数信号を生成して出力する直接デジタル信号発生器とを有することを特徴とする周波数ジェネレータ。 - ビットデータ変換部は、動作周波数、直接デジタル信号発生器への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数の周波数設定データに変換することを特徴とする請求項1記載の周波数ジェネレータ。
- スイープ制御部は、周波数設定値が小数点以下n桁の場合、前記周波数設定値に10nを乗算して出力することを特徴とする請求項1又は2記載の周波数ジェネレータ。
- 周波数設定データ変換部は、二進数に変換されたデータの内、下位ビットを破棄する丸め処理を行い、直接デジタル信号発生器に出力する丸め処理部を有することを特徴とする請求項1乃至3のいずれか記載の周波数ジェネレータ。
- 直接デジタル信号発生器は、周波数設定データ変換部のビットデータ変換部からの二進数の周波数設定データを上位ビットと下位ビットに分離するデータ分離部と、
分離された下位ビットについて補正値を記憶し、入力された下位ビットに対応する補正値を出力する補正部と、
分離された上位ビットについて累積加算を行うアキュムレータと、前記アキュムレータからの出力に基づいて、記憶する波形データを出力するROMテーブルと、
前記ROMテーブルからの出力と前記補正部からの出力をベクトル演算するベクトル演算部と、
ベクトル演算されたデータから補正されたデータを抽出する補正値抽出部とを有することを特徴とする請求項1乃至3のいずれか記載の周波数ジェネレータ。
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