KR102427375B1

KR102427375B1 - 넓은 대역폭을 갖는 위상 동기 루프 회로

Info

Publication number: KR102427375B1
Application number: KR1020150070376A
Authority: KR
Inventors: 블라디미르 페트코브; 가네쉬 발라찬드란
Original assignee: 로베르트 보쉬 게엠베하
Priority date: 2014-05-21
Filing date: 2015-05-20
Publication date: 2022-08-01
Also published as: KR20150134282A; DE102015207404B4; DE102015207404A1; CN105187055B; CN105187055A; US9537493B2; US20150341041A1

Abstract

위상 동기 루프 회로는 위상 검출기, 루프 필터, 전압 제어 발진기, 및 분할기를 포함한다. 분할기는 제어기 및 사인 피드백 신호에 대한 신호 레벨들의 룩업 테이블을 저장하는 메모리를 포함한다. 분할기는 전압 제어 발진기로부터 출력 신호를 수신하고 사인 피드백 신호를 생성하기 위해 사전결정된 순서로 룩업 테이블의 값들에 대응하는 출력 신호를 생성한다. 분할기는 전압 제어 발진기로부터 출력 신호의 각각의 사이클에 대해 새로운 출력을 생성하고 기준 신호의 주파수를 충족시키거나 또는 초과하는 PLL 대역폭을 가능하게 한다.

Description

넓은 대역폭을 갖는 위상 동기 루프 회로{PHASE LOCK LOOP CIRCUIT HAVING A WIDE BANDWIDTH}

본 발명은 일반적으로 전자 회로, 특히, 위상 동기 루프 회로의 분야에 관한 것이다.

위상 동기 루프 회로들(PLL들)은 라디오, 전기 통신, 컴퓨터 및 다른 전자 용례들에서 폭 넓게 이용되는 전자 제어 회로들이다. PLL들의 일부 흔한 용례들은 신호 복조, 잡음 채널로부터의 신호 복원, 복수의 입력 주파수(주파수 합성)에서의 안정된 주파수의 생성, 및 마이크로프로세서들과 같은 디지털 논리 회로에서의 정확히 때에 알맞은 클록 펄스들의 분포를 포함한다. 단일 집적 회로가 완전한 위상 동기 루프 빌딩 블록을 제공할 수 있기 때문에, 상기 기술이 현대 전자 장치에서 폭 넓게 사용된다. 이 회로들은 1 Hz 이하에서 최대 기가 Hz까지의 출력 주파수를 생성할 수 있다.

도 7은 낮은 주파수 입력 신호와 관련하여 더 높은 주파수 출력 신호를 생성하기 위해 구성되는 종래 기술의 PLL(700)에서 기능 유닛들의 배열을 도시한다. PLL(700)은 위상 검출기/위상 주파수 검출기(708), 로우 패스(low-pass) 루프 필터(712), 전압 제어 발진기(VCO; 716) 및 주파수 분할기(720)를 포함한다. 외부 주파수 생성기는 위상 검출기(708)의 입력부에 인가되는 기준 입력 신호(704)를 생성한다. 위상 검출기의 출력은 루프 필터(712)를 통과하고 필터링된 출력은 VCO(716)를 작동시킨다. VCO(716)는 출력 신호(740)를 생성하고, 출력 신호(740)는 주파수 분할기(720)를 지나가고 주파수 분할기(720)의 출력은 위상 검출기(708)에 피드백을 제공한다. 일부 실시예들에서, 위상 검출기(708)는 기준 주파수 신호에 대해 피드백 신호를 변조하여 피드백 신호를 DC(0 Hz) 또는 거의 DC로 하향 변환시키는 멀티플라이어(multiplier) 회로이다. VCO(716)는 고주파수 조화(harmonic)에 대응하는 주파수의 범위로 조정되고 따라서 PLL(740)의 출력은 더 높은 주파수 다중 입력 기준 신호(704)이다.

PLL(700)이 다중 주파수 출력을 생성하는 상황에서, 더 높은 주파수 출력 신호(740)는 더 낮은 주파수 입력 신호(704)에 대응하지 않을 것이다. 주파수 분할기(720)는 높은 주파수 출력(740)을 수신하고 위상 검출기(708)에 대한 입력 기준 신호(704)와 동일한 주파수에서 더 낮은 주파수 출력을 생성한다. 위상 검출기(708)는 주파수 분할기(720)로부터의 출력 신호의 위상 및 입력 기준 신호(704) 사이의 탈선을 식별한다. 입력 기준 신호 및 피드백 신호가 위상에서 동기화된다면, 2개의 신호들은 서로 직교한다(90°만큼 떨어짐). 위상 검출기(708)는 입력 및 출력 신호들의 위상들 사이의 임의의 에러들에 응답하여 정정된 출력 신호를 생성한다. 따라서, PLL 회로는 입력 기준 신호 및 출력 신호 사이의 위상차를 정정하도록 음(-)의 피드백 루프를 사용한다.

넓은 대역폭을 갖는 PLL들은 VCO에 기인한 감소된 위상 노이즈로 작동한다. 여기서 사용된 바와 같이, 용어 "대역폭"은 PLL 회로가 출력 신호 및 입력 기준 신호의 위상차 사이의 섭동으로부터 회복될 수 있는 속도에 대응하는 주파수를 지칭한다. 넓은 대역폭의 PLL이 더 효율적으로 VCO 노이즈로부터 출력 신호 내의 노이즈를 필터링하고 따라서 동일한 노이즈 실행에 있어서, 위상 노이즈의 높은 레벨을 갖는 VCO를 사용할 수 있기 때문에, 넓은 대역폭은 PPL 회로가 좁은 대역폭을 가진 PLL 회로보다 더 효율적으로 작동되게 한다. 더 시끄러운 VCO 장치들은 또한 좁은 대역폭의 PLL 구성을 사용하기 위해 요구되는 낮은 노이즈의 VOC들보다 적은 전력을 작동 동안 소비한다. PLL에서, 위상 노이즈 VCO는 PLL에서 상당한 전력 소비자이고, 종종 PLL 전력의 50%를 초과하고, 더 높은 전력 소비가 독립형 VCO 위상 노이즈를 감소시키도록 요구된다. 또한, 넓은 PLL 대역폭은 VCO 풀링(pulling)의 현상을 감소시키고, VCO 풀링 현상은 무선 전송기 신호와 같은 VCO 주파수와 근접한 강한 RF 신호가 VCO 주파수를 변화시킬 때 발생한다. 넓은 PLL 대역폭은 또한 하나의 주파수로부터 다른 하나의 주파수로의 PLL 전송을 매우 빠르게 돕는다.

높은 대역폭을 갖는 기존의 PLL 회로 디자인은 종종 안정된 방식으로 어렵게 작동한다. 예를 들어, 일반적인 종래 기술의 PLL에서 최대 이론 대역폭은 입력 기준 주파수의 절반이지만, 실제의 PLL 실시예들은 주파수/분할기로부터의 출력 신호가 연속 시간 위상 신호가 아니지만, 일반적으로 이산 시간 간격들로 샘플링(sample)되기 때문에 훨씬 좁은 주파수 대역폭(일반적으로 기준 주파수의 1/10)으로 작동해야 한다. 예를 들어, 도 9에 도시된 바와 같이, 고주파수 VCO 출력 신호(904)는 샘플링 신호(920)에 의해 도시되는 낮은 주파수 분할기의 단일 사이클(912) 동안 4개의 사이클들(908A 내지 908D)을 완성한다. 낮은 주파수 분할기는 상승 에지들(924 및 928)을 샘플링하고, 상승 에지들은 고주파수 VCO 신호(904)의 개별 사이클들을 위한 지터(jitter)를 식별하는 것 대신에 4개의 사이클들을 거쳐 신호(904)의 다른 고주파수 특성들 및 지터에 대한 평균을 효과적으로 식별할 수 있다. 분할기에 대한 낮은 주파수 샘플링 주파수(920)는 고주파수 VCO 신호(904)의 엘리어싱(aliasing)을 야기하고, 여기서 지터 및 다른 신호 노이즈에 기인하여 도입되는 위상 에러들에 대한 정보가 피드백 신호에서 손실된다. 기술에서 알려진 바와 같이, 출력 신호, 특히 고주파수 출력 신호의 샘플링은 VCO로부터 출력 신호의 고주파수 성분에 기인한 엘리어싱된 출력 신호들을 생성하기 쉽다. 분할기 내의 엘리어싱에 기인한 분할기의 출력의 부정확성은 종종 안정하지 않은 출력 신호를 생성하도록 증가한다.

대역폭의 제한을 극복하도록, 종래 기술의 회로들은 종종 일련의 2개 이상의 PLL들을 포함한다. 도 8은 직렬로 연결되는 2개의 PLL들(820 및 850)의 구성을 도시한다. 도 8에서, 제 1 PLL(820)은 약 200kHz의 대역폭을 갖고 제 2 PLL(850)은 약 5MHz의 대역폭을 갖는다. 그러나, 일련의 PLL들을 요구함으로써, 회로 디자인의 복잡성을 증가시킨다. 그 결과, 넓은 대역폭을 가진 단일 스테이지 PLL의 안정된 작동을 가능하게 하는 PLL들의 개선이 유익할 것이다.

하나의 실시예에서, 넓은 대역폭으로 작동하는 위상 동기 루프(PLL) 회로가 개발된다. PLL 회로는 제 1 주파수에서 사전결정된 파형을 갖는 기준 신호를 수신하는 제 1 입력부 및 피드백 신호를 수신하는 제 2 입력부를 갖고, 또한 상기 기준 신호 및 상기 피드백 신호에 대한 제어 신호를 생성하도록 구성되는 위상 검출기와, 상기 위상 검출기의 출력부로부터 상기 제어 신호를 수신하는 입력부를 갖고, 또한 필터링된 제어 신호를 생성하도록 구성되는 루프 필터와, 상기 루프 필터로부터 상기 필터링된 제어 신호를 수신하는 입력부를 갖고 또한 상기 기준 신호의 제 1 주파수의 배수에 대응하는 제 2 주파수를 갖는 출력 신호를 생성하도록 구성되는 전압 제어 발진기(VCO), 및 상기 VCO로부터 상기 출력 신호를 수신하는 입력부를 갖는 분할기를 포함한다. 상기 분할기는 입력 파형에 대응하는 복수의 이산값들의 룩업 테이블(lookup table)을 저장하도록 구성된 메모리, 및 상기 메모리, 상기 분할기의 상기 입력부, 및 상기 분할기의 출력부와 작용적으로 연결된 제어기를 포함한다. 상기 제어기는 상기 VOC로부터의 상기 출력 신호에서 복수의 클록 에지들(clock edge)을 검출하고, 각각의 검출된 클록 에지에 응답하여 상기 복수의 이산값들 중 하나를 선택하고(상기 이산값들은 상기 입력 파형에 대응하는 사전결정된 순서로 선택됨), 각각의 클록 에지를 위한 상기 위상 검출기의 상기 제 2 입력부에 대한 각각의 선택된 값에 대해 상기 피드백 신호를 생성하도록 구성된다.

도 1은 넓은 대역폭 작동을 가능하게 하는 위상 동기 루프 회로의 개략도.
도 2는 디지털 제어 구성 요소들을 포함하는 도 1의 PLL의 하나의 실시예의 개략도.
도 3은 아날로그 제어 구성 요소들을 포함하는 도 1의 PLL의 하나의 실시예의 개략도.
도 4는 출력 전압 제어 발진기로부터 각각의 클록 사이클에 기초하여 도 1 내지 도 3의 PLL 실시예들 내의 분할기로부터 출력 신호의 생성을 도시한 도면.
도 5는 도 1 내지 도 3의 PLL 실시예들 내에 노치 필터를 포함하는 루프 필터의 도면.
도 6은 도 1 내지 도 3의 PLL 실시예들에서 위상 동기를 유지하도록, 예시적인 기준 신호 파형, 피드백 신호 파형, 및 전압 제어 발진기용 제어 신호를 도시한 그래프들의 세트.
도 7은 종래 기술의 위상 동기 루프 회로의 개략도.
도 8은 종래 기술의 2개의 스테이지 위상 동기 루프 회로의 개략도.
도 9는 종래 기술의 PLL 회로들 내의 분할기의 감소된 샘플링 주파수에 기인한 종래 기술의 PLL 회로들에서의 엘리어싱 효과를 도시한 그래프.

여기에 설명된 실시예들의 원리들의 이해를 장려할 목적으로, 다음의 쓰여진 설명서의 도면들 및 설명들이 참조된다. 주제의 범위는 참조로써 어떠한 제한도 의도되지 않는다. 설명은 또한 예시적인 실시예들에 대한 임의의 대안 및 수정을 포함하고 이 문서를 적용하는 기술의 숙련자에게 보통 발생하는 바와 같은 설명된 실시예들의 원리들의 추가의 적용을 포함한다.

도 1은 입력 기준 신호의 주파수 이상인 주파수 대역폭으로 안정된 방식으로 작동되는 위상 동기 루프(PLL) 회로(100)의 도면이다. PLL(100)은 멀티플라이어 기반 위상 검출기(108), 루프 필터(112), 전압 제어 발진기(VCO; 116), 및 분할기(120)를 포함한다. PLL(100)은 PLL(100)을 위한 사인 기준 신호를 생성하는 크리스탈 발진기 또는 임의의 다른 신호 생성 장치와 같은, 기준 신호 생성기(104)로부터 입력 기준 신호를 수신한다. 멀티플라이어 기반 위상 검출기(108)는 기준 신호를 수신하는 2개의 입력부들 및 음의 피드백을 제공하는 분할기(120)의 출력부를 포함한다. 분할기(120)로부터의 기준 신호 및 피드백 신호로부터의 위상들이 서로 직교(예를 들어, 90°로 분리됨)하지 않는다면, 위상 검출기(108)는 위상 에러를 정정하도록 VCO(116)의 작동을 조정하기 위해 0이 아닌 제어 신호를 생성한다. 루프 필터(112)는 위상 검출기(108)로부터 제어 신호를 필터링하고 VCO(116)는 루프 필터(112)로부터 필터링된 제어 신호를 수신한다. VCO(116)는 위상 검출기(108)의 필터링된 출력에 대한 출력 신호를 생성한다. PLL(100) 내의 음의 피드백 루프는 VCO(116)의 작동을 변경하기 위해 위상 검출기(108)의 필터링된 출력을 가능하게 하고 따라서 출력 신호의 위상은 에러를 정정하도록 기준 신호의 위상과 수렴한다. 도 1에서, 신호 그래프(180)는 사인 기준 신호(cos(w₀t))를 도시하고 그래프(190)는 PLL(100)이 동기화될 때 생성되는 분할기(120)로부터 계단형 사인 근사값인 음의 피드백 신호(190)(sin(w₀t))를 도시하고 음의 피드백 신호는 기준 신호와 직교한다. 대안적인 실시예들에서, 기준 신호(180)는 사인 파형과는 다른 파형을 포함한다. 기준 파형의 예들은 톱니 파형, 삼각파형, 포물선 파형, 정방형 파형 등을 포함하나 이들에 제한되지 않는다. 분할기(120)는 기준 신호가 사인 파형을 갖지 않을지라도, 사인 파형을 가진 피드백 신호(190)를 계속 생성한다.

도 1의 예시적인 예에서, PLL(100)은 입력 기준 신호의 주파수로부터 12의 인수가 곱해진 주파수를 갖는 출력 신호를 생성하도록 구성되지만, 대안적인 구성들은 입력 신호를 크거나 작은 인수들과 곱한다. VCO(116)는 출력 단자(140)에 대해 그리고 분할기(120)의 입력부에 대한 피드백으로서 생성된 출력 신호를 전송하도록 출력부를 포함한다. 도 1의 예에서, VCO(116)는 출력부(140)와 연결되는 다른 동기 논리 구성 요소들을 제어하고 분할기(120)의 제어를 위해 클록 신호로서 공통으로 사용되는 정방형파 출력 신호(150)를 생성한다.

PLL(100)에서, 분할기(120)는 제어기(124) 및 메모리(128)를 포함한다. 메모리(128)는 복수의 이산 계단형 사인 값들을 가진 룩업 테이블을 포함한다. 도 1은 기준 신호의 사인 파형과 비슷한 계단형 사인 파형(132)으로서 그래프로 일련의 이산값들을 도시한다. 메모리(128) 내의 룩업 테이블은 사인 파형(132)을 저장하고, 사인 파형은 사인의 하나의 사이클에 대응하는 12개의 이산 룩업 테이블 항목들(12 "계단들")을 포함한다. 제어기(124)는 예를 들어, VCO(116)에 의해 생성되는 출력 신호 파형(150)에서 에지들을 검출하는 디지털 논리 회로이다. VCO는 신호 생성기(104)로부터의 복수의 입력 기준 신호인 주파수를 갖는 출력 신호(150)를 생성한다.

도 2 및 도 3은 도 1로부터의 PLL(100)의 2개의 다른 실시예들의 회로도들이다. 도 2 및 도 3의 실시예들 둘 다는 PLL(100)과 실질적으로 동일한 방식으로 작동하지만, 다른 회로 구성들을 포함한다. 도 2는 아날로그 대 디지털 변환기(ADC; 204) 및 디지털 대 아날로그 변환기(DAC)(208)를 포함하는 디지털 PLL 회로(200)를 도시한다. ADC(204)는 위상 검출기(108)의 하나의 입력부에 공급되는 기준 신호의 디지털 표시(280)를 생성한다. 이어서 위상 검출기(108)는 분할기(120)로부터의 계단형 사인 피드백 신호에 대해 제어 신호를 생성한다. DAC(208)는 루프 필터(112)의 출력부와 연결되고 VCO(216)의 출력을 제어하도록 필터링된 제어 신호의 아날로그 표시를 생성한다.

도 3은 PLL의 아날로그 PLL 회로(300)의 실시예를 도시한다. PLL 회로(300)에서, 위상 검출기(308)는 일련의 증폭기들(312A 내지 312N) 및 증폭기들(312A 내지 312N)의 출력부들과 각각 연결되는 대응하는 일련의 스위치들(316A 내지 316N)을 포함한다. 증폭기들 및 스위치들의 수는 피드백 계단형 사인 파형에서 계단들의 수에 의존하고, 계단들의 수는 도 3의 예시적인 실시예에서 12개이다. 스위치들(316A 내지 316N)의 각각으로부터의 출력부는 루프 필터(112)에 대해 제어 출력 신호를 생성하는 합산 회로(318)와 연결된다. 분할기(120)는 출력 신호(150)의 클록 에지들에 반응하여 증가하는 예를 들어, 모듈러 카운터를 포함하는 스위치 제어기(324)를 포함한다. 스위치 제어기(324) 내의 카운터는 카운터의 값에 기초하여 스위치들(316A 내지 316N)을 선택적으로 개폐하는 디코더 출력부와 연결된다. PLL(300)이 룩업 테이블을 저장하도록 표준 디지털 메모리 장치를 포함하지 않는 반면, 스위치 제어기(324) 및 스위치들(316A 내지 316N)로부터의 디코딩된 출력은 메모리 내의 룩업 테이블의 역할을 한다. VCO(116)로부터의 출력 신호 내의 각각의 클록 사이클 동안, 스위치 제어기(324)는 스위치들(316A 내지 316N) 중 하나를 폐쇄하고 남아있는 스위치들을 개방한다. 증폭기들(312A 내지 312N) 각각은 PLL 회로(200)에서 발생하는 동일한 증식 효과를 성취하도록 다른 진폭 이득(무게)으로 구성된다. 2개의 신호들이 위상 동기화될 경우, 일부 고주파수 구성 요소들이 위상 검출기(308)로부터 출력 신호에 있고 또한 루프 필터(112)가 고주파수 구성 요소들을 감쇠할지라도 루프 필터로부터의 평균 출력은 DC에서 0(0Hz)이다. PLL(300)이 위상 동기를 손실한다면, 루프 필터로부터의 출력은 증폭기들(312A 내지 312N)로부터의 DC 출력이 0이 아니기 때문에 0이 아닌 값이 된다. PLL(300) 내의 위상 검출기(308)는 또한 조화 제거 혼합기(harmonic rejcect mixer)로서 지칭된다.

도 1 내지 도 3의 PLL들의 작동 동안, 분할기(120)는 VCO(116)로부터 출력 신호(150)를 수신한다. 제어기(124)는 출력 신호(150)에서 상승 에지들을 식별하고 출력 신호(150)의 각각의 사이클 동안 분할기(120)로부터 새로운 출력을 생성하도록 메모리(128) 내의 룩업 테이블로부터 다음의 이산값을 선택한다. 디지털 실시예들에서, 제어기(124)는 예를 들어, 상승 또는 하강 에지들과 같은 출력 신호(150) 내의 에지들을 검출하는 플립-플롭들(flip-flop) 또는 다른 동기 논리를 포함하는 디지털 논리 회로이고, 또한 음의 피드백 출력 신호를 생성하도록 사전결정된 순서로 메모리(128) 내의 룩업 테이블로부터 출력 값들을 선택한다. 예를 들어, 하나의 실시예에서, 제어기(124)는 0으로부터 N-1로 출력 신호의 각각의 상승 에지에 응답하여 증가하는 모듈러 카운터를 구현하고, 여기서 N은 룩업 테이블에서 항목들의 수이고(도 1의 예에서 12개), 0으로 복귀되며 주기적인 방식으로 0으로부터 N-1로 계속 증가한다. 룩업 테이블 내의 이산값들은 제어기(124)가 모듈러 카운터를 통해 증가함에 따라 계단형 사인 출력 파형(132)을 생성하도록 사전결정된 순서로 배열된다. 아날로그 실시예들에서, 제어기(324)는 조화 제거 혼합기용 스위치들의 어레이에서 스위치들을 작동시키도록 디코더 및 모듈러 카운터를 가진 스위치 제어기이다. 디지털 및 아날로그 실시예들 둘 다에서, 분할기(120)는 VCO(116)로부터 수신되는 각각의 클록 신호 에지에 응답하여 각각의 룩업 테이블의 항목으로부터 출력을 생성한다.

도 4는 VCO(116)로부터의 출력 신호에 응답하여 분할기(120)로부터 음의 피드백 신호의 생성을 더 상세히 도시한다. 도 4는 예시적인 목적들을 위해 지터(jitter)의 큰 정도로 도시되는 VCO(116)로부터의 출력 클록 신호(404)를 도시한다. 입력 파형(404)은 기준들에서의 상승 클록 에지들(420A, 420B, 420C, 420D 및 420E)을 포함한다. 분할기(120)에서, 제어기(124)는 하나의 대안적인 실시예가 하강 클록 에지들을 검출할지라도, 상승 클록 에지들을 식별하고 각각의 상승 클록 에지에 응답하여 메모리(128) 내의 룩업 테이블로부터 출력을 선택한다. 또 다른 실시예는 기준 신호에 대응하는 이산 레벨들의 큰 수 및 PLL 내의 곱셈 인자보다 항목들의 수의 2배를 포함하는 룩업 테이블을 가진 상승 및 하강 클록 에지들 둘 다를 검출한다. 출력 파형(408)은 클록 에지들(420A 내지 420E)에 응답하여 각각 생성되는 이산 출력 레벨들(424A, 424B, 424C, 424D, 및 424E)을 포함한다. 신호 레벨들(424A 내지 424E)은 사인 기준 신호에 대응하는 계단형 사인 출력 신호의 상승부를 도시한다. 레벨들(424A 내지 424E)의 각각에서 분할기(120)의 출력에 대한 시간 기간은 실질적으로 출력 신호(404)에서 각각의 클록 사이클의 기간과 동일하다. 지터가 사이클 기간 및 대응적으로 출력 신호의 위상에 영향을 미치는 상황에서, 음의 피드백 신호(408)는 VCO 출력 신호(404)의 각각의 사이클로부터 지터 정보를 포함한다.

도 9에 대해 상술한 바와 같이, 출력 신호의 전체 주파수 대신에 분할된 속도로 VCO 출력 신호를 샘플링하는 종래 기술의 분할기들은 중간 출력 클록 사이클들의 일부 또는 전체에서 지터를 효과적으로 측정하지 못하고, 분할기로부터 초래된 출력 신호는 종종 부정확한 위상 정보를 포함한다. 부정확한 위상 정보는 큰 대역폭들에서 종래 기술의 PLL들의 불안정을 초래할 수 있다. 대조적으로, 분할기(120)는 기준 주파수보다 상당히 높은 VCO 주파수의 샘플링 속도로 작동한다. 예를 들어, PLL 회로(100)에서 VCO 출력 신호 주파수는 기준 신호 주파수보다 큰 12배이고, 기준 신호 주파수는 기준 신호의 주파수의 2배인 나이키스트 속도(Nyquist rate)를 크게 초과한다. 다른 PLL 실시예들은 기준 신호의 주파수의 수백 또는 수천배의 멀티플라이어들과 같은 VCO 출력 주파수에 대해 훨씬 큰 멀티플라이어들을 포함한다. 룩업 테이블이 기준 신호에 대한 파형의 거의 근사값을 저장하기 때문에, 분할기(120)는 단지 제어기가 VCO(116)로부터 고주파수 출력 신호의 타이밍에 기초하여 생성하는 다음의 출력을 선택한다. 분할기(120)는 종래 기술의 분할기들과 동일한 방식으로 주파수 분할 출력 신호를 생성하도록 감소된 샘플링 속도의 작동에 기인하여 엘리어싱 효과를 겪지 않는다. 대신에, 분할기(120)는 VCO(160)로부터의 출력 신호의 전체 주파수에서 출력을 변화시키지만, 출력에서의 각각의 변화는 상술한 엘리어싱이 나타나기 쉬운 저주파수 샘플링 프로세스에 기초하여 전체 기준 파형을 생성하는 것 대신에 기준 파형의 증가분에 대응한다. 따라서, PLL(100)은 입력 기준 신호의 주파수를 충족시키거나 또는 초과하는 대역폭으로 작동한다. 상기에 도시한 바와 같이, 분할기(120)는 VCO(116)로부터의 출력 파형의 각각의 사이클 동안 기준 신호에 대응하는 동일한 주파수로 피드백 파형의 1/12를 생성한다. 다른 구성들에서, 분할기(120)는 출력 신호의 각각의 사이클 동안 기준 신호의 1/N 부분에 대응하는 증가한 출력을 생성하고, 여기서 N은 PLL에 대한 주파수 곱셈 인자이다.

PLL(100)에서, 위상 검출기(108)는 기준 신호 및 피드백 신호가 위상에서 동기화되지 않는다면 제어 신호를 생성하고 기준 신호(180) 및 피드백 신호(190)가 동기화 상태일 때 신호들이 90°로 분리될 때 이상적으로 0 출력을 갖는다. 그러나, PLL(100) 내의 위상 검출기(108)로부터의 제어 신호 출력은 또한 기준 신호의 주파수(w₀)의 2배로 중앙에 있는 허위 조화 신호를 생성한다. PLL(100)에서, 루프 필터(112)는 위상 검출기(108) 내에 생성된 제어 신호로부터 원치 않는 고주파를 제거하는 노치 필터를 포함한다.

도 5는 루프 필터(112)를 더 상세히 도시한다. 도 5에서, 루프 필터(112)는 위상 검출기(108)로부터 제어 신호를 수신하도록 루프 필터(112)의 입력부와 연결되는 노치 필터(504), 및 노치 필터링된 신호를 수신하는 0극 적분기 필터(508)를 포함한다. 필터(508)의 출력은 VCO(116)의 입력부에 전달되는 루프 필터(112)로부터 필터링된 제어 신호이다. 도 5에서, 노치 필터(504)는 다음의 고유 방정식

을 갖고, 여기서 T_clk는 VCO(116)로부터의 출력 신호의 시간 기간이고 r은 노치의 첨도를 규정한다(0<r<1). 루프 필터(508)의 나머지는 다음의 방정식

을 특징으로 하고, 여기서 α는 0 주파수를 결정하고(0<α<1) b는 극 주파수를 결정한다(0<b<1). 노치 필터(504)는 위상 검출기(108)의 출력 신호로부터 고주파수 조화를 제거한다. 그러나, 일부 PLL 회로 실시예들에서, 노치 필터(504)는 고주파수 조화의 도입이 PLL 회로의 작동을 막지 못할 때 제거될 수 있다. 예를 들어, PLL 회로(100)가 마이크로프로세서 또는 다른 디지털 논리 회로와 같은 디지털 논리 장치를 구동하도록 출력 클록 신호를 생성한다면, 고주파수 조화는 디지털 논리 장치의 작동으로 방해되지 않고 노치 필터(504)는 선택적으로 생략된다. 다른 구성들에서, 무선 주파수(RF) 용례들과 같이, 노치 필터(504)는 PLL 회로(100)로부터의 출력 신호를 수신하는 장치들의 작동에 부정적인 영향을 미치는 고주파수 노이즈를 제거한다.

도 5가 예시적인 목적들을 위해 단일 노치로 구성되는 루프 필터를 도시하는 반면, 루프 필터의 대안적인 실시예들은 선택적으로, 위상 검출기(108) 내의 멀티플라이어가 기준 신호의 고주파수 조화들로 사소하지 않은 에너지를 생성하는 상황들에서 기준 신호에 대한 주파수의 고주파수 조화들로 노치들을 생성하는 전송 기능들을 가진 필터들을 포함한다. 특히, 단일 노치를 갖는 노치 필터(504)는 도 1에서의 기준 신호들(180) 및 도 2에서의 기준 신호들(280)과 같이 기준 신호가 사인 파형일 때 효과적이다. 그러나, 기준 파형이 다른 파형인 경우, 노치 필터(504)는 PLL 회로(100)로부터 출력 신호를 수신하는 다른 구성 요소들 또는 PLL 회로(100)의 작동에 부정적으로 영향을 미치는 조화로 고주파수 노이즈를 제거하기 위해 기준 신호 주파수의 고주파수 조화로 추가의 노치들을 갖고서 또한 구성된다.

도 6은 PLL(100)의 작동 동안 생성된 예시적인 신호 파형들을 도시한다. 도 6에서, 기준 신호(620)는 사전결정된 기준 주파수에서 사인 파형이다. 피드백 신호(630)는 PLL이 기준 신호와 동일한 주파수로 생성되는 또 다른 사인 파형이다. PLL의 출력이 기준 신호(620)에 대해 적절하게 위상 동기되는 경우, 피드백 신호(630)는 기준 신호(620)로부터 90°의 위상 오프셋을 갖는다. 작동 동안, PLL(100)은 기준 신호와 비교할 때 출력 신호의 위상에서 발생할 수 있는 섭동을 정정한다. 그래프(640)는 VCO(116)가 기준 신호(620)와 피드백 신호(630) 사이의 위상 불일치를 식별하는 위상 검출기(108)에 응답하여 수신하는 필터링된 제어 신호를 도시한다. 필터링된 제어 신호의 진폭은 PLL이 기준 신호로 위상 동기를 재정립함에 따라 하락한다.

상술한 그리고 다른 특징들 및 기능들의 변화 또는 그것들의 대안들이 많은 다른 시스템들, 용례들 또는 방법들과 바람직하게 결합될 수 있는 것이 이해될 것이다. 예를 들어, 상술한 PLL 회로들은 MEMS 발진기, 자이로스코프 드라이브들, 스캐닝 미러용 압전기 드라이브들 등에 제한되지 않고 적합하다. 상술한 PLL들은 또한 시스템에서 유용하고 여기서 PLL은 실시간 클록으로부터 32.768kHz와 같은 저주파수 발진기에 대해 동기되고, VCO로부터 1GHz 또는 높은 국소적 발진기 클록 신호와 같은 고주파수 출력을 생성한다. 현재의 다양한 예기치 않거나 예측되지 않는 대안들, 수정들, 변경들 또는 개선들은 나중에 다음의 청구항들에 의해 포함되도록 의도하는 기술 분야의 숙련자들에 의해 행해질 수 있다.

Claims

위상 동기 루프 회로로서, 상기 위상 동기 루프 회로는
제 1 주파수에서 사전결정된 파형을 갖는 기준 신호를 수신하는 제 1 입력부 및 피드백 신호를 수신하는 제 2 입력부를 가지는 위상 검출기로서, 상기 기준 신호 및 상기 피드백 신호에 대한 제어 신호를 생성하도록 구성되는, 상기 위상 검출기;
상기 위상 검출기의 출력부로부터 상기 제어 신호를 수신하는 입력부를 가지는 루프 필터로서, 필터링된 제어 신호를 생성하도록 구성되는, 상기 루프 필터;
상기 루프 필터로부터 상기 필터링된 제어 신호를 수신하는 입력부를 가지는 전압 제어 발진기(VCO)로서, 상기 기준 신호의 제 1 주파수의 배수에 대응하는 제 2 주파수를 갖는 출력 신호를 생성하도록 구성되는 전압 제어 발진기(VCO); 및
상기 VCO로부터 상기 출력 신호를 수신하는 입력부를 갖는 분할기를 구비하고, 상기 분할기는:
사인 파형에 대응하는 복수의 이산값들의 룩업 테이블(lookup table)을 저장하도록 구성되는 메모리; 및
상기 메모리, 상기 분할기의 상기 입력부, 및 상기 분할기의 출력부와 작용적으로 연결되는 제어기를 구비하고, 상기 제어기는:
상기 VCO로부터의 상기 출력 신호에서 복수의 클록 에지들(clock edge)을 검출하고;
각각의 검출된 클록 에지에 대응하는 상기 복수의 이산값들 중 하나를 선택하되, 상기 이산값들은 상기 VCO로부터의 상기 출력 신호에 대응하는 사전결정된 순서로 선택되고; 그리고
상기 위상 검출기의 상기 제 2 입력부에 대한 사인 파형으로서의 상기 피드백 신호를 생성하도록 각각의 선택된 값에 대해 상기 피드백 신호를 생성하도록 구성되고,
상기 루프 필터는 상기 기준 신호의 상기 제 1 주파수의 2배에 대응하는 주파수 주위에서 상기 위상 검출기의 출력을 감쇠하도록 구성되는 노치 필터(notch filter)를 더 구비하는, 위상 동기 루프 회로.
삭제
제 1 항에 있어서, 상기 루프 필터는 상기 노치 필터의 출력부와 작용적으로 연결되는 입력부를 갖는 0극 적분기를 더 구비하는, 위상 동기 루프 회로.
제 1 항에 있어서,
상기 위상 검출기로의 입력을 위해 상기 기준 신호를 디지털 기준 신호로 변환하도록 상기 위상 검출기의 상기 제 1 입력부와 작용적으로 연결되는 아날로그 대 디지털 변환기; 및
상기 VCO의 입력을 위해 상기 루프 필터로부터의 디지털 필터링 제어 신호를 아날로그 필터링 제어 신호로 변환하도록 상기 루프 필터의 상기 출력부와 작용적으로 연결되는 디지털 대 아날로그 변환기를 더 구비하는, 위상 동기 루프 회로.
제 1 항에 있어서, 상기 위상 검출기는:
각각의 증폭기가 상기 기준 신호를 수신하도록 상기 위상 검출기의 입력부와 작용적으로 연결되는 입력부를 갖는 복수의 증폭기들;
각각의 스위치가 상기 복수의 증폭기들 중 하나의 출력부와 연결되는 복수의 스위치들; 및
복수의 입력부들을 갖는 합산 회로로서, 각각의 입력부는 상기 복수의 스위치들 중 하나의 출력부와 연결되고 상기 합산 회로의 출력부는 상기 루프 필터의 상기 입력부와 연결되는, 상기 합산 회로를 더 구비하고,
상기 분할기는:
상기 위상 검출기 내의 상기 복수의 스위치들과 작용적으로 연결되는 전환 회로를 더 구비하고,
상기 제어기는 상기 전환 회로와 작용적으로 연결되고, 또한 상기 복수의 클록 에지들에서 각각의 클록 에지에 대응하여 상기 제어기에 의해 선택된 이산값에 대응하는 상기 복수의 스위치들에서 단 하나의 스위치만을 폐쇄하도록 상기 전환 회로를 작동시키도록 구성되는, 위상 동기 루프 회로.
제 1 항에 있어서, 상기 메모리는 사인 파형에 대응하는 복수의 이산값들의 룩업 테이블을 저장하도록 구성되고, 상기 위상 검출기는 상기 분할기로부터 상기 피드백 신호를 수신하도록 구성되는, 위상 동기 루프 회로.
제 1 항에 있어서, 상기 VCO는 상기 복수의 클록 에지들을 포함하는 정방형 파형을 갖는 상기 출력 신호를 생성하는, 위상 동기 루프 회로.