DE102015207404A1

DE102015207404A1 - Phasenregelkreisschaltung mit groBer Bandbreite

Info

Publication number: DE102015207404A1
Application number: DE102015207404.8A
Authority: DE
Inventors: Vladimir Petkov; Ganesh Balachandran
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2014-05-21
Filing date: 2015-04-23
Publication date: 2015-11-26
Anticipated expiration: 2035-04-24
Also published as: CN105187055B; US20150341041A1; KR20150134282A; KR102427375B1; CN105187055A; US9537493B2; DE102015207404B4

Abstract

Eine Phasenregelkreisschaltung umfasst einen Phasendetektor, ein Schleifenfilter, einen spannungsgesteuerten Oszillator und einen Teiler. Der Teiler umfasst eine Steuereinheit und einen Speicher, der eine Verweistabelle aus Signalwerten für ein Sinusrückkopplungssignal speichert. Der Teiler empfängt ein Ausgangssignal von dem spannungsgesteuerten Oszillator und erzeugt ein Ausgangssignal entsprechend den Werten aus der Verweistabelle in einer vorbestimmten Reihenfolge, um ein Sinusrückkopplungssignal zu erzeugen. Der Teiler erzeugt eine neue Ausgabe für jeden Takt des Ausgangssignals aus dem spannungsgesteuerten Oszillator und ermöglicht eine PLL-Bandbreite, die einer Frequenz des Referenzsignals entspricht oder diese überschreitet.

Description

FACHGEBIET
Diese Offenbarung betrifft im Allgemeinen das Gebiet der elektronischen Schaltungen und genauer Phasenregelkreisschaltungen.
HINTERGRUND
Phasenregelkreisschaltungen (PLLs) sind elektronische Steuerschaltungen, die weitverbreitet bei Funk-, Telekommunikations-, Computer- und anderen elektronischen Anwendungen eingesetzt werden. Einige übliche Anwendungen für PLLs umfassen eine Signaldemodulation, Signalrückgewinnung aus einem stark rauschenden Kanal, Erzeugung einer stabilen Frequenz bei mehreren Eingangsfrequenzen (Frequenz-Synthese) und Verteilung von präzise getakteten Taktimpulsen in digitalen Logikschaltungen wie Mikroprozessoren. Da eine einzige integrierte Schaltung einen vollständigen Phasenregelkreis-Block bereitstellen kann, wird die Technologie bei modernen elektronischen Vorrichtungen weitverbreitet verwendet. Diese Schaltungen können Ausgangsfrequenzen von einem Bruchteil eines Hertz bis zu vielen Gigahertz erzeugen.
7 zeigt eine Anordnung von funktionellen Einheiten in einer PLL 700 gemäß dem Stand der Technik, die konfiguriert ist, ein Ausgangssignal mit höherer Frequenz in Bezug auf ein Eingangssignal mit niedrigerer Frequenz zu erzeugen. Die PLL 700 umfasst einen Phasendetektor/Phasenfrequenzdetektor 708, ein Tiefpassfilter 712, einen spannungsgesteuerten Oszillator (VCO) 716 und einen Frequenzteiler 720. Ein externer Frequenzgenerator erzeugt ein Referenzeingangssignal 704, mit dem ein Eingang des Phasendetektors 708 beaufschlagt wird. Die Ausgabe des Phasendetektors tritt durch ein Schleifenfilter 712 hindurch und die gefilterte Ausgabe steuert den VCO 716. Der VCO 716 erzeugt ein Ausgangssignal 740, das an einen Frequenzteiler 720 weitergeleitet wird, und der Ausgang des Frequenzteilers 720 stellt eine Rückkopplung an den Phasendetektor 708 bereit. In manchen Ausführungsformen ist der Phasendetektor 708 eine Multiplikatorschaltung, die das Rückkopplungssignal durch Modulieren mit dem Referenzfrequenzsignal auf Gleichspannung (0 Hz) oder beinahe auf Gleichspannung herunterkonvertiert. Der VCO 716 wird auf einen Bereich von Frequenzen eingestellt, der einer höheren Frequenzharmonischen entsprechen, so dass die Ausgabe der PLL 740 ein Vielfaches einer höheren Frequenz des Eingangsreferenzsignals 704 ist.
In Situationen, in denen die PLL 700 eine multiplizierte Frequenzausgabe erzeugt, würde das höhere Frequenzausgangssignal 740 dem Eingangssignal mit geringerer Frequenz 704 nicht entsprechen. Der Frequenzteiler 720 empfängt die höhere Frequenzausgabe 740 und erzeugt eine geringere Frequenzausgabe bei derselben Frequenz wie das Eingangsreferenzsignal 704 für den Phasendetektor 708. Der Phasendetektor 708 identifiziert Abweichungen zwischen der Phase des Ausgangssignals von dem Frequenzteiler 720 und dem Eingangsreferenzsignal 704. Falls das Eingangsreferenzsignal und das Rückkopplungssignal in der Phase verriegelt sind, dann sind die zwei Signale orthogonal zueinander (durch 90° getrennt). Der Phasendetektor 708 erzeugt ein korrigiertes Ausgangssignal als Antwort auf alle Fehler zwischen den Phasen des Eingangs- und des Ausgangssignals. Somit verwendet die PLL-Schaltung eine negative Rückkopplungsschleife, um Phasendifferenzen zwischen dem Eingangsreferenzsignal und einem Ausgangssignal zu korrigieren.
PLLs, die eine große Bandbreite aufweisen, arbeiten aufgrund des VCO mit reduziertem Phasenrauschen. Wie hierin verwendet, bezieht sich der Begriff „Bandbreite” auf eine Frequenz, die der Rate entspricht, bei der eine PLL-Schaltung sich von einer Störung zwischen der Differenz der Phase des Ausgangssignals und des Eingangsreferenzsignals erholen kann. Eine große Bandbreite ermöglicht es einer PLL-Schaltung, effizienter als eine PLL-Schaltung mit einer geringeren Bandbreite zu arbeiten, da eine PLL mit größerer Bandbreite Rauschen in dem Ausgangssignal effizienter aus dem VCO-Rauschen filtert und somit einen VCO mit einem höheren Ausmaß an Phasenrauschen für dieselbe Rauschleistung verwenden kann. Die stärker rauschenden VCO-Vorrichtungen verbrauchen während des Betriebs zudem weniger Leistung als während des Betriebs als VCO mit weniger Rauschen, die zur Verwendung mit PLL-Konfigurationen mit geringerer Bandbreite erforderlich sind. In der PLL ist der Phasenrauschen-VCO in einer PLL ein signifikanter Leistungsverbraucher, oftmals verbraucht dieser mehr als > 50% der PLL-Leistung, und der hohe Leistungsverbrauch wird benötigt, um das Phasenrauschen des VCO allein zu reduzieren. Zusätzlich dazu reduziert eine große PLL-Bandbreite das Phänomen des VCO-Ziehens, das auftritt, wenn ein starkes HF-Signal, das nahe an der VCO-Frequenz ist, wie ein Funksendesignal, die VCO-Frequenz verändert. Eine große PLL-Bandbreite unterstützt ebenfalls den sehr raschen PLL-Übergang von einer Frequenz zu einer anderen Frequenz.
Bereits existierende PLL-Schaltungsanordnungen mit hoher Bandbreite haben oftmals Schwierigkeiten damit, stabil zu arbeiten. Beispielsweise beträgt die theoretische Maximalbandbreite in einer typischen PLL gemäß Stand der Technik die Hälfte der Eingangsreferenzfrequenz, aber praktische PLL-Ausführungsformen müssen mit viel schmäleren Frequenzbandbreiten arbeiten (üblicherweise 1/10 der Referenzfrequenz), da das Ausgangssignal von dem Frequenzteiler kein durchgehendes Phasensignal ist, sondern üblicherweise zu diskreten Zeitpunkten abgetastet wird. Wie beispielsweise in 9 dargestellt, durchläuft ein Hochfrequenz-VCO-Ausgangssignal 904 während einer einzigen Periode 912 eines Niedrigfrequenzteilers, der durch die Abtastsignale 920 dargestellt ist, vier Perioden 908A–908D. Der Niedrigfrequenzteiler tastet bei steigenden Flanken 924 und 928 ab, der effektiv nur einen Durchschnitt für die Signalschwankung und andere Hochfrequenzcharakteristika des Signals 904 über vier Perioden anstelle eines Identifizierens der Signalschwankung für einzelne Perioden des Hochfrequenz-VCO-Signals 904 identifiziert. Die Abtastfrequenz mit geringerer Frequenz 920 für den Teiler führt zu Aliasing des höher frequenten VCO-Signals 904, wobei Informationen über Phasenfehler, die aufgrund von Signalschwankungen eingeführt werden und anderes Signalrauschen in dem Rückkopplungssignal verloren gehen. Wie auf dem Gebiet bekannt ist, ist das Abtasten eines Ausgangssignals, insbesondere von Hochfrequenz-Ausgangssignalen, aufgrund des Hochfrequenzgehalts in dem Ausgangssignal des VCO anfällig für die Erzeugung von Aliasing-Ausgangssignalen. Ungenauigkeiten in der Ausgabe des Teilers, die aufgrund von Aliasing in dem Teiler entstehen, akkumulieren sich oftmals und erzeugen ein instabiles Ausgangssignal.
Um Beschränkungen bei der Bandbreite zu überwinden, umfassen Schaltungen auf dem Stand der Technik oftmals eine Reihe von zwei oder mehreren PLLs, um ein Ausgangssignal zu erzeugen. 8 zeigt eine Konfiguration von zwei PLLs 820 und 850, die in Reihe geschaltet sind. In 8 weist die erste PLL 820 eine Bandbreite von etwa 200 kHz auf, und die zweite PLL 850 weist eine Bandbreite von etwa 5 MHz auf. Jedoch erhöht der Bedarf einer Reihe von PLLs die Komplexität der Schaltungskonstruktion. Deshalb wären Verbesserungen an PLLs, die einen stabilen Betrieb einer Einzelstufen-PLL mit großer Bandbreite ermöglichen, von Vorteil.
ZUSAMMENFASSUNG
In einer Ausführungsform wurde eine Phasenregelkreis-(PLL)Schaltung entwickelt, die mit einer großen Bandbreite arbeitet. Die PLL-Schaltung umfasst einen Phasendetektor mit einem ersten Eingang, der ein Referenzsignal mit einer vorbestimmten Wellenform mit einer ersten Frequenz empfängt und einen zweiten Eingang, der ein Rückkopplungssignal umfasst, wobei der Phasendetektor konfiguriert ist, ein Steuersignal in Bezug auf das Referenzsignal und das Feedbacksignal zu erzeugen, ein Schleifenfilter mit einem Eingang, der das Steuersignal von einem Ausgang des Phasendetektors empfängt, wobei das Schleifenfilter konfiguriert ist, ein gefiltertes Steuersignal zu erzeugen, einen spannungsgesteuerten Oszillator (VCO) mit einem Eingang, der das gefilterte Steuersignal von dem Schleifenfilter empfängt, wobei der VCO konfiguriert ist, ein Ausgangssignal mit einer zweiten Frequenz zu erzeugen, die einem Vielfachen der ersten Frequenz des Referenzsignals entspricht und einen Teiler mit einem Eingang, der das Ausgangssignal von dem VCO empfängt. Der Teiler umfasst einen Speicher, der konfiguriert ist, eine Verweistabelle einer Vielzahl von diskreten Werten zu speichern, die der Eingangswellenform entsprechen und eine Steuereinheit, die operabel mit dem Speicher, dem Eingang des Teilers und einem Ausgang des Teilers verbunden ist. Die Steuereinheit ist konfiguriert, eine Vielzahl von Taktflanken in dem Ausgangssignal von dem VCO zu detektieren, einen aus der Vielzahl von diskreten Werten als Antwort auf jede detektierte Taktflanke auszuwählen, wobei die diskreten Werte in einer vorbestimmten Reihenfolge entsprechend der Eingangswellenform ausgewählt werden und das Rückkopplungssignal in Bezug auf jeden ausgewählten Wert für den zweiten Eingang des Phasendetektors für jede Taktflanke zu erzeugen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist ein schematisches Blockschaltbild einer Phasenregelkreisschaltung, die einen Betrieb mit großer Bandbreite ermöglicht.
2 ist ein schematisches Blockschaltbild einer Ausführungsform der PLL aus 1, die digitale Steuerkomponenten umfasst.
3 ist ein schematisches Blockschaltbild einer Ausführungsform der PLL aus 1, die analoge Steuerkomponenten umfasst.
4 ist ein Diagramm, das die Erzeugung eines Ausgangssignals von einem Teiler in den PLL-Ausführungsformen aus 1–3, basierend auf jeder Taktperiode von einem ausgangsspannungsgesteuerten Oszillators, darstellt.
5 ist ein Diagramm eines Schleifenfilters, das ein Sperrfilter in den PLL-Ausführungsformen aus 1–3 umfasst.
6 ist ein Satz von Kurven, die eine beispielhafte Referenzsignalwellenform, eine Rückkopplungssignalwellenform und Steuersignale für einen spannungsgesteuerten Oszillator darstellen, um eine Phasenverriegelung in den PLL-Ausführungsformen aus 1–3 aufrecht zu erhalten.
7 ist ein schematisches Blockschaltbild einer Phasenregelkreisschaltung nach dem Stand der Technik.
8 ist ein schematisches Blockschaltbild einer zweistufigen Phasenregelkreisschaltung nach dem Stand der Technik.
9 ist ein Graph, der die Auswirkungen von Aliasing bei PLL-Schaltungen gemäß Stand der Technik aufgrund der reduzierten Abtastfrequenz des Teilers auf die PLL-Schaltungen gemäß Stand der Technik darstellt.
DETAILLIERTE BESCHREIBUNG
Für den Zweck des Förderns des Verständnisses der Prinzipien der hierin beschriebenen Ausführungsformen, wird in der folgenden schriftlichen Beschreibung auf die Zeichnungen und Erläuterungen Bezug genommen. Keine Beschränkung des Schutzumfangs des Gegenstands wird durch die Bezüge beabsichtigt. Die Beschreibung umfasst zudem auch jegliche Veränderungen und Modifikationen an den dargestellten Ausführungsformen und umfasst weitere Anwendungen der Prinzipien der beschriebenen Ausführungsformen, wie sie einem Fachmann auf dem Gebiet, zu dem dieses Dokument gehört, normalerweise einfallen würde.
1 ist ein Blockschaltbild einer Phasenregelkreis-(PLL)Schaltung 100, die auf stabile Weise mit einer Frequenz-Bandbreite betrieben wird, die größer oder gleich der Frequenz eines Eingangsreferenzsignals ist. Die PLL 100 umfasst einen auf einem Multiplikator basierenden Detektor 108, ein Schleifenfilter 112, einen spannungsgesteuerten Oszillator (VCO) 116 und einen Teiler 120. Die PLL 100 empfängt ein Eingangsreferenzsignal von einem Referenzsignalerzeuger 104, wie einem Kristalloszillator oder jeder anderen Signalerzeugungsvorrichtung, die ein Sinusreferenzsignal für die PLL 100 erzeugt. Der auf einem Multiplikator basierende Phasendetektor 108 umfasst zwei Eingänge, die das Referenzsignal und eine Ausgabe des Teilers 120 empfangen, der eine negative Rückkopplung bereitstellt. Falls die Phasen von dem Referenzsignal und dem Rückkopplungssignal von dem Teiler 120 nicht orthogonal zueinander sind, (z. B. durch 90° getrennt), dann erzeugt der Phasendetektor 108 ein Steuersignal, das nicht null ist, um den Betrieb des VCO 116 anzupassen, um den Phasenfehler zu korrigieren. Das Schleifenfilter 112 filtert das Steuersignal aus dem Phasendetektor 108 und der VCO 116 empfängt das gefilterte Steuersignal von dem Schleifenfilter 112. Der VCO 116 erzeugt ein Ausgangssignal in Bezug auf die gefilterte Ausgabe des Phasendetektors 108. Die negative Rückkopplungsschleife in dem PLL 100 ermöglicht es der gefilterten Ausgabe des Phasendetektors 108, den Betrieb des VCO 116 so zu modifizieren, dass die Phase des Ausgangssignals mit der Phase des Referenzsignals konvergiert, um den Fehler zu korrigieren. In 1 zeigt das Signaldiagramm 180 ein Sinusreferenzsignal (cos(ω₀t)) und die Kurve 190 zeigt eine stufenförmige Sinusannäherung des negativen Rückkopplungssignals 190 (sin(ω₀T)) von dem Teiler 120, das erzeugt wird, wenn die PLL verriegelt ist, und das negative Rückkopplungssignal ist orthogonal zu dem Referenzsignal. In alternativen Ausführungsformen umfasst das Referenzsignal 180 eine Wellenform, die keine Sinuswellenform ist. Beispiele für Referenzwellenformen umfassen, ohne jedoch darauf beschränkt zu sein, Sägezahnwellenformen, dreieckförmige Wellenformen, parabolische Wellenformen, quadratische Wellenformen und dergleichen. Der Teiler 120 erzeugt weiterhin das Rückkopplungssignal 190 mit einer Sinuswellenform, sogar falls das Referenzsignal keine Sinuswellenform aufweist.
In dem beispielhaften Beispiel aus 1, ist die PLL 100 konfiguriert, ein Ausgangssignal mit einer Frequenz zu erzeugen, die mit einem Faktor von zwölf von der Frequenz des Eingangsreferenzsignals multipliziert wird, aber alternative Konfigurationen multiplizieren das Eingangssignal mit größeren oder kleineren Faktoren. Der VCO 116 umfasst einen Ausgang, um das erzeugte Ausgangssignal an einen Ausgangsanschluss 140 sowie als Rückkopplung an einen Eingang des Teilers 120 weiterzuleiten. In dem Beispiel aus 1 erzeugt der VCO 116 ein quadratisches Wellenausgangssignal 150, das häufig als Taktsignal zum Steuern anderer synchronisierter Logikkomponenten, die mit dem Ausgang 140 verbunden sind sowie zum Steuern des Teilers 120 verwendet wird.
In der PLL 100 umfasst der Teiler 120 eine Steuereinheit 124 und einen Speicher 128. Der Speicher 128 umfasst eine Verweistabelle mit einer Vielzahl von diskreten, stufenförmigen Sinuswerten. 1 ist eine grafische Darstellung von diskreten Werten als stufenförmige Sinuswellenform 132, die sich der Sinuswellenform des Referenzsignals annähert. Die Verweistabelle in dem Speicher 128 speichert die Sinuswellenform 132, die zwölf diskrete Verweistabelleneinträge (12 „Schritte”) umfasst, die einer Sinusperiode entsprechen. Die Steuereinheit 124 ist z. B. eine digitale Logikschaltung, die Flanken in einer Ausgangssignalwellenform 150 detektiert, die von dem VCO 116 erzeugt wird. Der VCO erzeugt das Ausgangssignal 150 mit einer Frequenz, die ein Vielfaches des Eingangsreferenzsignals von dem Signalerzeuger 104 ist.
2 und 3 sind Schaltbilder von zwei verschiedenen Ausführungsformen der PLL 100 aus 1. Beide Ausführungsformen aus 2 und 3 arbeiten im Wesentlichen auf dieselbe Art wie die PLL 100, umfassen jedoch verschiedene Schaltungskonfigurationen. 2 zeigt eine digitale PLL-Schaltung 200, die einen Analog-Digital-Wandler (ADC) 204 und einen Digital-Analog-Wandler (DAC) 208 umfasst. Der ADC 204 erzeugt eine digitale Darstellung 280 des Referenzsignals, das an einen Eingang des Phasendetektors 108 zugeführt wird. Der Phasendetektor 108 erzeugt dann das Steuersignal in Bezug auf das stufenförmige Sinusrückkopplungssignal von dem Teiler 120. Der DAC 208 ist mit dem Ausgang des Schleifenfilters 112 verbunden und erzeugt eine analoge Darstellung des gefilterten Steuersignals, um den Ausgang des VCO 116 zu steuern.
3 zeigt eine PLL-Ausführungsform einer analogen PLL-Schaltung 300. In der PLL-Schaltung 300 umfasst der Phasendetektor 308 eine Reihe von Verstärkern 312A–312N und eine entsprechende Reihe an Schaltern 316A–316N, die jeweils mit den Ausgängen der Verstärker 312A–312N verbunden sind. Die Anzahl der Verstärker und der Schalter hängt von der Anzahl der Schritte in der stufenförmigen Rückkopplungs-Sinuswellenform ab, die in der beispielhaften Ausführungsform aus 3 12 beträgt. Der Ausgang jedes Schalters 316A–316N ist mit einer Summierungsschaltung 318 verbunden, die das Steuerausgangssignal für das Schleifenfilter 112 erzeugt. Der Teiler 120 umfasst eine Schaltersteuerung 324, die z. B. einen Modulo-Zähler umfasst, der als Antwort auf die Taktflanken des Ausgangssignals 150 zunimmt. Der Zähler in der Schaltersteuerung 324 ist mit einem Entschlüsslerausgang gekoppelt, der die Schalter 316A–316N basierend auf dem Wert des Zählers selektiv öffnet und schließt. Während die PLL 300 keine digitale Standardspeichervorrichtung zum Speichern einer Verweistabelle umfasst, wirkt die entschlüsselte Ausgabe der Schaltersteuerung 324 und der Schalter 316A–316N als eine Verweistabelle in einem Speicher. Während jeder Taktperiode in dem Ausgangssignal des VCO 116, schließt die Schaltersteuerung 324 einen der Schalter 316A–316N und öffnet die restlichen Schalter. Die Verstärker 312A–312N sind jeweils mit verschiedenen Verstärkungen (Gewichtungen) konfiguriert, um denselben Multiplikationseffekt zu erzielen, der in der PLL-Schaltung 200 auftritt. Falls die zwei Signale phasenverriegelt sind, dann beträgt die durchschnittliche Ausgabe des Schleifenfilters bei Gleichstrom (0 Hz) 0, obwohl einige Hochfrequenzkomponenten in dem Ausgangssignal von dem Phasendetektor 308 vorhanden sind, und das Schleifenfilter 112 verringert Hochfrequenzkomponenten. Falls die PLL 300 die Phasenverriegelung verliert, wird die Ausgabe des Schleifenfilters ein Wert der nicht gleich Null ist, da die Gleichstromausgabe von den Verstärkern 312A–312N nicht null wird. Der Phasendetektor 308 in der PLL 300 wird auch als ein harmonischer Sperrmischer bezeichnet.
Während des Betriebs der PLLs aus 1–3, empfängt der Teiler 120 das Ausgangssignal 150 von dem VCO 116. Die Steuereinheit 124 identifiziert steigende Flanken in dem Ausgangssignal 150 und wählt einen nächsten diskreten Wert aus der Verweistabelle in dem Speicher 128 aus, um eine neue Ausgabe aus dem Teiler 120 für jede Periode des Ausgangssignals 150 zu erzeugen. In digitalen Ausführungsformen ist die Steuereinheit 124 beispielsweise eine digitale Logikschaltung, die Flip-Flops oder eine andere synchrone Logik umfasst, die Flanken in dem Ausgangssignal 150 detektiert, wie steigende oder fallende Flanken und Ausgangswerte von der Verweistabelle in dem Speicher 128 in einer vorbestimmten Reihenfolge auswählt, um das negative Rückkopplungsausgangssignal zu erzeugen. Beispielsweise implementiert die Steuereinheit 124 in einer Ausführungsform einen Modulo-Zähler, der als Antwort auf jede steigende Flanke des Ausgangssignals von null bis N – 1, wobei N die Anzahl der Einträge in der Verweistabelle ist (12 in dem Beispiel aus 1) inkrementiert, dann zu null zurückkehrt und auf periodische Art und Weise weiter von null bis N – 1 inkrementiert. Die diskreten Werte in der Verweistabelle sind in einer vorbestimmten Reihenfolge angeordnet, um die stufenförmige Sinusausgangswellenform 132 zu erzeugen, wenn die Steuereinheit 124 durch den Modulo-Zähler inkrementiert. In den analogen Ausführungsformen ist die Steuereinheit 324 eine Schaltersteuerung mit dem Modulo-Zähler und einem Entschlüssler, um Schalter in einer Schalteranordnung für den harmonischen Sperrmischer zu betreiben. In den digitalen sowie in den analogen Ausführungsformen erzeugt der Teiler 120 die Ausgabe von jedem Verweistabelleneintrag als Antwort auf jedes Taktsignal, das von dem VCO 116 empfangen wird.
4 zeigt die Erzeugung des negativen Rückkopplungssignals von dem Teiler 120 als Antwort auf das Ausgangssignal von dem VCO 116 noch detaillierter. 4 zeigt ein Ausgangstaktsignal 404 von dem VCO 116, das für illustrative Zwecke mit einem großen Ausmaß an Schwankungen dargestellt ist. Die Eingangswellenform 404 umfasst steigende Taktflanken an Referenzen 420A, 420B, 420C, 420D und 420E. In dem Teiler 120 identifiziert die Steuereinheit 124 die steigenden Taktflanken und wählt als Antwort auf jede steigende Taktflanke eine Ausgabe von der Verweistabelle in dem Speicher 128 aus, obwohl eine alternative Ausführungsform fallende Taktflanken detektiert. Noch eine weitere Ausführungsform detektiert steigende sowie fallende Taktflanken mit einer Verweistabelle, die die doppelte Anzahl an Einträgen wie der Multiplikationsfaktor in der PLL und eine größere Anzahl von diskreten Pegeln umfasst, die dem Referenzsignal entsprechen. Die Ausgangswellenform 408 umfasst diskrete Ausgangspegel 424B, 424B, 424C, 424D und 424E, die als Antwort auf die jeweiligen Taktflanken 420A–420E erzeugt werden. Die Signalpegel 424A–424E zeigen einen steigenden Teil des stufenförmigen Sinusausgangssignals, der dem Sinusreferenzsignal entspricht. Der Zeitraum für die Ausgabe des Teilers 120 an jedem der Pegel 424A–424E ist im Wesentlichen derselbe wie der Zeitraum für jede Taktperiode in dem Ausgangssignal 404. In Situationen, in denen Schwankungen die Periodendauer und entsprechend auch die Phase des Ausgangssignals beeinträchtigen, umfasst das negative Rückkopplungssignal 408 Schwankungsinformationen aus jeder Periode des VCO-Ausgangssignals 404.
Wie oben unter Bezugnahme auf 9 besprochen, messen Teiler nach dem Stand der Technik, die das VCO-Ausgangssignal bei einer geteilten Rate anstelle bei der vollen Frequenz des Ausgangssignals abtasten, die Schwankungen in manchen oder allen der Zwischen-Ausgangstaktperioden nicht effektiv und das resultierende Ausgangssignal von dem Teiler umfasst oftmals ungenaue Phaseninformationen. Die ungenauen Phaseninformationen können bei größeren Bandbreiten zur Instabilität von PLLs gemäß Stand der Technik führen. Im Gegensatz dazu arbeitet der Teiler 120 bei einer Abtastrate der VCO-Frequenz, die beträchtlich höher ist als die Referenzfrequenz. Beispielsweise ist die VCO-Ausgangssignalfrequenz in der PLL-Schaltung 100 zwölfmal höher als die Referenzsignalfrequenz, was die Nyquist-Rate um die doppelte Frequenz der Referenzfrequenz überschreitet. Andere PLL-Ausführungsformen umfassen sogar noch größere Multiplikatoren für die VCO-Ausgangsfrequenz wie Multiplikatoren von mehreren hundert- oder tausendmal der Frequenz des Referenzsignals. Da die Verweistabelle eine nahe Annäherung der Wellenform für das Referenzsignal speichert, wählt der Teiler 120 nur die nächste Ausgabe aus, die die Steuereinheit basierend auf der Taktgebung des Hochfrequenzausgangssignals von dem VCO 116 erzeugt. Der Teiler 120 leidet aufgrund des Betriebs mit einer reduzierten Abtastrate, um das frequenzgeteilte Ausgangssignal auf dieselbe Art zu erzeugen wie Teiler gemäß Stand der Technik, nicht an Aliasing-Effekten. Vielmehr ändert der Teiler 120 die Ausgabe bei der vollen Frequenz des Ausgangssignals von dem VCO 116, aber jede Änderung der Ausgabe entspricht einem inkrementierenden Teil der Referenzwellenform, anstelle dass die gesamte Referenzwellenform basierend auf einem Niedrigfrequenz-Abtastvorgang erzeugt wird, der für das bereits zuvor erwähnte Aliasing anfällig ist. Somit arbeitet die PLL 100 mit einer Bandbreite, die gleich hoch ist wie die Frequenz des Eingangsreferenzsignals oder diese überschreitet. Wie oben dargestellt, erzeugt der Teiler 120 ein Zwölftel der Rückkopplungswellenform mit derselben Frequenz, die dem Referenzsignal für jede Periode der Ausgangswellenform von dem VCO 116 entspricht. In anderen Konfigurationen erzeugt der Teiler 120 eine zunehmende Ausgabe, die einem 1/N-Teil des Referenzsignals während jeder Periode des Ausgangssignals entspricht, wobei N der Frequenzmultiplikationsfaktor für die PLL ist.
In der PLL 100 erzeugt der Phasendetektor 108 ein Steuersignal, falls das Referenzsignal und das Rückkopplungssignal nicht in der Phase verriegelt sind und weist idealerweise eine Null-Ausgabe auf, wenn das Referenzsignal 180 und das Rückkopplungssignal 190 in einem verriegelten Zustand sind, wenn die Signale um 90° getrennt sind. Jedoch erzeugt der Steuersignalausgang des Phasendetektors 108 in der PLL 100 auch ein Harmonischen-Störsignal, das bei der doppelten Frequenz wo des Referenzsignals zentriert ist. In der PLL 100 umfasst das Schleifenfilter 112 ein Sperrfilter, das die unerwünschte Harmonischen aus dem Steuersignal, das in dem Phasendetektor 108 erzeugt wurde, entfernt.
5 zeigt das Schleifenfilter 112 noch detaillierter. In 5 umfasst das Schleifenfilter 112 ein Sperrfilter 504, das mit dem Eingang des Schleifenfilters 112 verbunden ist, um das Steuersignal von dem Phasendetektor 108 zu empfangen und ein Nullpol-Integratorfilter 508, das das sperrgefilterte Signal empfängt. Die Ausgabe des Filters 508 ist das gefilterte Steuersignal aus dem Schleifenfilter 112, das an den Eingang des VCO 116 weitergeleitet wird. In 5 weist das Sperrfilter 504 die folgende charakteristische Gleichung auf:
wobei T_Takt der Zeitraum des Ausgangssignals von dem VCO 116 ist und r die Steilheit der Sperrung (0 < r < 1) definiert. Der Rest des Schleifenfilters 508 wird durch die folgende Gleichung charakterisiert:
wobei a die Nullfrequenz (0 < a < 1) bestimmt und b die Polfrequenz (0 < b < 1) bestimmt. Das Sperrfilter 504 entfernt die Hochfrequenzharmonische aus dem Ausgangssignal des Phasendetektors 108. Jedoch kann das Sperrfilter 504 in manchen PLL-Schaltungsausführungsformen entfernt werden, wenn die Einführung der Hochfrequenzharmonischen den Betrieb der PLL-Schaltung nicht verhindert. Falls die PLL-Schaltung 100 beispielsweise ein Ausgangstaktsignal erzeugt, um eine digitale Logikvorrichtung wie einen Mikroprozessor oder eine andere digitale Logikschaltung anzusteuern, interferieren die Hochfrequenzharmonischen nicht mit dem Betrieb der digitalen Logikvorrichtung und das Sperrfilter 504 wird gegebenenfalls weggelassen. In anderen Konfigurationen, wie bei der Verwendung in Hochfrequenz-(HF)Anwendungen, entfernt das Sperrfilter 504 Hochfrequenzrauschen, das den Betrieb von Vorrichtungen, die das Ausgangssignal von der PLL-Schaltung 100 empfangen, negativ beeinträchtigt.
Während 5 ein Schleifenfilter darstellt, der zu illustrativen Zwecken mit einer einzigen kerbenförmigen Sperrdämpfungsstelle konfiguriert ist, umfassen alternative Ausführungsformen des Schleifenfilters gegebenenfalls Filter, die Funktionen übertragen, die Sperrdämpfungsstellen bei höheren Frequenzharmonischen der Frequenz für das Referenzsignal in Situationen erzeugen, in denen der Multiplikator in dem Phasendetektor 108 eine nichttriviale Energie bei Hochfrequenzharmonischen des Referenzsignals erzeugt. Insbesondere ist das Sperrfilter 504 mit einer Signalsperre effektiv, wenn das Referenzsignal eine Sinuswellenform ist, wie die Referenzsignale 180 in 1 und 280 in 2. Falls die Referenzwellenform jedoch eine andere Wellenform ist, dann ist das Sperrfilter 504 ferner mit zusätzlichen Sperrdämpfungsstellen bei Hochfrequenzharmonischen der Referenzsignalfrequenz konfiguriert, um das Hochfrequenzrauschen bei Harmonien zu entfernen, das den Betrieb der PLL-Schaltung 100 oder anderer Komponenten, die das Ausgangssignal von der PLL-Schaltung 100 empfangen, zu entfernen.
6 zeigt beispielhafte Signalwellenformen, die während des Betriebs der PLL 100 erzeugt werden. In 6 ist das Referenzsignal 620 eine Sinuswellenform mit einer vorbestimmten Referenzfrequenz. Das Rückkopplungssignal 630 ist eine weitere Sinuswellenform, die die PLL mit derselben Frequenz wie das Referenzsignal erzeugt. Falls der Ausgang der PLL richtig mit dem Referenzsignal 620 phasenverriegelt ist, dann weist das Rückkopplungssignal 630 ein Phasen-Offset von 90° von dem Referenzsignal 620 auf. Während dem Betrieb korrigiert die PLL 100 Störungen, die in der Phase des Ausgangssignals, verglichen mit dem Referenzsignal, auftreten können. Die Kurve 640 zeigt das gefilterte Steuersignal, das die VCO 116 als Antwort darauf empfängt, dass der Phasendetektor 108 eine Phasenfehlanpassung zwischen dem Referenzsignal 620 und dem Rückkopplungssignal 630 identifiziert. Die Amplitude des gefilterten Steuersignals fällt ab, wenn die PLL eine Phasenverriegelung mit dem Referenzsignal wiederherstellt.
Es gilt anzuerkennen, dass Varianten der oben beschriebenen und anderer Merkmale und Funktionen oder Alternativen davon auf wünschenswerte Weise zu vielen anderen, unterschiedlichen Systemen, Anwendungen oder Verfahren kombiniert werden können. Beispielsweise sind die oben beschriebenen PLL-Schaltungen, ohne Einschränkung, für MEMS-Oszillatoren, Gyroskopantriebe, piezoelektrische Antriebe für Scanspiegel und dergleichen geeignet. Die oben beschriebenen PLLs sind ebenfalls in Systemen von Nutzen, in denen die PLL z. B. ein 32,768-kHz-Signal aus einem Echtzeittakt mit einem Niedrigfrequenzoszillator verriegelt und Hochfrequenzausgänge erzeugt, wie ein 1-GHz- oder ein höheres lokales Oszillatortaktsignal von einem VCO. Verschiedene momentan unvorhergesehene oder unerwartete Alternativen, Modifikationen, Variationen oder Verbesserungen können von Fachleuten anschließend vorgenommen werden, die auch von den nachfolgenden Patentansprüchen miteingeschlossen sind.

Claims

Phasenregelkreisschaltung, die Folgendes umfasst: einen Phasendetektor mit einem ersten Eingang, der ein Referenzsignal mit einer vorbestimmten Wellenform mit einer ersten Frequenz empfängt und einem zweiten Eingang, der ein Rückkopplungssignal empfängt, wobei der Phasendetektor konfiguriert ist, ein Steuersignal in Bezug auf das Referenzsignal und das Rückkopplungssignal zu erzeugen; ein Schleifenfilter mit einem Eingang, der das Steuersignal von einem Ausgang des Phasendetektors empfängt, wobei das Schleifenfilter konfiguriert ist, ein gefiltertes Steuersignal zu erzeugen; einen spannungsgesteuerten Oszillator (VCO) mit einem Eingang, der das gefilterte Steuersignal von dem Schleifenfilter empfängt, wobei der VCO konfiguriert ist, ein Ausgangssignal mit einer zweiten Frequenz zu erzeugen, die einem Vielfachen der ersten Frequenz des Referenzsignals entspricht; und einen Teiler mit einem Eingang, der das Ausgangssignal von dem VCO empfängt, wobei der Teiler ferner Folgendes umfasst: einen Speicher, der konfiguriert ist, eine Verweistabelle aus einer Vielzahl von diskreten Werten zu speichern, die einer Sinusrückkopplungswellenform entsprechen; und eine Steuereinheit, die operabel mit dem Speicher, dem Eingang des Teilers und einem Ausgang des Teilers verbunden ist, wobei die Steuereinheit konfiguriert ist: eine Vielzahl von Taktflanken in dem Ausgangssignal von dem VCO zu detektieren; einen aus der Vielzahl von diskreten Werten als Antwort auf jede detektierte Taktflanke auszuwählen, wobei die diskreten Werte in einer vorbestimmten Reihenfolge entsprechend der Eingangswellenform ausgewählt werden; und das Rückkopplungssignal in Bezug auf jeden ausgewählten Wert zu erzeugen, um ein Sinusrückkopplungssignal für den zweiten Eingang des Phasendetektors zu erzeugen.
Phasenregelkreisschaltung nach Anspruch 1, worin das Schleifenfilter ferner Folgendes umfasst: ein Sperrfilter, das konfiguriert ist, eine Ausgabe des Phasendetektors rund um eine Frequenz, die der doppelten ersten Frequenz des Referenzsignals entspricht, abzuschwächen.
Phasenregelkreisschaltung nach Anspruch 2, worin das Schleifenfilter ferner Folgendes umfasst: einen Nullpol-Integrator mit einem Eingang, der operabel mit einem Ausgang des Sperrfilters verbunden ist.
Phasenregelkreisschaltung nach Anspruch 1, die ferner Folgendes umfasst: einen Analog-Digital-Wandler, der operabel mit dem ersten Eingang des Phasendetektors verbunden ist, um das Referenzsignal in ein digitales Referenzsignal für eine Eingabe an den Phasendetektor zu konvertieren; und einen Digital-Analog-Wandler, der operabel mit dem Ausgang des Schleifenfilters verbunden ist, um ein digitales, gefiltertes Steuersignal aus dem Schleifenfilter in ein analoges, gefiltertes Steuersignal für den Eingang des VCO zu konvertieren.
Phasenregelkreisschaltung nach Anspruch 1, wobei der Phasendetektor ferner Folgendes umfasst: eine Vielzahl von Verstärkern, wobei jeder Verstärker einen Eingang aufweist, der operabel mit dem Eingang des Phasendetektors verbunden ist, um das Referenzsignal zu empfangen; eine Vielzahl von Schaltern, wobei jeder Schalter mit einem Ausgang eines der Vielzahl von Verstärkern verbunden ist; und eine Summierungsschaltung mit einer Vielzahl von Eingängen, wobei jeder Eingang mit einem Ausgang eines der Vielzahl von Schaltern verbunden ist und wobei ein Ausgang der Summierungsschaltung mit dem Eingang des Schleifenfilters verbunden ist; und wobei der Teiler ferner Folgendes umfasst: eine Schalterschaltung, die operabel mit der Vielzahl von Schaltern in dem Phasendetektor verbunden ist, wobei die Steuereinheit operabel mit der Schalterschaltung verbunden ist und ferner konfiguriert ist: die Schalterschaltung zu betreiben, um nur einen Schalter aus der Vielzahl von Schaltern entsprechend einem diskreten Wert, der von der Steuereinheit als Antwort auf jede Taktflanke aus der Vielzahl von Taktflanken ausgewählt wurde, zu schließen.
Phasenregelkreisschaltung nach Anspruch 1, worin der Speicher konfiguriert ist, die Verweistabelle der Vielzahl von diskreten Werten entsprechend einer Sinuswellenform zu speichern und worin der Phasendetektor konfiguriert ist, ein Sinusrückkopplungssignal von dem Teiler zu empfangen.
Phasenregelkreisschaltung nach Anspruch 1, worin der VCO das Ausgangssignal mit einer Rechteck-Wellenform erzeugt, die die Vielzahl von Taktflanken umfasst.