CN105187055A

CN105187055A - 具有宽带宽的锁相环电路

Info

Publication number: CN105187055A
Application number: CN201510258270.7A
Authority: CN
Inventors: V.佩特科夫; G.巴拉钱德兰
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2014-05-21
Filing date: 2015-05-20
Publication date: 2015-12-23
Anticipated expiration: 2035-05-20
Also published as: KR102427375B1; DE102015207404A1; DE102015207404B4; CN105187055B; US9537493B2; US20150341041A1; KR20150134282A

Abstract

具有宽带宽的锁相环电路。锁相环电路包括相位检测器、环滤波器、电压受控振荡器和分割器。分割器包括控制器以及存储用于正弦反馈信号的信号等级的查找表的存储器。分割器接收来自电压受控振荡器的输出信号并且以预定顺序生成对应于查找表中的值的输出信号以生成正弦反馈信号。分割器针对来自电压受控振荡器的输出信号的每一个周期生成新输出并且使得能够实现达到或超出参考信号频率的PLL带宽。

Description

具有宽带宽的锁相环电路

技术领域

本公开大体涉及电子电路的领域，并且更具体地涉及锁相环电路。

背景技术

锁相环电路（PLL）是在无线电、电信、计算机和其它电子应用中广泛采用的电子控制电路。PLL的几个常见应用包括信号解调、从噪声信道的信号恢复、输入频率的倍数处的稳定频率的生成（频率合成）、以及诸如微处理器之类的数字逻辑电路中的精确定时的时钟脉冲的分布。由于单个集成电路可以提供完整的锁相环建立块，所以该技术广泛用在现代电子设备中。这些电路可以产生从几分之一赫兹直到许多千兆赫兹的输出频率。

图7描绘了被配置为参照较低频率输入信号生成较高频率输出信号的现有技术PLL700中的功能单元的布置。PLL700包括相位检测器/相位频率检测器708、低通环滤波器712、电压受控振荡器（VCO）716和分频器720。外部频率生成器产生被应用到相位检测器708的输入的参考输入信号704。相位检测器的输出通过环滤波器712并且经滤波的输出操作VCO716。VCO716生成输出信号740，其被传递给分频器720，并且分频器720的输出向相位检测器708提供反馈。在一些实施例中，相位检测器708是乘法器电路，其通过利用参考频率信号调制反馈信号来将反馈信号下变频到DC（0Hz）或近乎DC。VCO716被调谐到对应于较高频率谐波的频率范围，使得PLL740的输出是输入参考信号704的较高频率倍数。

在其中PLL700生成倍频输出的情形中，较高频率输出信号740将不对应于较低频率输入信号704。分频器720接收较高频率输出740并且在与相位检测器708的输入参考信号704相同的频率处生成较低频率输出。相位检测器708标识来自分频器720的输出信号的相位与输入参考信号704之间的偏差。如果输入参考信号和反馈信号是锁相的，则这两个信号正交于彼此（以90°分离）。相位检测器708响应于输入和输出信号的相位之间的任何误差而生成经校正的输出信号。因而，PLL电路使用负反馈环来校正输入参考信号与输出信号之间的相位差异。

具有宽带宽的PLL由于VCO而以减小的相位噪声操作。如本文所使用的，术语“带宽”是指对应于PLL电路可以从输出信号与输入参考信号的相位中的差异之间的扰动恢复的速率的频率。宽带宽使得PLL电路能够比具有较窄带宽的PLL电路更高效地操作，因为宽带宽PLL更高效地对来自VCO噪声的输出信号中的噪声进行滤波并且因而对于相同噪声性能，可以使用具有较高等级相位噪声的VCO。较高噪声的VCO设备还在操作期间消耗比较低噪声VCO较少的电力，较低噪声VCO被要求与较窄带宽PLL配置一起使用。在PLL中，相位噪声VCO是PLL中的显著电力消费者，通常在超出PLL电力的＞50%，并且需要高电力消耗以减小独立VCO的相位噪声。附加地，宽PLL带宽减小VCO上拉现象，该现象在接近VCO频率的强RF信号（诸如无线电发射器信号）改变VCO频率时发生。宽PLL带宽还帮助从一个频率到另一频率非常快速的PLL转变。

具有高带宽的现有PLL电路设计通常难以以稳定的方式操作。例如，典型的现有技术PLL的最大理论带宽是输入参考频率的一半，但是实际的PLL实施例必须与窄得多的频率带宽（典型地参考频率的十分之一）操作，因为来自分频器的输出信号不是时间连续的相位信号而是典型地以离散时间间隔采样的。例如，如图9中所示，高频VCO输出信号904在由采样信号920描绘的较低分频器的单个周期912期间完成四个周期908A-908D。较低分频器在上升沿924和928处采样，这仅可以有效地标识四个周期之上的信号904的抖动和其它高频特性的平均，而不是标识高频VCO信号904的单独周期的抖动。用于分割器的较低频率采样频率920导致较高频率VCO信号904的混叠，其中关于由于抖动和其它信号噪声而引入的相位误差的信息在反馈信号中丢失。如本领域中所已知的，输出信号（特别是高频输出信号）的采样由于来自VCO的输出信号中的高频成分而倾向于生成混叠的输出信号。由于分割器中的混叠所致的分割器的输出中的不准确经常累积以产生不稳定的输出信号。

为了克服带宽方面的限制，现有技术电路通常包括两个或更多PLL的串联以生成输出信号。图8描绘了串联连接的两个PLL820和850的配置。在图8中，第一PLL820具有大概200kHz的带宽并且第二PLL850具有大概5MHz的带宽。然而，要求PLL的串联增加了电路设计的复杂性。因此，使得能够实现具有宽带宽的单级PLL的稳定操作的PLL的改进将是有益的。

发明内容

在一个实施例中，已经研发出以宽带宽操作的锁相环（PLL）电路。PLL电路包括：具有第一输入和第二输入的相位检测器，第一输入接收具有第一频率处的预定波形的参考信号，第二输入接收反馈信号，相位检测器被配置为参照参考信号和反馈信号生成控制信号；具有接收来自相位检测器的输出的控制信号的输入的环滤波器，环滤波器被配置为生成经滤波的控制信号；具有接收来自环滤波器的经滤波的控制信号的输入的电压受控振荡器（VCO），VCO被配置为生成具有对应于参考信号的第一频率的倍数的第二频率的输出信号；以及具有接收来自VCO的输出信号的输入的分割器。分割器包括被配置为存储对应于输入波形的多个离散值的查找表的存储器，以及在操作上连接到存储器、分割器的输入和分割器的输出的控制器。控制器被配置为：检测来自VCO的输出信号中的多个时钟边沿；响应于每一个所检测到的时钟边沿而选择多个离散值中的一个，离散值以对应于输入波形的预定顺序被选择；以及针对每一个时钟边沿，参照每一个所选择的值来生成反馈信号以用于相位检测器的第二输入。

附图说明

图1是使得能够实现宽带宽操作的锁相环电路的示意图。

图2是包括数字控制组件的图1的PLL的实施例的示意图。

图3是包括模拟控制组件的图1的PLL的实施例的示意图。

图4是描绘了基于来自输出电压受控振荡器的每一个时钟周期来从图1-图3的PLL实施例中的分割器生成输出信号的图。

图5是包括图1-图3的PLL实施例中的陷波滤波器的环滤波器的图。

图6是描绘了说明性参考信号波形、反馈信号波形以及用于使电压受控振荡器维持图1-图3的PLL实施例中的锁相的控制信号的一组图。

图7是现有技术锁相环电路的示意图。

图8是现有技术两级锁相环电路的示意图。

图9是描绘了由于现有技术PLL电路中的分割器的减小的采样频率所致的现有技术PLL电路中的混叠效应的图。

具体实施方式

出于促进本文所描述的实施例的原理的理解的目的，参照附图和下文撰写的说明书中的描述。参照不意图限制主题的范围。描述还包括对所说明的实施例的任何更改和修改并且进一步包括所描述的实施例的原理的应用，如该文档所涉及的领域中的技术人员通常将发现的那样。

图1是以稳定方式操作的锁相环（PLL）电路100的图，其具有等于或大于输入参考信号的频率的频率带宽。PLL100包括基于乘法器的相位检测器108、环滤波器112、电压受控振荡器（VCO）116和分割器120。PLL100接收来自参考信号生成器104的输入参考信号，所述参考信号生成器104诸如晶体振荡器或生成用于PLL100的正弦参考信号的任何其它信号生成设备。基于乘法器的相位检测器108包括接收参考信号的两个输入和提供负反馈的分割器120的输出。如果来自参考信号和来自分割器120的反馈信号的相位不彼此正交（例如以90°分离），则相位检测器108生成非零控制信号来调整VCO116的操作以校正相位误差。环滤波器112对来自相位检测器108的控制信号滤波并且VCO116接收来自环滤波器112的经滤波的控制信号。VCO116参照相位检测器108的经滤波的输出来生成输出信号。PLL100中的负反馈环使得相位检测器108的经滤波的输出能够修改VCO116的操作，使得输出信号的相位与参考信号的相位会聚以校正误差。在图1中，信号图180描绘了正弦参考信号并且图190描绘了来自分割器120的阶跃近似正弦的负反馈信号190，其在PLL锁定时生成，并且负反馈信号与参考信号正交。在可替换的实施例中，参考信号180包括除正弦波形之外的波形。参考波形的示例包括但不限于，锯齿波形、三角波形、抛物线波形、方波形等。分割器120继续生成具有正弦波形的反馈信号190，即便参考信号不具有正弦波形。

在图1的说明性示例中，PLL100被配置为生成具有作为输入参考信号的频率乘以因子12的频率的输出信号，但是可替换的配置将输入信号乘以更大或更小的因子。VCO116包括传送所生成的输出信号的输出以用于输出终端140和作为到分割器120的输入的反馈二者。在图1的示例中，VCO116生成方波输出信号150，其通常用作用于控制连接到输出140的其它同步逻辑组件和控制分割器120二者的时钟信号。

在PLL100中，分割器120包括控制器124和存储器128。存储器128包括具有多个离散阶跃正弦值的查找表。图1在图形上将一系列离散值描绘为逼近参考信号的正弦波形的阶跃正弦波形132。存储器128中的查找表存储正弦波形132，其包括对应于一个正弦周期的十二个离散查找表条目（12个“阶跃”）。控制器124例如是数字逻辑电路，其检测由VCO116生成的输出信号波形150中的边沿。VCO生成具有作为来自信号生成器104的输入参考信号的倍数的频率的输出信号150。

图2和图3是来自图1的PLL100的两个不同实施例的电路图。图2和图3的两个实施例基本上以与PL100相同的方式操作，但是包括不同电路配置。图2描绘了包括模数转换器（ADC）204和数模转换器（DAC）208的数字PLL电路200。ADC204生成被供应到相位检测器108的一个输入的参考信号的数字表示280。相位检测器108然后参照来自分割器120的阶跃正弦反馈信号来生成控制信号。DAC208连接到环滤波器112的输出并且生成经滤波的控制信号的模拟表示以控制VCO116的输出。

图3描绘了PLL的模拟PLL电路300实施例。在PLL电路300中，相位检测器308包括放大器312A-312N的串联和分别连接到放大器312A-312N的输出的开关316A-316N的对应串联。放大器和开关的数目取决于反馈阶跃正弦波形中的阶跃的数目，其在图3的说明性实施例中为12。来自每一个开关316A-316N的输出连接到生成用于环滤波器112的控制输出信号的求和电路318。分割器120包括开关控制器324，其例如包括响应于输出信号150的时钟边沿而递增的模计数器。开关控制器324中的计数器与解码器输出耦合，解码器输出基于计数器的值而选择性地打开和关闭开关316A-316N。尽管PLL300不包括存储查找表的标准数字存储器设备，但是来自开关控制器324和开关316A-316N的经解码的输出用作存储器中的查找表。在来自VCO116的输出信号中的每一个时钟周期期间，开关控制器324关闭开关316A-316N之一并且打开其余开关。放大器312A-312N各自配置有不同增益（权重）以实现在PLL电路200中发生的相同乘法效应。如果两个信号锁相，则来自环滤波器的平均输出为DC处的0（0Hz），尽管一些较高频率分量存在于来自相位检测器308的输出信号中并且环滤波器112使较高频率分量衰减。如果PLL300丢失锁相，则来自环滤波器的输出变为非零值，因为来自放大器312A-312N的DC输出变为非零。PLL300中的相位检测器308还被称为谐波拒绝混频器。

在图1-图3中的PLL的操作期间，分割器120接收来自VCO116的输出信号150。控制器124标识输出信号150中的上升沿并且选择来自存储器128中的查找表的下一离散值以针对输出信号150的每一个周期生成来自分割器120的新输出。在数字实施例中，控制器124例如为数字逻辑电路，其包括检测输出信号150中的边沿（诸如上升或下降沿）的触发器或其它同步逻辑，并且以预定顺序选择来自存储器128中的查找表的输出值以生成负反馈输出信号。例如，在一个实施例中，控制器124实现模计数器，其响应于输出信号的每一个上升沿而从1到N-1递增，其中N为查找表中的条目数目（在图1的示例中为12），然后返回到零并继续以周期性方式从零到N-1递增。查找表中的离散值以预定顺序布置以在控制器124通过模计数器递增时生成阶跃正弦输出波形132。在模拟实施例中，控制器324是具有模计数器和解码器的开关控制器以针对谐波拒绝混频器操作开关阵列中的开关。在模拟和数字两种实施例中，分割器120响应于从VCO116接收到的每一个时钟信号边沿而生成来自每一个查找表条目的输出。

图4更详细地描绘了响应于来自VCO116的输出信号而生成来自分割器120的负反馈信号。图4描绘了来自VCO116的输出时钟信号404，出于说明性目的，其被描绘有大程度的抖动。输入波形404包括在参考标号420A，420B，420C，420D和420E处的上升时钟边沿。在分割器120中，控制器124标识上升时钟边沿并且响应于每一个上升时钟边沿而选择来自存储器128中的查找表的输出，尽管一个可替换的实施例是检测下降时钟边沿。又一实施例利用查找表检测上升和下降时钟边沿二者，该查找表包括是PLL中的乘法因子的两倍的条目数目以及对应于参考信号的较大数目的离散等级。输出波形408包括分别响应于时钟边沿420A-420E而生成的离散输出等级424B，424B，424C，424D和424E。信号等级424A-424E描绘了对应于正弦参考信号的阶跃正弦输出信号的上升部分。每一个等级424A-424E处的分割器120的输出的时间段基本上与输出信号404中的每一个时钟周期的时段相同。在其中抖动影响周期时段以及对应地输出信号的相位的情形中，负反馈信号408包括来自VCO输出信号404的每一个周期的抖动信息。

如以上关于图9所讨论的，以分割的速率而不是输出信号的完整频率对VCO输出信号采样的现有技术分割器不会有效地测量一些或所有中间输出时钟周期中的抖动，并且来自分割器的所得输出信号通常包括不准确相位信息。不准确相位信息可以导致现有技术PLL在较大带宽处的不稳定性。作为对比，分割器120以VCO频率的采样速率操作，VCO频率明显高于参考频率。例如，在PLL电路100中，VCO输出信号频率是参考信号频率的十二倍高，其大幅超出参考信号频率的两倍的尼奎斯特速率。其它PLL实施例包括用于VCO输出频率的甚至更高的乘数，诸如是参考信号频率的数百或数千倍的乘数。由于查找表存储参考信号的波形的紧密近似，所以分割器120仅仅选择控制器基于来自VCO116的较高频率输出信号的定时所产生的下一输出。分割器120不遭受由于以减小的采样速率操作所致的混叠效应，以与现有技术分割器相同的方式生成经分频的输出信号。替代地，分割器120改变来自VCO116的输出信号的完整频率处的输出，但是输出中的每一个改变对应于参考波形的递增部分，而不是基于易受前述混叠的影响的较低频率采样过程来生成整个参考波形。因而，PLL100以达到或超出输入参考信号的频率的带宽操作。如以上所描绘的，针对来自VCO116的输出波形的每一个周期，分割器120生成对应于参考信号的相同频率处的反馈波形的十二分之一。在其它配置中，在输出信号的每一个周期期间，分割器120生成对应于参考信号的1/N部分的递增输出，其中N为用于PLL的频率乘法因子。

在PLL100中，如果参考信号和反馈信号在相位方面不锁定，则相位检测器108生成控制信号，并且当参考信号180和反馈信号190处于信号以90°分离时的锁定状态中时，相位检测器108理想地具有零输出。然而，来自PLL100中的相位检测器108的控制信号输出还生成以参考信号的频率的两倍为中心的伪谐波信号。在PLL100中，环滤波器112包括从相位检测器108中所生成的控制信号移除不想要的谐波的陷波滤波器。

图5更详细地描绘了环滤波器112。在图5中，环滤波器112包括连接到环滤波器112的输入以接收来自相位检测器108的控制信号的陷波滤波器504，以及接收经陷波滤波的信号的零极积分器滤波器508。滤波器508的输出是来自环滤波器112的经滤波的控制信号，其被递送到VCO116的输入。在图5中，陷波滤波器504具有以下特性方程：，其中是来自VCO116的输出信号的时间段，并且r限定陷波的陡度（0＜r＜1）。环滤波器508的其余部分由以下等式表征：其中a确定零点频率（0＜a＜1）并且b确定极点频率（0＜b＜1）。陷波滤波器504从相位检测器108的输出信号移除较高频率谐波。然而，在一些PLL电路实施例中，当较高频率谐波的引入不会阻止PLL电路的操作时，可以移除陷波滤波器504。例如，如果PLL电路100生成输出时钟信号以驱动数字逻辑设备，诸如微处理器或其它数字逻辑设备，则较高频率谐波不会干扰数字逻辑设备的操作并且陷波滤波器504可选地被省略。在其它配置中，诸如在射频（RF）应用中使用，陷波滤波器504移除负面地影响接收来自PLL电路100的输出信号的设备的操作的较高频率噪声。

尽管图5描绘了出于说明性目的而配置有单个陷波的环滤波器，但是环滤波器的可替换的实施例可选地包括具有转移函数的滤波器，在相位检测器108中的乘法器生成参考信号的较高频率谐波处的非平凡的能量的情况下，该具有转移函数的滤波器产生参考信号的频率的较高频率谐波处的陷波。实践中，当参考信号为正弦波形，诸如图1中的参考信号180和图2中的参考信号280时，具有信号陷波的陷波滤波器504是有效的。然而，如果参考波形是另一波形，则陷波滤波器504还被配置有参考信号频率的较高频率谐波处的附加陷波以移除将负面地影响PLL电路100或接收来自PLL电路100的输出信号的其它组件的操作的谐波处的高频率噪声。

图6描绘了在PLL100的操作期间生成的示例信号波形。在图6中，参考信号620是预定参考频率处的正弦波形。反馈信号630是PLL在与参考信号相同的频率处生成的另一正弦波形。如果PLL的输出恰当地锁相到参考信号620，则反馈信号630具有从参考信号620的90°相位偏移。在操作期间，PLL100对可能在与参考信号相比的输出信号的相位中发生的扰动进行校正。图640描绘了VCO116响应于相位检测器108标识参考信号620与反馈信号630之间的相位失配而接收的经滤波的控制信号。经滤波的控制信号的幅度随着PLL重新建立与参考信号的锁相而下降。

将领会的是，以上描述的和其它特征及功能的变型或其可替换形式可以合期望地组合到许多其它不同系统、应用或方法中。例如，以上描述的PLL电路适用于但不限于MEMS振荡器、陀螺仪驱动、用于扫描镜的压电驱动等。以上描述的PLL在其中PLL锁定到低频振荡器（诸如来自实时时钟的32.768kHz信号）并且产生高频输出（诸如来自VCO的1GHz或更高本地振荡器时钟信号）的系统中同样是有用的。所附权利要求同样旨在涵盖的各种当前未预测到或未预想到的可替换形式、修改、变型或改进可以由本领域技术人员在随后做出。

Claims

1.一种锁相环电路，包括：

具有第一输入和第二输入的相位检测器，第一输入接收具有第一频率处的预定波形的参考信号，第二输入接收反馈信号，相位检测器被配置为参照参考信号和反馈信号来生成控制信号；

具有接收来自相位检测器的输出的控制信号的输入的环滤波器，环滤波器被配置为生成经滤波的控制信号；

具有接收来自环滤波器的经滤波的控制信号的输入的电压受控振荡器（VCO），VCO被配置为生成具有对应于参考信号的第一频率的倍数的第二频率的输出信号；以及

具有接收来自VCO的输出信号的输入的分割器，分割器还包括：

　　被配置为存储对应于正弦反馈波形的多个离散值的查找表的存储器；以及

　　在操作上连接到存储器、分割器的输入和分割器的输出的控制器，控制器被配置为：

　　　　检测来自VCO的输出信号中的多个时钟边沿；

　　　　响应于每一个所检测到的时钟边沿而选择多个离散值中的一个，离散值以对应于输入波形的预定顺序来选择；以及

　　　　参照每一个所选择的值来生成反馈信号以生成用于相位检测器的第二输入的正弦反馈信号。

2.权利要求1的锁相环电路，环滤波器还包括：

被配置为使围绕对应于参考信号的第一频率的两倍的频率的相位检测器的输出衰减的陷波滤波器。

3.权利要求2的锁相环电路，环滤波器还包括：

具有在操作上连接到陷波滤波器的输出的输入的零极积分器。

4.权利要求1的锁相环电路，还包括：

在操作上连接到相位检测器的第一输入以将参考信号转换为用于输入到相位检测器的数字参考信号的模数转换器；以及

在操作上连接到环滤波器的输出以将来自环滤波器的经滤波的数字控制信号转换成用于VCO的输入的经滤波的模拟控制信号的数模转换器。

5.权利要求1的锁相环电路，相位检测器还包括：

多个放大器，每一个放大器具有在操作上连接到相位检测器的输入以接收参考信号的输入；

多个开关，每一个开关连接到多个放大器中的一个的输出；以及

具有多个输入的求和电路，每一个输入连接到多个开关中的一个的输出，并且求和电路的输出连接到环滤波器的输入；并且

分割器还包括：

在操作上连接到相位检测器中的多个开关的切换电路，在操作上连接到切换电路的控制器，并且还被配置为：

　　操作切换电路以响应于多个时钟边沿中的每一个时钟边沿而仅关闭多个开关中的对应于由控制器选择的离散值的一个开关。

6.权利要求1的锁相环电路，其中存储器被配置为存储对应于正弦波形的多个离散值的查找表，并且相位检测器被配置为接收来自分割器的正弦反馈信号。

7.权利要求1的锁相环电路，其中VCO生成具有包括多个时钟边沿的方波形的输出信号。