JP2001285060A - 高スペクトル純度を有する基準信号の発生を可能にする位相同期ループ - Google Patents
高スペクトル純度を有する基準信号の発生を可能にする位相同期ループInfo
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- 230000003595 spectral effect Effects 0.000 title 1
- 230000003071 parasitic effect Effects 0.000 claims abstract description 18
- 230000010355 oscillation Effects 0.000 claims description 31
- 230000010363 phase shift Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims 2
- 239000013256 coordination polymer Substances 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 9
- 239000013078 crystal Substances 0.000 description 7
- 241001125929 Trisopterus luscus Species 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000033228 biological regulation Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】 (修正有)
【課題】位相同期ループの寄生位相雑音を改善する。
【解決手段】出力信号(Vlo)を発生するVCO(O
SC)と前記VCOの出力を入力とする分周器(DI
V)と前記分周器の出力信号(Vdiv)と比較信号
(Vcomp)との周波数を比較して前記VCOに同調
信号を供給する位相/周波数検出器(CP)を備え、V
COの出力信号Vloに含まれる寄生位相変調を検出し
この寄生位相変調に類似した位相変調を前記比較信号に
加える補正手段(PMOD)を備える。
SC)と前記VCOの出力を入力とする分周器(DI
V)と前記分周器の出力信号(Vdiv)と比較信号
(Vcomp)との周波数を比較して前記VCOに同調
信号を供給する位相/周波数検出器(CP)を備え、V
COの出力信号Vloに含まれる寄生位相変調を検出し
この寄生位相変調に類似した位相変調を前記比較信号に
加える補正手段(PMOD)を備える。
Description
【発明の詳細な説明】
【0001】本発明は、その値が同調信号の値によって
決まる発振周波数を有する出力信号を発生することを目
的としている発振器と、出力信号を発振器から受信し、
かつ発振器周波数よりも低いR倍である周波数を有する
出力信号を供給することを目的としている分周器と、分
周器の出力信号の周波数をいわゆる比較信号の比較周波
数とを比較し、かつその値が比較の結果を示す同調信号
を発振器に供給することを目的としている位相/周波数
検出器とを備えている位相同期ループに関するものであ
る。
決まる発振周波数を有する出力信号を発生することを目
的としている発振器と、出力信号を発振器から受信し、
かつ発振器周波数よりも低いR倍である周波数を有する
出力信号を供給することを目的としている分周器と、分
周器の出力信号の周波数をいわゆる比較信号の比較周波
数とを比較し、かつその値が比較の結果を示す同調信号
を発振器に供給することを目的としている位相/周波数
検出器とを備えている位相同期ループに関するものであ
る。
【0002】このような位相同期ループは、ヨーロッパ
特許出願EP0 821 488A1号に記載されてい
る。公知の位相同期ループでたいていの場合、分周器
は、出力信号を発振器から受信し、発振器周波数よりも
低いN倍である周波数を有する出力信号を位相/周波数
比較器に供給する、Nはその値が制御ワードの値に等し
い整数である。位相/周波数比較器は、この周波数を例
えば水晶発振器から発生する比較信号のいわゆる比較周
波数と比較する。分周器の出力周波数が比較周波数以下
である場合、位相/周波数比較器は、発振周波数が比較
周波数のN倍に等しくなるまで、発振周波数の増加を命
令する。比較周波数の値が固定されるので、公称ワード
のためのNの値の選択は、発振周波数の値を決定する。
したがって、2つの発振周波数値間の最小間隔は比較周
波数の値に等しい。比較周波数が比較的高いときに位相
同期ループの雑音によって性能は比較的よいことが分か
った。しかしながら、高い比較周波数を選択すること
は、その間隔が位相同期ループが使用される状態によっ
て決定される、発振周波数の2つの値間の最小間隔の増
加を意味する。したがって、発振器の出力信号が無線デ
ィジタルテレビ信号を受信するために使用される用途で
は、この最小間隔が予め決定され、OFDM規格によっ
て166.67kHzにセットされる。
特許出願EP0 821 488A1号に記載されてい
る。公知の位相同期ループでたいていの場合、分周器
は、出力信号を発振器から受信し、発振器周波数よりも
低いN倍である周波数を有する出力信号を位相/周波数
比較器に供給する、Nはその値が制御ワードの値に等し
い整数である。位相/周波数比較器は、この周波数を例
えば水晶発振器から発生する比較信号のいわゆる比較周
波数と比較する。分周器の出力周波数が比較周波数以下
である場合、位相/周波数比較器は、発振周波数が比較
周波数のN倍に等しくなるまで、発振周波数の増加を命
令する。比較周波数の値が固定されるので、公称ワード
のためのNの値の選択は、発振周波数の値を決定する。
したがって、2つの発振周波数値間の最小間隔は比較周
波数の値に等しい。比較周波数が比較的高いときに位相
同期ループの雑音によって性能は比較的よいことが分か
った。しかしながら、高い比較周波数を選択すること
は、その間隔が位相同期ループが使用される状態によっ
て決定される、発振周波数の2つの値間の最小間隔の増
加を意味する。したがって、発振器の出力信号が無線デ
ィジタルテレビ信号を受信するために使用される用途で
は、この最小間隔が予め決定され、OFDM規格によっ
て166.67kHzにセットされる。
【0003】比較周波数の値を増加している間に一定の
最小間隔を保持するために、その分割比が非整数値を有
する分周器を使用することがしたがって必要である。こ
のような分周器は、一般に“N分の1”分周器と呼ばれ
る。その分周比は、少なくとも2つのパラメーラで決定
される。
最小間隔を保持するために、その分割比が非整数値を有
する分周器を使用することがしたがって必要である。こ
のような分周器は、一般に“N分の1”分周器と呼ばれ
る。その分周比は、少なくとも2つのパラメーラで決定
される。
【0004】多数の公知のN分の1式の分周器の場合、
分割比Rは、次のように示すことができる。R=N+k
/q、ここで、Nおよびkは第1および第2の整数パラ
メータであり、qは、その値が一定に保持されるべきで
ある、2つの発振周波数間の最小間隔の値によって決定
される第3の整数パラメータである。したがって、q=
FCOMP/FSTEPであり、ここで、FCOMP
は、選択された比較周波数であり、FSTEPは最小間
隔である。このような分周器は、位相同期ループのq−
k個の動作サイクル(1動作サイクルは分周器の出力信
号の1周期に対応する)中Nで割る割算およびその後、
前記ループのk個の動作サイクル中N+1で割る割算を
実行する。したがって、位相同期ループのq個のサイク
ルの平均分割比はN+k/qに等しい。
分割比Rは、次のように示すことができる。R=N+k
/q、ここで、Nおよびkは第1および第2の整数パラ
メータであり、qは、その値が一定に保持されるべきで
ある、2つの発振周波数間の最小間隔の値によって決定
される第3の整数パラメータである。したがって、q=
FCOMP/FSTEPであり、ここで、FCOMP
は、選択された比較周波数であり、FSTEPは最小間
隔である。このような分周器は、位相同期ループのq−
k個の動作サイクル(1動作サイクルは分周器の出力信
号の1周期に対応する)中Nで割る割算およびその後、
前記ループのk個の動作サイクル中N+1で割る割算を
実行する。したがって、位相同期ループのq個のサイク
ルの平均分割比はN+k/qに等しい。
【0005】位相同期ループの平衡動作モードは、下記
の関係が検証されるモードと規定される。FDIV=F
LO/R=FCOMPであり、ここで、FDIVは分周
器の出力信号の周波数であり、FLOおよびFCOMP
は、それぞれ発振周波数および比較周波数である。
の関係が検証されるモードと規定される。FDIV=F
LO/R=FCOMPであり、ここで、FDIVは分周
器の出力信号の周波数であり、FLOおよびFCOMP
は、それぞれ発振周波数および比較周波数である。
【0006】これは、位相同期ループのq個の動作サイ
クルの終わりで、分周器の出力信号および比較信号は、
同相でなければならない、すなわちq個の動作サイクル
の終わりに、等しい周波数を有し、原則として補正は発
振周波数の値で決して行うべきでないことを意味する。
しかしながら、実際には、分周器の分割比がNに等しい
各サイクルの終わりに、FCOMP=FLO/(N+k
/q)である間、分周器の周波数FDIVは比較周波数
FCOMPよりもわずかに高く、FDIVはFLO/N
に等しいので、分周器の出力信号は、比較信号に対する
移相を示すことが分かった。このような移相は分周器の
分割比がN+1に等しいサイクル中理論的に補償される
けれども、実際には、各移相は、発振周波数の値の無駄
で時宜を得ない補正を自動的に生じる位相/周波数検出
器によって検出される。このような補正は、発振器の中
心発振周波数の周りで発振器の出力信号の寄生位相変調
を生じる、すなわち、発振周波数の瞬時値は平衡動作モ
ード中に変わる。
クルの終わりで、分周器の出力信号および比較信号は、
同相でなければならない、すなわちq個の動作サイクル
の終わりに、等しい周波数を有し、原則として補正は発
振周波数の値で決して行うべきでないことを意味する。
しかしながら、実際には、分周器の分割比がNに等しい
各サイクルの終わりに、FCOMP=FLO/(N+k
/q)である間、分周器の周波数FDIVは比較周波数
FCOMPよりもわずかに高く、FDIVはFLO/N
に等しいので、分周器の出力信号は、比較信号に対する
移相を示すことが分かった。このような移相は分周器の
分割比がN+1に等しいサイクル中理論的に補償される
けれども、実際には、各移相は、発振周波数の値の無駄
で時宜を得ない補正を自動的に生じる位相/周波数検出
器によって検出される。このような補正は、発振器の中
心発振周波数の周りで発振器の出力信号の寄生位相変調
を生じる、すなわち、発振周波数の瞬時値は平衡動作モ
ード中に変わる。
【0007】しかしながら、位相同期ループの主機能
は、正確に規定された発振周波数を有する信号を生成す
ることにあり、テレビ受像機あるいは無線電話、特に可
能な用途内部で無線電気信号を受信することを目的とし
ているチューナに含まれた例えば周波数変換器によって
基準として使用されることを目的としている。寄生位相
変調によって影響を及ぼされた信号はこのような目的に
対して不適当である。
は、正確に規定された発振周波数を有する信号を生成す
ることにあり、テレビ受像機あるいは無線電話、特に可
能な用途内部で無線電気信号を受信することを目的とし
ているチューナに含まれた例えば周波数変換器によって
基準として使用されることを目的としている。寄生位相
変調によって影響を及ぼされた信号はこのような目的に
対して不適当である。
【0008】本発明の目的は、その発振周波数がループ
によって調整される発振器の出力信号に寄生位相変調を
持ち込むN分の1の分周器がない場合、前記分周器の使
用によって十分な雑音性能を有する位相同期ループを備
えることによってこの欠点を実質的に解決することにあ
る。
によって調整される発振器の出力信号に寄生位相変調を
持ち込むN分の1の分周器がない場合、前記分周器の使
用によって十分な雑音性能を有する位相同期ループを備
えることによってこの欠点を実質的に解決することにあ
る。
【0009】実際に、本発明によれば、冒頭のパラグラ
フによる位相同期ループには、発振器の出力信号に加え
られた寄生位相変調を検出し、前記寄生位相変調と同様
である位相変調を比較信号に加えることを目的としてい
る補正手段が装備されている。
フによる位相同期ループには、発振器の出力信号に加え
られた寄生位相変調を検出し、前記寄生位相変調と同様
である位相変調を比較信号に加えることを目的としてい
る補正手段が装備されている。
【0010】本発明による位相同期ループでは、位相/
周波数検出器は、平衡動作モード中に同期にされる。し
たがって、位相/周波数検出器は時宜を得ない補正を生
じない、それによって発振器の出力信号の寄生位相変調
はなくなる。さらに、本発明によって、寄生変調は、少
しの外部介入なしに位相同期ループ内部で自動的に除去
できることに注目すべきである。
周波数検出器は、平衡動作モード中に同期にされる。し
たがって、位相/周波数検出器は時宜を得ない補正を生
じない、それによって発振器の出力信号の寄生位相変調
はなくなる。さらに、本発明によって、寄生変調は、少
しの外部介入なしに位相同期ループ内部で自動的に除去
できることに注目すべきである。
【0011】本発明の特定の実施例では、補正手段は、
位相同期ループのq個のサイクルの終わりに同調信号に
よって受け入れられる値を記憶する記憶手段と、位相同
期ループの各i(i=1〜q)番目のサイクルで移相を
比較信号に加える移相手段とを含み、前記移相の値が、
記憶手段によって記憶された値および当該のサイクルに
固有である係数L(i)の積によって決定される。
位相同期ループのq個のサイクルの終わりに同調信号に
よって受け入れられる値を記憶する記憶手段と、位相同
期ループの各i(i=1〜q)番目のサイクルで移相を
比較信号に加える移相手段とを含み、前記移相の値が、
記憶手段によって記憶された値および当該のサイクルに
固有である係数L(i)の積によって決定される。
【0012】本実施例では、前記ループ信号のq個の動
作サイクルの終わりに同調信号の非ゼロ値は、発振器の
出力信号の寄生位相変調の存在の信号を出す。同調信号
の値は、比較信号に寄生位相変調と同一である位相変調
によって影響を及ぼすようにこの比較信号に課される移
相の大きさを決定する。結局は、寄生変調の大きさは、
記憶手段によって記憶された値のゆるやかな減少、した
がって比較信号の位相で行われた補正の大きさの自動減
少を意味するこのように影響を及ぼされた補正により減
少する。前記自動減少は、前述された移相手段の特定の
特性に起因する。この値がゼロになる場合、補正はもは
や比較信号に全然加えられない。
作サイクルの終わりに同調信号の非ゼロ値は、発振器の
出力信号の寄生位相変調の存在の信号を出す。同調信号
の値は、比較信号に寄生位相変調と同一である位相変調
によって影響を及ぼすようにこの比較信号に課される移
相の大きさを決定する。結局は、寄生変調の大きさは、
記憶手段によって記憶された値のゆるやかな減少、した
がって比較信号の位相で行われた補正の大きさの自動減
少を意味するこのように影響を及ぼされた補正により減
少する。前記自動減少は、前述された移相手段の特定の
特性に起因する。この値がゼロになる場合、補正はもは
や比較信号に全然加えられない。
【0013】前述された移相手段によって、比較信号
は、位相同期ループの各動作サイクルの途中で、このよ
うに得られた比較信号および分周器の出力信号がこのサ
イクルの途中で分割比の値にかかわらずこのサイクルの
終わりに同相であるように移相に従わせることができ
る。実際に、係数L(i)の値は、各サイクルに対して
決定され、前記サイクルの途中で使用される分割比を考
慮する。係数L(i)の値は、下記の関係によって選択
されることが好ましい:L(i−1)<qの場合、L
(i)=L(i−1)+k、およびL(i−1)>qの
場合、L(i)=L(i−1)−q。
は、位相同期ループの各動作サイクルの途中で、このよ
うに得られた比較信号および分周器の出力信号がこのサ
イクルの途中で分割比の値にかかわらずこのサイクルの
終わりに同相であるように移相に従わせることができ
る。実際に、係数L(i)の値は、各サイクルに対して
決定され、前記サイクルの途中で使用される分割比を考
慮する。係数L(i)の値は、下記の関係によって選択
されることが好ましい:L(i−1)<qの場合、L
(i)=L(i−1)+k、およびL(i−1)>qの
場合、L(i)=L(i−1)−q。
【0014】移相手段の多数の実施例は、思い描くこと
ができ、当業者の理解範囲内にある。特に有利な実施例
は、はっきりと述べられた特性を有する水晶発振器から
最も一般的に発生する比較信号がゼロ値に近い直線的な
推移を示すという事実を利用し、この比較信号のゼロ交
差は、分周器の出力信号のどのエッジが比較されるかに
対して生じる。
ができ、当業者の理解範囲内にある。特に有利な実施例
は、はっきりと述べられた特性を有する水晶発振器から
最も一般的に発生する比較信号がゼロ値に近い直線的な
推移を示すという事実を利用し、この比較信号のゼロ交
差は、分周器の出力信号のどのエッジが比較されるかに
対して生じる。
【0015】したがって、比較信号の電圧シフトは、前
記ゼロ交差の時間シフトを生じ、前記シフトの値は、電
圧シフトの値に比例する。本発明の実施例では、移相手
段は、ループの各i(i=i〜q)番目のサイクル途中
に電圧シフトを比較信号に加えるように設計されること
が有利であり、前記電圧シフトのサイズは、記憶手段に
よって記憶された値のL(i)倍に比例する。
記ゼロ交差の時間シフトを生じ、前記シフトの値は、電
圧シフトの値に比例する。本発明の実施例では、移相手
段は、ループの各i(i=i〜q)番目のサイクル途中
に電圧シフトを比較信号に加えるように設計されること
が有利であり、前記電圧シフトのサイズは、記憶手段に
よって記憶された値のL(i)倍に比例する。
【0016】前述のように、N分の1の分周器を使用す
る位相同期ループは、2つの発振周波数を分離する最小
間隔が設定値を有する所定の用途では、十分な雑音性能
をもたらしている間、周波数変換を可能にする基準信号
を発生するために使用されることは有利である。このよ
うな位相同期ループでは、本発明は、このように、無線
信号を受信し、かつこの信号をいわゆる無線周波数を有
する電子出力信号に変換することを目的としている入力
段と、発振器の出力信号の振動周波数を調整することを
目的としている請求項1に記載の位相同期ループと、出
力信号を入力段および発振器から受信し、かつその周波
数が無線周波数と発振周波数との差に等しい信号を供給
することを目的としているミキサとを含む、無線電気信
号を受信することを目的としている装置、例えば、テレ
ビ受像機あるいは無線電話に関するものである。
る位相同期ループは、2つの発振周波数を分離する最小
間隔が設定値を有する所定の用途では、十分な雑音性能
をもたらしている間、周波数変換を可能にする基準信号
を発生するために使用されることは有利である。このよ
うな位相同期ループでは、本発明は、このように、無線
信号を受信し、かつこの信号をいわゆる無線周波数を有
する電子出力信号に変換することを目的としている入力
段と、発振器の出力信号の振動周波数を調整することを
目的としている請求項1に記載の位相同期ループと、出
力信号を入力段および発振器から受信し、かつその周波
数が無線周波数と発振周波数との差に等しい信号を供給
することを目的としているミキサとを含む、無線電気信
号を受信することを目的としている装置、例えば、テレ
ビ受像機あるいは無線電話に関するものである。
【0017】本発明のこれらの態様および他の態様は、
後述される非限定の典型的な実施例から明らかであり、
この実施例を参照して明らかにする。
後述される非限定の典型的な実施例から明らかであり、
この実施例を参照して明らかにする。
【0018】図1は、入力段AF、例えば、その周波数
が所与の周波数の範囲から選択される信号の受信および
一般に無線周波数と呼ばれる周波数FRを有する一般に
無線信号と呼ばれる電子信号Vfrへの変換を可能にす
るアンテナ・フィルタリングシステムを含む、テレビ信
号の受信機のような無線電気信号を受信する装置を図解
的に示している。この装置において、選択された周波数
FRから所定の中間周波数FIの方への周波数変換は、
一方では無線信号Vfrおよび局部発振器OSCの出力
信号Vloを受信することを目的としているミキサMX
によって行われる。
が所与の周波数の範囲から選択される信号の受信および
一般に無線周波数と呼ばれる周波数FRを有する一般に
無線信号と呼ばれる電子信号Vfrへの変換を可能にす
るアンテナ・フィルタリングシステムを含む、テレビ信
号の受信機のような無線電気信号を受信する装置を図解
的に示している。この装置において、選択された周波数
FRから所定の中間周波数FIの方への周波数変換は、
一方では無線信号Vfrおよび局部発振器OSCの出力
信号Vloを受信することを目的としているミキサMX
によって行われる。
【0019】中間周波数FIは、固定され、無線周波数
FRと第1の局部発振器OSCの出力信号Vloの発振
周波数FLOとの差に等しい。前記発振周波数FLOの
選択は、選択された無線周波数FRの値をこのように決
定する。
FRと第1の局部発振器OSCの出力信号Vloの発振
周波数FLOとの差に等しい。前記発振周波数FLOの
選択は、選択された無線周波数FRの値をこのように決
定する。
【0020】この装置において、第1の局部発振器OS
Cの出力信号Vloの発振周波数FLOは、局部発振器
OSCと組み合わせて、位相同期ループを形成する調整
モジュールPLLによって供給された同調信号Vtun
によって決定される。
Cの出力信号Vloの発振周波数FLOは、局部発振器
OSCと組み合わせて、位相同期ループを形成する調整
モジュールPLLによって供給された同調信号Vtun
によって決定される。
【0021】図2はこの位相同期ループのより詳細な図
を示している。この位相同期ループは、その周波数FL
Oが同調信号Vtunの値によって決定される出力信号
Vloを供給することを目的としている局部発振器OS
Cと、出力信号Vloを局部発振器OSCから出力信号
Vloを受信し、周波数FDIV、ループの各サイクル
に対して、分周器DIVによって行われる周波数分割比
の瞬時値を決定する制御モジュールCNTによって供給
された制御ワードN/N+1を有する出力信号Vdiv
を供給することを目的としている分周器DIVと、分周
器DIVの出力信号の周波数FDIVを、本例では水晶
発振器XTALから発生する比較信号Vcompの比較
周波数FCOMPと比較し、前記比較の結果を示す駆動
信号Poutを供給することを目的としている位相/周
波数検出器PDと、その導電が駆動信号Poutによっ
て制御されることを目的としているチャージポンプCP
とを含み、チャージポンプCPの出力は、同調信号がこ
の場合、電圧によってこのように形成されるチャージポ
ンプの端子で同調信号Vtunを生成することを目的と
しているキャパシタCsに接続されている。
を示している。この位相同期ループは、その周波数FL
Oが同調信号Vtunの値によって決定される出力信号
Vloを供給することを目的としている局部発振器OS
Cと、出力信号Vloを局部発振器OSCから出力信号
Vloを受信し、周波数FDIV、ループの各サイクル
に対して、分周器DIVによって行われる周波数分割比
の瞬時値を決定する制御モジュールCNTによって供給
された制御ワードN/N+1を有する出力信号Vdiv
を供給することを目的としている分周器DIVと、分周
器DIVの出力信号の周波数FDIVを、本例では水晶
発振器XTALから発生する比較信号Vcompの比較
周波数FCOMPと比較し、前記比較の結果を示す駆動
信号Poutを供給することを目的としている位相/周
波数検出器PDと、その導電が駆動信号Poutによっ
て制御されることを目的としているチャージポンプCP
とを含み、チャージポンプCPの出力は、同調信号がこ
の場合、電圧によってこのように形成されるチャージポ
ンプの端子で同調信号Vtunを生成することを目的と
しているキャパシタCsに接続されている。
【0022】第1の局部発振器OSCの発振周波数FL
Oが比較信号Vcompの周波数FCOMPのR倍より
も小さい場合、駆動信号Poutは、正であり、正電流
Icsを供給するように指令されるチャージポンプCP
に生じる。キャパシタCsに伝達されるこの電流は、キ
ャパシタCsの端子から得られる同調電圧Vtunの増
加、したがって発振周波数FLOの増加を生じる。発振
周波数FLOは比較信号Vcompの周波数よりも高く
なる場合、制御信号Poutは、負になり、負になる電
流Icsの方向の反転で生じる。キャパシタCsに伝達
されるこの負の電流は、キャパシタCsの端子から得ら
れる調整電圧Vtunの減少、したがって発振周波数F
LOの減少を生じる。位相ロックループは、FLO=
R.FDIV=R.FCOMPである平衡動作モードに
役立つ。
Oが比較信号Vcompの周波数FCOMPのR倍より
も小さい場合、駆動信号Poutは、正であり、正電流
Icsを供給するように指令されるチャージポンプCP
に生じる。キャパシタCsに伝達されるこの電流は、キ
ャパシタCsの端子から得られる同調電圧Vtunの増
加、したがって発振周波数FLOの増加を生じる。発振
周波数FLOは比較信号Vcompの周波数よりも高く
なる場合、制御信号Poutは、負になり、負になる電
流Icsの方向の反転で生じる。キャパシタCsに伝達
されるこの負の電流は、キャパシタCsの端子から得ら
れる調整電圧Vtunの減少、したがって発振周波数F
LOの減少を生じる。位相ロックループは、FLO=
R.FDIV=R.FCOMPである平衡動作モードに
役立つ。
【0023】分周器DIVは、この場合、分周器の入力
信号の周波数FLOと分周器の出力信号Vdivの間の
分割比Rは慣例的に下記のように示される“N分の1”
式分周器である。R=FLO/FDIV=N+k/q、
ここで、N、kおよびqは整数パラメータである。実
際、このような分周器は、位相同期ループのq−k個の
動作サイクル中(1つの動作サイクルは分周器DIVの
出力信号Vdivの1期間に対応する)Nで割る割算お
よび次に前記ループのk個の動作サイクル中N+1で割
る割算を実行する。したがって、位相同期ループのq個
のサイクルの分割比の平均値はN+k/qに等しい。パ
ラメータの値は、一定に保持されなければならない2つ
の発振周波数間の最小間隔の値によって予め決定され
る。したがって、q=FCOMP/FSTEPであり、
ここで、FCOMPは、選択された比較周波数であり、
FSTEPは最小間隔である。前述された無線ディジタ
ルテレビ信号の例では、FCOMPが4MHzであるよ
うに選択される場合、q=24であることを意味するF
STEP=166.67kHzである。
信号の周波数FLOと分周器の出力信号Vdivの間の
分割比Rは慣例的に下記のように示される“N分の1”
式分周器である。R=FLO/FDIV=N+k/q、
ここで、N、kおよびqは整数パラメータである。実
際、このような分周器は、位相同期ループのq−k個の
動作サイクル中(1つの動作サイクルは分周器DIVの
出力信号Vdivの1期間に対応する)Nで割る割算お
よび次に前記ループのk個の動作サイクル中N+1で割
る割算を実行する。したがって、位相同期ループのq個
のサイクルの分割比の平均値はN+k/qに等しい。パ
ラメータの値は、一定に保持されなければならない2つ
の発振周波数間の最小間隔の値によって予め決定され
る。したがって、q=FCOMP/FSTEPであり、
ここで、FCOMPは、選択された比較周波数であり、
FSTEPは最小間隔である。前述された無線ディジタ
ルテレビ信号の例では、FCOMPが4MHzであるよ
うに選択される場合、q=24であることを意味するF
STEP=166.67kHzである。
【0024】位相同期ループの平衡動作モードは、次の
関係、すなわちFDIV=R.FLO=FCOMPが検
証されるモードと規定される。これは、位相同期ループ
のq個の動作サイクルの終わりに、分周器DIVの出力
信号Vdivおよび比較信号Vcompは、同相でなけ
ればならない、等しい周波数を有し、すなわち、q個の
動作サイクルの終わりに、原則として、補正は発振周波
数FLOの値で決して行われてはいけない。実際、分周
器DIVの分割比RがNに等しい各サイクルの終わり
に、分周器DIVの出力信号Vdivは、比較信号Vc
ompに対する移相を示すことが公知の位相同期ループ
で観測され、この比較信号Vcompは、分周器の周波
数FDIVが比較周波数FCOMPよりもわずかに高い
という事実に起因すると考えることができる。FDIV
はFLO/Nであるのに対して、FCOMP=FLO/
(N+k/q)である。このような移相は、分周器DI
Vの分割比RがN+1に等しいサイクル中に理論的に補
償されるけれども、実際には、各移相は、自動的に発振
周波数FLOの値の無駄で、時宜を得ない補正を生じる
位相/周波数検出器PDによって検出される。このよう
な補正は、発振器の中心発振周波数FLOの周りに発振
器OSCの出力信号Vloの寄生位相変調を生成し、す
なわち発振周波数FLOの瞬時値は平衡動作モードの途
中に変わる。しかしながら、その発振周波数FLOが、
後述されるように、無線周波数FRの選択に対する基準
として役立つ信号Vloを発生することを目的としてい
る。本発明による位相同期ループは、発振器の出力信号
Vloに加えられた寄生位相変調を検出し、前記寄生位
相変調と同様な位相変調を比較信号Vcompに加える
ことを目的としている補正手段PMODをこのように備
える。
関係、すなわちFDIV=R.FLO=FCOMPが検
証されるモードと規定される。これは、位相同期ループ
のq個の動作サイクルの終わりに、分周器DIVの出力
信号Vdivおよび比較信号Vcompは、同相でなけ
ればならない、等しい周波数を有し、すなわち、q個の
動作サイクルの終わりに、原則として、補正は発振周波
数FLOの値で決して行われてはいけない。実際、分周
器DIVの分割比RがNに等しい各サイクルの終わり
に、分周器DIVの出力信号Vdivは、比較信号Vc
ompに対する移相を示すことが公知の位相同期ループ
で観測され、この比較信号Vcompは、分周器の周波
数FDIVが比較周波数FCOMPよりもわずかに高い
という事実に起因すると考えることができる。FDIV
はFLO/Nであるのに対して、FCOMP=FLO/
(N+k/q)である。このような移相は、分周器DI
Vの分割比RがN+1に等しいサイクル中に理論的に補
償されるけれども、実際には、各移相は、自動的に発振
周波数FLOの値の無駄で、時宜を得ない補正を生じる
位相/周波数検出器PDによって検出される。このよう
な補正は、発振器の中心発振周波数FLOの周りに発振
器OSCの出力信号Vloの寄生位相変調を生成し、す
なわち発振周波数FLOの瞬時値は平衡動作モードの途
中に変わる。しかしながら、その発振周波数FLOが、
後述されるように、無線周波数FRの選択に対する基準
として役立つ信号Vloを発生することを目的としてい
る。本発明による位相同期ループは、発振器の出力信号
Vloに加えられた寄生位相変調を検出し、前記寄生位
相変調と同様な位相変調を比較信号Vcompに加える
ことを目的としている補正手段PMODをこのように備
える。
【0025】図3は補正手段PMODの好ましい実施例
を示している。これらの手段は、位相同期ループのq個
のサイクルの終わりに同調信号によって取り入れられて
いる値Vt1を記憶する記憶手段(CP1,Cs1)
と、位相同期ループの各i番目(i=1〜q)のサイク
ルで移相を比較信号Vcompに加える移相手段(R
L、Rk、Rq、MULT、FOL)とを備え、前記移
相の値は、記憶手段(CB1,Cs1)によって記憶さ
れた値Vt1および当該のサイクルに固有である係数L
(i)によって決定される。
を示している。これらの手段は、位相同期ループのq個
のサイクルの終わりに同調信号によって取り入れられて
いる値Vt1を記憶する記憶手段(CP1,Cs1)
と、位相同期ループの各i番目(i=1〜q)のサイク
ルで移相を比較信号Vcompに加える移相手段(R
L、Rk、Rq、MULT、FOL)とを備え、前記移
相の値は、記憶手段(CB1,Cs1)によって記憶さ
れた値Vt1および当該のサイクルに固有である係数L
(i)によって決定される。
【0026】この場合、前述されたチャージポンプCP
と同一であり、位相/周波数検出器PDによって発生さ
れた駆動信号Poutの値により、前述されたキャパシ
タCsと同一であるキャパシタCs1を充電あるいは放
電することを目的としているチャージポンプCP1によ
って形成される。
と同一であり、位相/周波数検出器PDによって発生さ
れた駆動信号Poutの値により、前述されたキャパシ
タCsと同一であるキャパシタCs1を充電あるいは放
電することを目的としているチャージポンプCP1によ
って形成される。
【0027】したがって、キャパシタCs1の端子にこ
のように発生された電圧Vt1は、理論的に調整信号V
tunに同一である。
のように発生された電圧Vt1は、理論的に調整信号V
tunに同一である。
【0028】移相手段は、図2に示された制御モジュー
ルCNTによって供給されたクロック信号Clkが、ア
クティブエッジ、例えば立ち上がりエッジを示す場合に
再ロードすることを目的としている3つのレジスタR
L、RkおよびRqを備えている。レジスタRkおよび
Rqは、パラメータkおよびqの値を制御モジュールか
ら受け取る。レジスタRLは、進行中のサイクルの係数
L(i)の値を含む。
ルCNTによって供給されたクロック信号Clkが、ア
クティブエッジ、例えば立ち上がりエッジを示す場合に
再ロードすることを目的としている3つのレジスタR
L、RkおよびRqを備えている。レジスタRkおよび
Rqは、パラメータkおよびqの値を制御モジュールか
ら受け取る。レジスタRLは、進行中のサイクルの係数
L(i)の値を含む。
【0029】移相手段は、入力で係数L(i)の値およ
び他の入力でパラメータkの値を受信することを目的と
しているディジタル加算器ADDを備えている。移相手
段は、一方の入力で係数L(i)の値および他方の入力
でパラメータqの値を受信することを目的としているデ
ィジタル減算器SUBをさらに備えている。移相手段
は、その2つの入力が加算器ADDの出力および減算器
SUBの出力に接続されているディジタルマルチプレク
サMUXも備え、前記ディジタルマルチプレクサのデー
タ出力はレジスタRLに接続されている。位相同期ルー
プの各i(i=1〜q)番目の途中で、ディジタル比較
器CMPは、パラメータqの値をこのサイクルに対応す
る係数L(i)の値と比較し、比較の結果を示す選択信
号SelをマルチプレクサMUXに供給する。L(i)
<qの場合、選択信号Selは、非アクティブ状態、例
えば論理レベル0にあり、加算器ADDの出力はレジス
タRLに接続されている。逆に、L(i)>qの場合、
選択信号Selはアクティブ状態、例えば論理レベル1
にあり、減算器SUBは、マルチプレクサMUXを介し
てレジスタRLに接続されている。次のサイクルi+1
の始めに、制御モジュールは、アクティブエッジをクロ
ック信号Clkに課し、レジスタRLは、このサイクル
に適応され、その値がマルチプレクサMUXの出力にあ
る信号の値である新しい係数L(i+1)を記憶する。
各係数L(i)(i=1〜q)の値は、関係、すなわ
ち、L(i−1)<qの場合、L(i)=L(i−1)
+k、およびL(i−1)>qの場合、L(i)=L
(i−1)−q、によって決定される。
び他の入力でパラメータkの値を受信することを目的と
しているディジタル加算器ADDを備えている。移相手
段は、一方の入力で係数L(i)の値および他方の入力
でパラメータqの値を受信することを目的としているデ
ィジタル減算器SUBをさらに備えている。移相手段
は、その2つの入力が加算器ADDの出力および減算器
SUBの出力に接続されているディジタルマルチプレク
サMUXも備え、前記ディジタルマルチプレクサのデー
タ出力はレジスタRLに接続されている。位相同期ルー
プの各i(i=1〜q)番目の途中で、ディジタル比較
器CMPは、パラメータqの値をこのサイクルに対応す
る係数L(i)の値と比較し、比較の結果を示す選択信
号SelをマルチプレクサMUXに供給する。L(i)
<qの場合、選択信号Selは、非アクティブ状態、例
えば論理レベル0にあり、加算器ADDの出力はレジス
タRLに接続されている。逆に、L(i)>qの場合、
選択信号Selはアクティブ状態、例えば論理レベル1
にあり、減算器SUBは、マルチプレクサMUXを介し
てレジスタRLに接続されている。次のサイクルi+1
の始めに、制御モジュールは、アクティブエッジをクロ
ック信号Clkに課し、レジスタRLは、このサイクル
に適応され、その値がマルチプレクサMUXの出力にあ
る信号の値である新しい係数L(i+1)を記憶する。
各係数L(i)(i=1〜q)の値は、関係、すなわ
ち、L(i−1)<qの場合、L(i)=L(i−1)
+k、およびL(i−1)>qの場合、L(i)=L
(i−1)−q、によって決定される。
【0030】乗算器MULPは、記憶手段(CP1、C
s1)によって記憶された値Vt1および進行中のサイ
クルに対する係数L(i)の値の乗算を実行する。この
乗算の結果は、Imod=M.L(i).Vt1(ここ
で、Mは、乗算器MULTと電流源IMとの間の接続に
固有である定数である)であるように設計された可変電
流源IMによって発生された電流Imodの値を決定す
る。比較信号Vcomは、そのベースで水晶発振器の出
力信号Vxを受け取ることを目的としているトランジス
タTFと電流源IMに接続された抵抗器RFとを含むフ
ォロワー段FOLを介して水晶発振器から発生する。し
たがって、そのサイズが、このように記憶手段(CP
1、Cs1)によって記憶された値Vt1のL(i)倍
に比例する抵抗器RFは、電圧シフトVO=RF.Im
od=RF.M.L(i)を発生する。
s1)によって記憶された値Vt1および進行中のサイ
クルに対する係数L(i)の値の乗算を実行する。この
乗算の結果は、Imod=M.L(i).Vt1(ここ
で、Mは、乗算器MULTと電流源IMとの間の接続に
固有である定数である)であるように設計された可変電
流源IMによって発生された電流Imodの値を決定す
る。比較信号Vcomは、そのベースで水晶発振器の出
力信号Vxを受け取ることを目的としているトランジス
タTFと電流源IMに接続された抵抗器RFとを含むフ
ォロワー段FOLを介して水晶発振器から発生する。し
たがって、そのサイズが、このように記憶手段(CP
1、Cs1)によって記憶された値Vt1のL(i)倍
に比例する抵抗器RFは、電圧シフトVO=RF.Im
od=RF.M.L(i)を発生する。
【0031】水晶発振器の出力信号Vxは、ゼロ値に最
も近い形状において線形であるので、比較信号Vcom
pの電圧シフトは、ゼロ交差が分周器の出力のどのエッ
ジが比較されるかに対して表現値を生じるこの信号のゼ
ロ交差の時間シフトを生じる。係数L(i)の値は各サ
イクルで決定され、サイクルの途中で使用される分割比
を考慮するので、比較信号Vcompにこのように課さ
れた移相は、この信号がサイクルの途中に分割比の値に
もかかわらず各サイクルの終わりに分周器の出力信号と
系統的に同相であるようなものである。
も近い形状において線形であるので、比較信号Vcom
pの電圧シフトは、ゼロ交差が分周器の出力のどのエッ
ジが比較されるかに対して表現値を生じるこの信号のゼ
ロ交差の時間シフトを生じる。係数L(i)の値は各サ
イクルで決定され、サイクルの途中で使用される分割比
を考慮するので、比較信号Vcompにこのように課さ
れた移相は、この信号がサイクルの途中に分割比の値に
もかかわらず各サイクルの終わりに分周器の出力信号と
系統的に同相であるようなものである。
【0032】位相同期ループの外側にある素子に関する
ものである補正手段の他の実施例を思い描くことができ
るが、前述の例は、ユーザに透過であるように位相同期
ループ内で補正を実行する長所を有する。
ものである補正手段の他の実施例を思い描くことができ
るが、前述の例は、ユーザに透過であるように位相同期
ループ内で補正を実行する長所を有する。
【図1】本発明の実施を行う無線電気信号の受信機を示
す部分機能図である。
す部分機能図である。
【図2】本発明による位相同期ループを示す機能図であ
る。
る。
【図3】本発明の好ましい実施例による位相同期ループ
に含まれる補正手段を示す機能図である。
に含まれる補正手段を示す機能図である。
OSC 局部発振器 PLL 調整モジュール MX ミキサ AF 入力段 DIV 分周器 CNT 制御モジュール XTAL 水晶発振器 PD 位相/周波数検出器 CP チャージポンプ Cs キャパシタ RL、Rk、Rq レジスタ ADD ディジタル加算器 SUB ディジタル減算器 MUX ディジタルマルチプレクサ CMP ディジタル比較器 MULP 乗算器 IM 可変電流源 RF 抵抗器 TF トランジスタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Groenewoudseweg 1, 5621 BA Eindhoven, Th e Netherlands (72)発明者 バンサン、フィラトル フランス国タオン、リュ、サン、トラルタ ン、11
Claims (5)
- 【請求項1】位相同期ループであって、 その値が同調信号の値によって決まる発振周波数を有す
る出力信号を発生することを目的としている発振器と、 前記出力信号を前記発振器から受信し、かつ前記発振器
周波数よりも低いR倍である周波数を有する出力信号を
供給することを目的としている分周器と、 前記分周器の出力信号の周波数をいわゆる比較信号の比
較周波数とを比較し、かつその値が比較の結果を示す前
記同調信号を前記発振器に供給することを目的としてい
る位相/周波数検出器とを備え、 位相同期ループには、前記発振器の前記出力信号に加え
られた寄生位相変調を検出し、かつ前記寄生位相変調に
類似した位相変調を前記比較信号に加えることを目的と
している補正手段を装備されていることを特徴とする位
相同期ループ。 - 【請求項2】前記分周器の分周比をR=N+k/q(こ
こで、N、kおよびqは整数パラメータである)と示す
ことができ、前記補正手段が、 前記位相同期ループのqサイクルの終わりに同調信号を
使用される値を記憶する記憶手段と、 前記位相同期ループの各i(i=1〜q)番目のサイク
ルで移相を前記比較信号に加える移相手段とを含み、前
記移相の前記値が、前記記憶手段によって記憶された値
と当該の前記サイクルに固有である係数L(i)との積
によって決定されることを特徴とする請求項1に記載の
位相同期ループ。 - 【請求項3】各係数L(i)(i=1〜q)の前記値が
下記の関係によって決定されることを特徴とする請求項
2に記載の位相同期ループ:L(i−1)<qの場合、
L(i)=L(i−1)+k、およびL(i−1)>q
の場合、L(i)=L(i−1)−q。 - 【請求項4】前記移相手段が、前記ループの各i(i=
1〜q)番目のサイクルの途中に電圧シフトを前記比較
信号に加えるように設計され、前記電圧シフトの大きさ
が前記記憶手段によって記憶された前記値のL(i)倍
に比例していることを特徴とする請求項2に記載の位相
同期ループ。 - 【請求項5】無線電気信号を受信することを目的として
いる装置であって、 無線電気信号を受信し、かつこの信号をいわゆる無線周
波数を有する電子出力信号に変換することを目的として
いる入力段と、 発振器の前記出力信号の発振周波数を調整することを目
的としている請求項1に記載の位相同期ループと、 前記出力信号を前記入力段および前記発振器から受信
し、かつその周波数が前記無線周波数と前記発振器周波
数との差に等しい信号を供給することを目的としている
ミキサとを含む装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0003134 | 2000-03-10 | ||
FR0003134 | 2000-03-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001285060A true JP2001285060A (ja) | 2001-10-12 |
Family
ID=8847980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001063192A Withdrawn JP2001285060A (ja) | 2000-03-10 | 2001-03-07 | 高スペクトル純度を有する基準信号の発生を可能にする位相同期ループ |
Country Status (5)
Country | Link |
---|---|
US (1) | US6407643B2 (ja) |
EP (1) | EP1133060B1 (ja) |
JP (1) | JP2001285060A (ja) |
KR (1) | KR100806506B1 (ja) |
DE (1) | DE60112632T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100727307B1 (ko) | 2006-03-14 | 2007-06-12 | 엘지전자 주식회사 | 위상 고정 루프 |
Families Citing this family (6)
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---|---|---|---|---|
US7171183B2 (en) * | 2002-06-12 | 2007-01-30 | Broadcom Corporation | Linearized fractional-N synthesizer having a current offset charge pump |
DE60208771D1 (de) | 2002-11-21 | 2006-04-06 | St Microelectronics Belgium Nv | Niederfrequente Selbstkalibrierung einer einen mehrphasigen Takt erzeugenden Phasenregelschleife |
DE60228597D1 (de) | 2002-12-23 | 2008-10-09 | St Microelectronics Belgium Nv | Frequenzsynthesizer mit gebrochenem Teilverhältnis und kompensierter Verzögerung |
US7082295B2 (en) * | 2003-04-03 | 2006-07-25 | Broadcom Corporation | On-chip loop filter for use in a phase locked loop and other applications |
US7268600B2 (en) * | 2005-11-30 | 2007-09-11 | International Business Machines Corporation | Phase- or frequency-locked loop circuit having a glitch detector for detecting triggering-edge-type glitches in a noisy signal |
KR20150061387A (ko) | 2013-11-27 | 2015-06-04 | 삼성전기주식회사 | 주파수 합성 장치 및 주파수 합성 방법 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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GB2068185B (en) * | 1980-01-21 | 1983-06-22 | Philips Electronic Associated | Frequency synthesiser of the phase lock loop type |
GB2097206B (en) * | 1981-04-21 | 1985-03-13 | Marconi Co Ltd | Frequency synthesisers |
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Also Published As
Publication number | Publication date |
---|---|
US6407643B2 (en) | 2002-06-18 |
US20010033201A1 (en) | 2001-10-25 |
DE60112632D1 (de) | 2005-09-22 |
DE60112632T2 (de) | 2006-06-14 |
KR100806506B1 (ko) | 2008-02-21 |
EP1133060B1 (fr) | 2005-08-17 |
KR20010089227A (ko) | 2001-09-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A711 | Notification of change in applicant |
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|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090831 |