DE102007054383B4

DE102007054383B4 - Digitale phasenstarre Schleife

Info

Publication number: DE102007054383B4
Application number: DE102007054383A
Authority: DE
Inventors: Robertus Laurentius Van Der Valk; Paulus Hendrikus Lodewijk Maria Schram; Johannes Hermanus Aloysius De Rijk
Original assignee: Zarlink Semoconductor Inc
Current assignee: Microsemi Semiconductor ULC
Priority date: 2006-11-17
Filing date: 2007-11-14
Publication date: 2011-03-31
Anticipated expiration: 2027-11-15
Also published as: CN101183869B; FR2908948B1; GB0622948D0; US20080116982A1; FR2908948A1; DE102007054383A1; CN101183869A; US7642862B2

Abstract

Digitale phasenstarre Schleife, die aufweist:
eine Abtasteinheit (28) zum Abtasten eines Eingangssignals bei einer Rate, die von einem Abtasttakt vorgegeben wird;
eine Phasenakquisitionseinheit (22) zum Erzeugen eines digitalen Phasensignals aus dem abgetasteten Eingangssignal;
einen Dezimierer (24) zum Dezimieren der digitalen Ausgabe der Phasenakquisitionseinheit (22);
einen digital gesteuerten Oszillator (16) zum Erzeugen eines digitalen Ausgangssignals;
einen Frequenzsynthetisierer (10) zum Erzeugen eines physikalischen Ausgangsfrequenzsignals aus dem digitalen Ausgangssignal;
einen digitalen Phasendetektor (14), der einen ersten Eingang aufweist, welcher mit dem Ausgang des Dezimierers (24) verbunden ist und einen zweiten Eingang aufweist, der mit dem Ausgang des digital gesteuerten Oszillators (16) verbunden ist, um das digitale Ausgangssignal über eine Rückkoppelschleife zu empfangen;
einen digitalen Schleifenfilter (20) zum Verbinden des Ausgangs des digitalen Phasendetektors (14) mit dem Eingang des digital gesteuerten Oszillators (16), um die Frequenz des digital gesteuerten Oszillators (16) zu steuern; und
eine Dividiere-durch-N-Einheit...

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft eine digitale phasenstarre Schleife und insbesondere eine digitale phasenstarre Schleife (PLL – Phase Locked Loop) ohne ein physikalisches Rückkopplungssignal.
HINTERGRUND DER ERFINDUNG
Bei der Gestaltung einer PLL ist ein kritisches Thema die Gestaltung des Phasendetektors, da er eine Anzahl von Faktoren umfaßt, die das Leistungsvermögen der PLL beschränken. Eine herkömmliche analoge PLL ist typischerweise so aufgebaut, wie es in 1 gezeigt ist. In dieser Figur bestimmt ein Phasendetektor die Differenz zwischen zwei Phasensignalen, wobei eines das Rückkopplungssignal ist und das andere das Referenzsignal ist. Die Ausgabe des Phasendetektors wird an einen Filterabschnitt gegeben, der zum Beispiel nur vom Typ P (Proportional) ist, typischerweise jedoch vom Typ PI (Proportional-Integral) sein wird, was eine sogenannte PLL vom Typ II ergibt. Der Filter speist in einen gesteuerten Oszillator, der in 1 ein spannungs- oder stromgesteuerter Oszillator ist, ein. Die Frequenz, die von dem gesteuerten Oszillator erzeugt wird, wird dividiert und zurück in den Eingang des Phasendetektors gespeist.
Die Analyse einer solchen phasenstarren Schleife oder PLL geschieht typischerweise mit der Formel nach Black, um die Bandbreite der geschlossenen Schleife, das Überschießen, Peakbildung und dergleichen zu analysieren.
Analoge PLLs haben mehrere Beschränkungen, für die digitale PLLs eine viel bessere Leistung haben. Dies ergibt sich aus der unterschiedlichen Beschaffenheit einer digitalen PLL. Bei einer digitalen PLL wird das Phasensignal abgetastet und verwendet, um einen digital gesteuerten Oszillator oder DCO (Digitally Controlled Oscillator) zu steuern. Digitale PLLs haben mehrere Vorteile, die das einfache und genaue Halten umfassen. Wenn es kein verfügbares Referenzsignal gibt, kann eine digitale PLL ihre gegenwärtige oder eine historische Einstellung des DCO verwenden, um dieselbe Ausgangsfrequenz ohne jeglichen Fehler in dem digitalen Steuerwert zu halten. Eine digitale PLL wird typischerweise auf der Stabilität ihres Taktsignals vertrauen, um dies zu erreichen, das in den meisten Fällen von einem Kristalloszillator kommen wird. Analoge PLLs werden andere weniger stabile Elemente in ihrer Struktur haben, auf die sie vertrauen müßten.
Eine digitale PLL wird keine Schwierigkeit haben, mit extremen Bandbreiten in der Größenordnung von 10 MHz zu arbeiten, was für analoge PLLs sehr schwierig ist. Eine digitale PLL vertraut auf die Stabilität ihres Taktes.
Eine digitale PLL kann extrem niedrige Eingangsfrequenzen, so wie 1 Hz, handhaben. Eine analoge PLL wird viel Rauschen des Phasendetektors, der Ladungspumpe und dergleichen einführen, da das gesamte Rauschen der analogen Elemente in ein kleines Frequenzband zurückgefaltet werden wird. Das Rauschen des Kristalls einer digitalen PLL wird auch zurückgefaltet, bleibt jedoch in der absoluten Größe viel geringer. Eine typische digitale PLL sieht sehr wie eine analoge PLL aus und ist in 2 gezeigt. Eine Abtasteinheit liefert die Eingabe in den Phasendetektor, der wiederum das Signal an den digitalen Filter, den DCO und den Frequenzsynthetisierer liefert. Digitale PLLs sind jedoch anfällig für das zusätzliche Rauschen, das während des erneuten Abtastprozesses auf das Rückkopplungssignal aufgegeben wird.
Beispiele typischer Schaltungen des Standes der Technik sind in der US 5,602,884 , der US 7,006,590 B2 , der US 5,904,388 , der US 2006/0056563 A1 und der WO 98/04042 A1 gezeigt.
Es ist somit die Aufgabe der Erfindung, eine digitale phasenstarre Schleife vorzuschlagen, welche gegenüber den aus dem Stand der Technik bekannten Vorrichtungen eine geringere Anfälligkeit für das zusätzliche Rauschen aufweist, welches während eines erneuten Abtastprozesses auf das Rückkopplungssignal aufgegeben wird.
Diese Aufgabe wird erfindungsgemäß durch eine digitale phasenstarre Schleife gemäß Anspruch 1 gelöst. Eine vorteilhafte Weiterbildung ist Gegenstand des Unteranspruchs 2.
ZUSAMMENFASSUNG DER ERFINDUNG
Erfindungsgemäß wird eine digitale phasenstarre Schleife zur Verfügung gestellt, die eine Abtasteinheit zum Abtasten eines Eingangssignals bei einer Rate, die von einem Abtasttakt vorgegeben wird, eine Phasenakquisitionseinheit zum Erzeugen eines digitalen Phasensignals aus dem abgetasteten Eingangssignal, einen Dezimierer zum Dezimieren der digitalen Ausgabe der Phasenakquisitionseinheit, einen digital gesteuerten Oszillator zum Erzeugen eines digitalen Ausgangssignals, einen Frequenzsynthetisierer zum Erzeugen eines physikalischen Ausgangsfrequenzsignals aus dem digitalen Ausgangssignal, einen digitalen Phasendetektor, der einen ersten Eingang aufweist, welcher mit dem Ausgang des Dezimierers verbunden ist und einen zweiten Eingang aufweist, der mit dem Ausgang des digital gesteuerten Oszillators verbunden ist, um das digitale Ausgangssignal über eine Rückkoppelschleife zu empfangen, einen digitalen Schleifenfilter zum Verbinden des Ausgangs des digitalen Phasendetektors mit dem Eingang des digital gesteuerten Oszillators, um die Frequenz des digital gesteuerten Oszillators zu steuern und eine Dividiere-durch-N-Einheit in der Rückkoppelschleife aufweist, wobei der Phasendetektor, der Schleifenfilter, der digital gesteuerte Oszillator und die Dividiere-durch-N-Einheit als Software aufgeführt sind und wobei die Abtasteinheit, die Phasenakquisitionseinheit, der Dezimierer und der Frequenzsynthetisierer als Hardware ausgeführt sind.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung wird nun beispielhaft in weiteren Einzelheiten mit Bezug auf die beigefügten Zeichnungen beschrieben, in denen:
1 ein Blockschaubild einer herkömmlichen analogen PLL ist;
2 ein Blockschaubild einer herkömmlichen digitalen PLL ist;
3 ein Blockschaubild einer digitalen PLL mit Phasenakquisition und vollständig digitaler Schleife ist; und
4 ein Blockschaubild einer digitalen PLL mit einer numerischen Schleife, die in Software implementiert ist, ist.
GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Mit Bezug wieder auf 2, wird die Ausgabe des Frequenzsynthetisierers 10 durch Flip-Flops 12 vom D-Typ, die die Abtasteinheit bilden, an einen Eingang des Phasendetektors 14 gegeben, der ein Detektor mit einem negativen und einem positiven Eingang ist. Es wird beobachtet werden, dass das Rückkopplungssignal von dem Frequenzsynthetisierer 10 tatsächlich nahezu die Ableitung der Ausgabe des DCO 16 ist.
Es ist somit möglich, das Phasenrückkopplungssignal nicht als eine tatsächliche Frequenz, sondern als ein digitales Wort zu erzeugen, indem der Phasen(Frequenz)-Wert des DCO genommen und er multipliziert/dividiert wird, um ihn in einer geradeaus verlaufenden mathematischen Operation auf eine andere Phase (Frequenz) abzubilden: Multiplikation mit einer (Bruch-)zahl, was identisch mit der Division durch eine Bruchzahl ist. Wenn das geschehen ist, muss der Phasenvergleich am Eingang der PLL mit einem Signal von einem Block durchgeführt werden, der die Phase des Eingangssignals erlangt und diese mit dem Phasenwort der Rückkopplung vergleicht.
Das Abtasten eines realen Rückkopplungssignals liefert tatsächlich keine Information, kann jedoch höchstens Rauschen hinzufügen. Die Erzeugung eines realen Signals von einem DCO geht von der Domäne eines digitalen Wortes in ein reales physikalisches Signal und wird zurück abgetastet in die digitale Domäne, wobei zu diesem Zeitpunkt das Signal wieder ein digitales Wort ist. In der Realität werden die beiden Domänenübergänge normalerweise so gestaltet, dass die Rauschfehler so klein wie möglich sind. Gemäß Ausführungsformen der Erfindung werden die beiden Domänenübergänge insgesamt beseitigt, was die Gestaltung der Schaltung einfacher macht, da die beiden Übergänge nicht länger schwierige Gestaltungsprobleme einführen. Statt dessen wird der Prozess vollständig im digitalen Bereich durchgeführt, indem viele Operationen ohne jeglichen Fehler einfach zu implementieren sind.
3 zeigt eine vollständig digitale PLL. Der digitale Phasendetektor 14, eine Einheit 18, die durch N dividiert, ein digitaler Filter 20 und ein DCO 16 können alle leicht in Hardware oder Software oder einer Kombination aus diesen implementiert werden, so dass jedwede Gestaltung zum Prüfen, auf Geschwindigkeit, Flexibilität und dergleichen gut optimiert werden kann.
Die Gestaltung der Mathematik einer realen Schleife ist in zahlreichen Papieren der Steuertheorie beschrieben und ist keine Quelle für große Schwierigkeiten bei der Gestaltung. Siehe zum Beispiel „Phase-locked loops: a control centric tuturial”, Abramovitch, D., American Control Conference 2002, Seiten 1–15, Band 1; ISSN: 0743-1619, dessen Inhalte hierin durch Bezugnahme aufgenommen sind.
Da die PLL der 3 nun vollständig in der digitalen Domäne implementiert ist, können die oben angesprochenen Probleme vermieden werden. Das Fehlen der physikalischen Rückkopplung bietet mehr Flexibilität in der Gestaltung und schaltet eine Anzahl von Blöcken aus, die notwendig sind, wenn Domänenübergänge implementiert werden. Dies hat weniger reale Baumasse auf dem Chip, Energie und Aufwand bei der Gestaltung zur Folge und, hauptsächlich aufgrund der Verringerung der Gesamtleistung (verringerte Kopplungsprobleme für die Versorgung) eine etwas verbesserte Güte für die verbleibenden Blöcke.
Ein Problem jedoch ist die Implementierung des Phasenakquisitionsblockes 22 in einer solchen Umgebung. Der Betrieb des Phasenakquisitionsblockes 22 ist tatsächlich ganz einfach und hängt vollständig von der Korrelation des Abtasttaktes und des Systemtaktes, auf dem alle normalen digitalen Schaltungen laufen, ab. Der Betrieb des Phasenakquisitionsblockes wird mm in unterschiedlichen Szenarien beschrieben.

1. Es sei angenommen, dass die beiden Takte identisch sind. In diesem Fall ist bei jedem Abtasttakt, bei dem eine Eingangskante erfaßt wird, die damit verknüpfte dividierte DCO-Phase bekannt. Die Eingangsphase kann als ein gezählter Wert ausgedrückt werden, das heißt mit Bezug auf die Anzahl der Taktpulskanten, die seit dem Rücksetzen durchlaufen worden sind. Es wird dann trivial, die Eingangsphase zu nehmen und den dividierten DCO-Wert zu subtrahieren, um die Phasendifferenz, ausgedrückt als eine Anzahl von Eingangszyklen, zu erhalten.
2. Es sei angenommen, dass der Abtasttakt synchron mit dem Systemtakt ist, jedoch zum Beispiel bei einer Frequenz arbeitet, die zehnmal höher ist. Dies kann reizvoll dahingehend sein, dass man so wenig Schaltung wie möglich bei einer hohen Taktgeschwindigkeit hat, um Energie zu sparen. Wenn eine Eingangskante ankommt, ist die Abtastkante, die erfaßt wird, wieder äquivalent auf einem Systemtaktzyklus, jedoch nun mit einem einzigen Dezimalpunkt. Somit, anstelle des Erfassen einer Kante auf dem Systemzyklus 3, ist es möglich, als Beispiel einen Eingang am Systemzyklus 2.7 zu erfassen, was äquivalent dem Abtastzyklus 27 sein würde. Obwohl das digitale System in dem Moment nicht direkt den DCO-Wert erzeugt, ist es eine geradeaus verlaufende mathematische Operation, die Werte zu interpolieren, um die Phase des Eingangs und den dividierten DCO-Wert gleichzeitig zu finden. Die Interpolation ist für den DCO, aber auch für die Referenz möglich. Somit sind die Phasen beider Signale an einem bestimmten Moment bekannt, und die Phasendifferenz kann berechnet werden.
3. Es sei angenommen, dass der Abtasttakt nicht synchron mit dem Systemtakt ist, jedoch bei einer höheren Frequenz läuft und über einen (dynamischen) Teil eines Abtasttaktzyklus verschoben ist. Wenn man das letzte Beispiel berücksichtigt, ist es einfach zu beobachten, dass die Erweiterung der Dezimalen eine einfachere Aufgabe ist. Bei dem vorangehenden Beispiel haben wir die Erfassungskante auf den Systemzyklus 2.7 erweitert, der nun zum Beispiel 2.71 werden könnte, wenn über einen Abtastzyklus von 0.1 verschoben wird. Dies ist mathematisch eine einfache Operation.

Für jede Kante ist es eine einfache Angelegenheit, die Phase einer einzelnen Kante der Referenz und das numerische Rückkopplungssignal zu vergleichen (zu subtrahieren). Es ist auch einfach, dies für viele Kanten durchzuführen, mit oder ohne Dezimierung. Wenn Dezimierung angewendet wird, kann die numerische Schleife leichter in Software implementiert werden, was die Flexibilität erweitert. Dies liefert das Blockschaubild der 4. Natürlich ist die Dezimierung eine einfache Funktion und kann auch für niederfrequente Signale in Software implementiert werden.
In 4 weist der Block 30 den digitalen Phasendetektor 14, den digitalen Filter 20, den DCO 16 und die Einheit 18, die durch N dividiert, auf und ist in Software implementiert. Der Frequenzsynthetisierer ist in Hardware implementiert. Der Eingabeblock, der die Differenzeinheit 28, die Phasenakquisitionseinheit 22 und den Diskriminator 24 umfaßt, ist in Hardware implementiert.
4 umfaßt eine Anzahl von Elementen, die für die erhöhte Leistungsfähigkeit von Interesse sind. Jedoch wird die Genauigkeit des Wertes bei der Phasenakquisition immer begrenzte Genauigkeit haben, da der Abtastprozeß einen Quantisierungsfehler einführt. Die Dezimiereinheit kann den Fehler verkleinern oder nicht, abhängig von der Korrelation zwischen dem Abtasttakt und dem abgetasteten Signal, jedoch wird es immer einen Fehler geben, der in den Phasendetektor eingeht.
Dithering-Techniken können benutzt werden, um das Quantisierungsrauschen des Abtastpunktes zu verbessern.
Gleichzeitig kann der DCO 16 ausreichend Bits tragen, dass sein Phasenfehler effektiv unter allen Bedingungen Null genannt werden kann, was somit das Potential einer sehr feinen Auflösung gibt. Die Subtraktion des Rückkopplungssignals in dem Phasendetektor könnte somit dem Phasenfehler eine sehr feine Auflösung geben. Unglücklicherweise wird die Fehlerfortpflanzung von der Seite des abgetasteten Signals her dann die letztendliche Auflösung der Phasensubtraktion bestimmen, die der Phasendetektor tatsächlich durchführt. Somit kann es notwendig sein, Rundung entweder bei dem Rückkopplungssignal oder bei der Phasendifferenz durchzuführen, um die korrekte Größe des Fehlers darzustellen.
Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.

Claims

Digitale phasenstarre Schleife, die aufweist: eine Abtasteinheit (28) zum Abtasten eines Eingangssignals bei einer Rate, die von einem Abtasttakt vorgegeben wird; eine Phasenakquisitionseinheit (22) zum Erzeugen eines digitalen Phasensignals aus dem abgetasteten Eingangssignal; einen Dezimierer (24) zum Dezimieren der digitalen Ausgabe der Phasenakquisitionseinheit (22); einen digital gesteuerten Oszillator (16) zum Erzeugen eines digitalen Ausgangssignals; einen Frequenzsynthetisierer (10) zum Erzeugen eines physikalischen Ausgangsfrequenzsignals aus dem digitalen Ausgangssignal; einen digitalen Phasendetektor (14), der einen ersten Eingang aufweist, welcher mit dem Ausgang des Dezimierers (24) verbunden ist und einen zweiten Eingang aufweist, der mit dem Ausgang des digital gesteuerten Oszillators (16) verbunden ist, um das digitale Ausgangssignal über eine Rückkoppelschleife zu empfangen; einen digitalen Schleifenfilter (20) zum Verbinden des Ausgangs des digitalen Phasendetektors (14) mit dem Eingang des digital gesteuerten Oszillators (16), um die Frequenz des digital gesteuerten Oszillators (16) zu steuern; und eine Dividiere-durch-N-Einheit (18) in der Rückkoppelschleife; wobei der Phasendetektor (14), der Schleifenfilter (20), der digital gesteuerte Oszillator (16) und die Dividiere-durch-N-Einheit (18) als Software ausgeführt sind; und wobei die Abtasteinheit (28), die Phasenakquisitionseinheit (22), der Dezimierer (24) und der Frequenzsynthetisierer (10) als Hardware ausgeführt sind.
Digitale phasenstarre Schleife nach Anspruch 1, die weiterhin Mittel zum Dithern des Abtasttaktes aufweist, um das Quantisierungsrauschen am Abtastpunkt zu verbessern.