DE3538858A1 - PLL-Frequenzsynthesizer - Google Patents

Description

Die Erfindung bezieht sich auf einen PLL-Frequenzsynthe­ sizer. Aus der US-PS 3 959 737 ist ein PLL-Frequenzsynthe­ sizer bekannt, dessen Blockschaltbild in Fig. 1 darge­ stellt ist. Er enthält einen spannungsgesteuerten Oszil­ lator 1, der das Ausgangssignal des Frequenzsynthesizers erzeugt, das außerdem einem Frequenz-Teiler mit gebroch­ enem Teilerverhältnis 2 zugeführt ist, der durch einen in Fig. 1 nicht dargestellten Frequenzwähler gesteuert ist. Der Teiler 2 liefert Abtastimpulse, die einem ana­ logen Phasendetektor 3 mit Abtast-Halte-Schaltung zuge­ führt sind, der die Phase der Abtastimpulse mit der einer Referenzfrequenz f_R vergleicht, und an dessen Ausgang ein der Phasendifferenz entsprechendes analoges Fehlersignal auftritt. Das Fehlersignal ist einem integrierenden Ver­ stärker 5 zugeführt, dessen Ausgang mit dem Feinab­ stimmungseingang des Oszillators 1 verbunden ist, um das Fehlersignal am Ausgang des Phasendetektors 3 gegen Null gehen zu lassen.

Bei manchen Anwendungsfällen ist es nötig den Oszillator 1 schnell abzustimmen, um dessen durch den Teiler 2 geteil­ tes Ausgangssignal in den Fangbereich des PLL-Kreises zu bringen. Dies geschieht durch einen Schaltkreis 7, der durch den Frequenzwähler gesteuert ist.

Der Frequenzteiler 2 erzeugt ein unerwünschtes, nieder­ frequentes Rampensignal, das dem Fehlersignal überlagert ist, wenn eine Phasendifferenz zwischen den Abtastimpulsen und dem Referenzsignal f_R vorhanden ist. Dieses Rampen­ signal erzeugt störende Seitenbandsignale im Ausgangs­ signal des Frequenzsynthesizers. Zur Unterdrückung dieser Seitenbandsignale enthält der Frequenzsynthesizer einen analogen Rampengenerator 8, der vom Frequenzwähler ge­ steuert ist, und der das Teilerverhältnis des Frequenz­ teilers 2 beeinflußt. Der Rampengenerator 8 erzeugt ein analoges Korrekturrampensignal, das um 180° gegen das Rampensignal des Frequenzteilers 2 phasenverschoben ist, und das an einem Punkt 9 zum Fehlersignal des Phasende­ tektors 3 hinzuaddiert wird. Die beiden Rampensignale müssen exakt übereinstimmen und zwar sowohl hinsichtlich der Zeitpunkte, an denen die Rampensignale zurückspringen als auch hinsichtlich der Steigungen der Rampen. Ein Fehler in der Steigung der Rampe von 1% bewirkt eine Frequenzmodulation mit Seitenbändern, deren Pegel unge­ fähr um 40 dB unter dem des Trägers liegen. Nichtlineari­ täten des Phasendetektors 3, am Summationspunkt 9 und bei der Erzeugung des Korrekturrampensignals machen die Unterdrückung der unerwünschten Seitenbänder außerordent­ lich schwierig.

Der Erfindung liegt die Aufgabe zugrunde einen Frequenz­ synthesizer der eingangs angegebenen Art anzugeben, dessen Ausgangssignal keine unerwünschten Seitenbänder aufweist.

Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 genannten Mitteln. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen enthalten.

Die Erfindung wird nachstehend anhand von Ausführungs­ beispielen erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines Frequenzsynthesizers, das den oben beschriebenen Stand der Technik wiedergibt,

Fig. 2 ein Blockschaltbild des neuen Frequenzsynthe­ sizers,

Fig. 3-5 Blockschaltbilder mehrerer Ausführungsbeispiele eines im neuen Frequenzsynthesizer nach Fig. 2 enthaltenen digitalen Phasendetektors mit Ab­ tast-Halte-Schaltung.

Fig. 2 zeigt den neuen Frequenzsynthesizer. Er enthält einen spannungsgesteuerten Oszillator 10, der das Aus­ gangssignal des Frequenzsynthesizers erzeugt, das außer­ dem einem aus dem Stand der Technik bekannten Frequenz­ teiler 11 mit gebrochenem Teilerverhältnis zugeführt ist. Der Frequenzteiler 11 liefert Abtastimpulse, die einem digitalen Phasendetektor 12 mit Abtast-Halte-Schaltung zugeführt sind, der einen Phasenfehler der Abtastimpulse bezüglich einer Referenzfrequenz f_R, die eine Teilzahl einer Normalfrequenz f_HC ist, feststellt und ein zum Phasenfehler proportionales digitales Wort abgibt.

Wie in der Beschreibungseinleitung erwähnt, erzeugt der Frequenzteiler 11 ein unerwünschtes Rampensignal. Zur Kompensation dieses Rampensignals enthält der Frequenz­ synthesizer einen Rampengenerator 53 mit gebrochenem Teiler­ verhältnis, der ein digitales Korrekturrampensignal er­ zeugt, und der durch einen in Fig. 2 nicht dargestellten Frequenzwähler gesteuert ist, der auch den Frequenzteiler 11 steuert. Das Korrekturrampensignal ist ein digitales Wort, das in einem Addierer 13 zu dem vom Phasendetektor 12 ge­ lieferten digitalen Wort derart hinzuaddiert wird, daß das unerwünschte Rampensignal ausgelöscht oder zumindest so weit wie möglich unterdrückt wird. Das Ausgangssignal des Addierers 13 ist über einen Signalspeicher 14 einem D/A-Wand­ ler 15 zugeführt. Am Ausgang des D/A-Wandlers 15 tritt ein analoges Fehlersignal auf, das über einen integrier­ enden Verstärker 16 dem Feinabstimmungseingang des Oszil­ lators 10 zugeführt ist, um durch Abstimmung des Oszil­ lators 10 das Fehlersignal gegen Null gehen zu lassen.

Im eingeschwungenen Zustand liegt abgesehen von Fluktua­ tionen des letzten Signifikanten Bits am Eingang des A/D- Wandlers 15 ein konstantes digitales Wort.

Für manche Anwendungsfälle ist ein Schnellabstimmkreis 17 nötig, der den Oszillator 10 schnell auf eine Frequenz abstimmt, die innerhalb des Fangbereichs des PLL-Kreises liegt.

Der Rampengenerator 53 erzeugt ein digital zunehmendes (oder abnehmendes) Wort, das schließlich "überläuft" und zurückgesetzt wird, so daß ein digitales Rampensignal entsteht. Zum Zeitpunkt des Rücksetzens wird ein Impuls erzeugt, der über eine Leitung 19 dem Frequenzteiler 11 zugeführt ist und der ein Hinzufügen oder Weglassen einzel­ ner Zyklen des spannungsgesteuerten Oszillators, die im Frequenzteiler 11 erzeugt werden, bewirkt. Im eingerasteten Zustand ist daher das Teilerverhältnis N gewissermaßen eine gebrochene Zahl.

Fig. 3 zeigt ein Ausführungsbeispiel des Phasendetektors 12 von Fig. 2. Die Abtastimpulse des Frequenzteilers 11 von Fig. 2 werden mit der Normalfrequenz f_HC in einer Schaltung 20 synchronisiert, und die Normalfrequenz f_HC in einem M-Bit-Synchronzähler 21 gezählt. Am Ausgang der Schaltung 20 tritt ein synchronisierter Abtastimpuls auf, der die Speicherung des im Synchronzähler 21 auftretenden Worts in einem Speicher 22 bewirkt, bis durch den nächsten Ab­ tastimpuls der Inhalt des Speichers 22 aktualisiert wird. Das im Speicher 22 gespeicherte Wort ist proportional zur Zeitverzögerung (oder Phasendifferenz) zwischen dem Rück­ setzen des Synchronzählers 21 und dem Zeitpunkt zu dem der Abtastimpuls auftritt.

Mit jedem Impuls der Normalfrequenz f_HC ist eine Zu- oder Abnahme des am Ausgang des Synchronzählers 21 auftreten­ den binären Worts verbunden. Der M-Bit-Synchronzähler 21 erreicht seine größte Zahl und setzt sich mit einer Rate von f_R = f_HC/₂M zurück. Das am Ausgang des Synchronzählers 21 auftretende, zunehmende Wort wird als Referenzfrequenz f_R oder "Rampe" bezeichnet. Unter normalen, stationären Bedingungen ist die Frequenz f_S, mit der die Abtast-Im­ pulse auftreten, gleich der Referenzfrequenz f_R. Der Phasendetektor gemäß Fig. 3 besitzt einen dynamischen Bereich von 2π mit einer Auflösung von 360/₂M Grad Phasen­ differenz. Ein Signal mit der Impulsrate von f_R ist normalerweise zum Zeitpunkt, zu dem die größte Zahl im Synchronzähler ist oder zum Zeitpunkt des Rücksetzens des Synchronzählers 21 verfügbar. Dies ist für einige Anwendungen und bei der vorliegenden Erfindung nützlich.

Fig. 4 zeigt ein weiteres Ausführungsbeispiel eines Phasen­ detektors 12 der Asynchronzähler statt Synchronzähler ent­ hält. Asynchronzähler können im Gigahertz-Bereich arbeiten.

Nachdem der Abtastimpuls ein Flipflop 23 triggert, wird in diesem Ausführungsbeispiel dessen Q-Ausgang mit einem Oder-Gatter 24 verbunden, um zu verhindern, daß die Nor­ malfrequenz f_HC das Oder-Gatter 24 passiert und zu einem M-Bit-Asynchronzähler 25 gelangt. Der Q-Ausgang des Flip­ flops 23 ist normalerweise auf logisch "Null", und wird dann logisch "Eins", wenn ein Abtastimpuls das Flipflop 23 ansteuert. Somit läßt das Oder-Gatter 24 beim Auftreten eines Abtastimpulses die Normalfrequenz f_HC nicht zum Asynchronzähler 25 durch. Die Zeit ist zur Stabilisierung des Worts am Ausgang des Asynchronzählers vorgesehen, das anschließend in einem Signalspeicher 26 gespeichert wird. Dazu ist ein Verzögerungsglied 29 an den Q-Ausgang des Flipflops 23 angeschlossen, das die Flanke des Ab­ tastimpulses um eine Zeit t_D verzögert, und dann die Speicherung auslöst.

Ein zweiter M-Bit-Asynchronzähler 27 erzeugt eine Referenz­ frequenz f_R, die den Asynchronzähler 25 und das Flipflop 23 löscht und den Zählzyklus über das Flipflop 23 und das Oder-Gatter 24 wieder startet. Der Löschimpuls für das Flipflop 23 und den Asynchronzähler 25 wird in einem Löschimpulsgenerator 28 erzeugt, der dem zweiten M-Bit- Asynchronzähler 27 nachgeschaltet ist.

Mit zunehmenden Frequenzen nimmt die Zeit t_D zur Stabi­ lisierung des Asynchronzählers 25 einen bedeutenden Teil der Schwingungsdauer der Referenzfrequenz in Anspruch, und beschränkt dadurch den dynamischen Bereich des Phasen­ detektors. Der dynamische Bereich kann durch R=360·(T_{R-t D})/T_R Grad definiert werden, wobei T_R = 1/f_R.

Wird die Bereichsbeschränkung unakzeptabel, kann das Aus­ führungsbeispiel gemäß Fig. 5 verwendet werden, bei dem zwei Asynchronzähler 30, 31 statt des einen Asynchronzählers 25 nach Fig. 4 verwendet werden, deren Ausgänge durch einen Multiplexer 32 zusammengeführt sind. Wie in Fig. 4 wird der Abtastimpuls zu einem Flipflop 33 geführt, an dessen Q-Ausgang zwei Oder-Gatter 34, 35 angeschlossen sind, über die die Normalfrequenz f_HC auf die Asynchron­ zähler 30, 31 gelangen kann. Ein weiterer Asynchronzähler 36 leitet aus der Normalfrequenz f_HC die Referenzfrequenz f_R ab, die durch ein Flipflop 37 durch 2 geteilt wird. Der Q-Ausgang des Flipflops 37 ist mit dem Oder-Gatter 34 und der -Ausgang mit dem Oder-Gatter 35 verbunden. Die Sig­ nale vom Flipflop 37 zu den Oder-Gattern 34, 35 steuern über diese die Asynchronzähler 30, 31 derart, daß immer nur der eine oder der andere Asynchronzähler zählt. Das Ausgangssignal des weiteren Asynchronzählers 36 steuert das Löschen des Flipflops 33 und zweier Löschimpulsgenera­ toren 38, 39, die an den Q- bzw. -Ausgang des Flip­ flops 37 angeschlossen sind, und das Löschen der Asyn­ chronzähler 30, bzw. 31 steuern. Der Q-Ausgang des Flip­ flops 37 steuert den Multiplexer 32 und der des Flipflops 33 einen Signalspeicher 40, der dem Multiplexer 32 und dem analog wie bei Fig. 2 ein Addierer 13 nachgeschaltet ist.

Claims (14)

1. PLL-Frequenz-Synthesizer mit

• - einem spannungsgesteuerten Oszillator 10, dessen Ausgangssignal
• - einem Frequenzteiler 11 mit gebrochenem Teilerverhält­ nis zugeführt ist,
• - einem digitalen Rampengenerator 53,
• - einem digitalen Phasendetektor 12, der dem Frequenz­ teiler 11 nachgeschaltet ist, und dem eine Normalfre­ quenz f_HC zugeführt ist,
• - einem Addierer 13, der die Ausgangssignale des Phasen­ detektors 12 und des Rampengenerators 53 addiert und dessen Ausgangssignal zur Abstimmung des spannungsge­ steuerten Oszillators 10 verwendet ist.

2. Frequenz-Synthesizer nach Anspruch 1, dadurch gekenn­ zeichnet, daß er einen Schnellabstimmkreis 17 enthält zur Schnellabstimmung des spannungsgesteuerten Oszillators 10 auf eine Frequenz innerhalb des Fangbereichs des PLL-Kreises.

3. Frequenz-Synthesizer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß er einen Frequenzwähler enthält, der den Frequenzteiler 11, den Rampengenerator 53 und den Schnellabstimmkreis 17 steuert.

4. Frequenzsynthesizer nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, daß der Rampengenerator 53 den Frequenzteiler 11 steuert, und daß dem Rampengenerator eine vom Phasendetektor 12 erzeugte Referenzfrequenz f_R zugeführt ist.

5. Frequenzsynthesizer nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, daß das Ausgangssignal des Addierers 13 über einen Signalspeicher 14 einem D/A- Wandler 15 zugeführt ist, daß dem Signalspeicher 14 die Referenzfrequenz f_R zugeführt ist, und daß das Ausgangs­ signal des D/A-Wandlers 15 über einen integrierenden Verstärker 16 dem spannungsgesteuerten Oszillator 10 zuge­ führt ist.

6. Frequenzsynthesizer nach einem oder mehreren der voran­ gehenden Ansprüche, dadurch gekennzeichnet, daß der digi­ tale Phasendetektor 12 Abtastmittel enthält, denen vom Frequenzteiler 11 gelieferte Eingangsimpulse zugeführt sind, und Zählmittel enthält, die die Normalfrequenzimpulse zählen um ein digitales Referenzsignal zu erzeugen, daß die Abtastmittel den Zählmitteln nachgeschaltet sind, um durch die Eingangsimpulse gesteuert das digitale Referenz­ signal abzutasten und ein digitales Phasendifferenzsignal zu erzeugen.

7. Digitaler Phasendetektor nach Anspruch 6, dadurch ge­ kennzeichnet, daß er ferner ein Gatter (14) enthält, über das die Normalfrequenzimpulse in Abhängigkeit von den Ein­ gangsimpulsen, von den Abtastmitteln gesteuert, auf die Zählmittel (15) gelangen.

8. Phasendetektor nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, daß die Abtastmittel Signalspeicher (16, 22, 26, 40) enthalten, die an den Ausgang der Zählmittel ange­ schlossen und von den Eingangsimpulsen gesteuert sind.

9. Phasendetektor nach Anspruch 8, dadurch gekennzeichnet, daß die Zählmittel einen M-Bit-Synchronzähler enthalten und daß die Abtastmittel eine Synchronisierschaltung (20) enthalten, die die Eingangsimpulse mit den Normalfrequenz­ impulsen synchronisiert und daß die Signalspeicher (22) mit der Synchronisierschaltung (20) verbunden sind, um abhängig von den synchronisierten Eingangsimpulsen das Referenzsignal abzutasten.

10. Phasendetektor nach Anspruch 8, dadurch gekennzeichnet, daß die Zählmittel einen ersten M-Bit-Asynchronzähler (25) enthalten, daß die Abtastmittel ein Flipflop (23) enthalten, das abhängig von den Eingangsimpulsen das Gatter (24) steuert, daß die Abtastmittel ferner einen zweiten Asyn­ chronzähler (27) enthalten, dem die Normalfrequenzimpulse zugeführt sind, und ein Verzögerungsglied (29) enthalten, das einen um eine bestimmte, von der Stabilisierungszeit des ersten M-Bit-Asynchronzählers (25) abhängige Zeit­ spanne gegenüber dem, das Gatter (24) steuernden Impuls verschobenen Impuls an den ersten M-Bit-Asynchronzähler (25) liefert.

11. Phasendetektor nach Anspruch 6, dadurch gekennzeichnet, daß die Zählmittel zwei M-Bit-Asynchronzähler (30, 31) enthalten, die abwechselnd das Referenzsignal erzeugen, deren Ausgänge durch einen Multiplexer (32) zusammenge­ führt sind, und denen je ein Gatter mit je drei Eingängen (34, 35) vorgeschaltet ist, über die die Normalfrequenz­ impulse, in Abhängigkeit von zwei Steuersignalen auf die Zählmittel gelangen, daß die Abtastmittel enthalten

• - ein Flipflop (33), das abhängig von den Eingangsimpulsen mittels des ersten Steuersignals die Gatter (34, 35) steuert,
• - einen dritten M-Bit-Asynchronzähler (36), dem die Normal­ frequenzimpulse zugeführt sind, und der ein Signal er­ zeugt, das das Flipflop (33) löscht und dessen Signal
• - einem Teiler (37) zugeführt ist, der es durch zwei teilt, und dessen invertierender Ausgang dem einen Gatter und dessen nichtinvertierender Ausgang dem anderen Gatter zugeführt ist und
• - Signalspeicher (40), die dem Multiplexer (32) nachge­ schaltet sind und von dem Flipflop (33) gesteuert sind, um das Referenzsignal abzutasten.

12. Phasendetektor nach Anspruch 10, dadurch gekennzeich­ net, daß er einen Löschimpulsgenerator (28) enthält, der dem zweiten Asynchronzähler nachgeschaltet ist und einen Löschimpuls für das Flipflop und den ersten Asynchron­ zähler liefert.

13. Phasendetektor nach Anspruch 11, dadurch gekennzeich­ net, daß er zwei Löschimpulsgeneratoren (38, 39) enthält, die an den invertierenden bzw. nichtinvertierenden Ausgang des Teilers (37) angeschlossen sind und Löschimpulse für den ersten bzw. zweiten Asynchronzähler (30, 31) liefern.

14. Phasendetektor nach einem der vorangehenden Ansprüche 6 bis 13, dadurch gekennzeichnet, daß er einen A/D-Wandler (12) enthält, der aus dem digitalen Phasendifferenzsignal ein analoges erzeugt.