DE3538856C2 - Digitaler Phasendetektor - Google Patents
Digitaler PhasendetektorInfo
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Landscapes
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Description
Die Erfindung bezieht sich auf einen digitalen Phasendetektor mit
Abtast-Halte-Schaltung nach dem Oberbegriff des Patentanspruchs 1,
wie er aus DE-OS 17 66 079 bekannt ist.
Fig. 1 zeigt einen weiteren bekannten PLL-Kreis mit
einem analogen Phasendetektor 1 mit Abtast-Halte-Schaltung.
Er enthält einen analogen Rampengenerator 2 der aus einer Referenz
frequenz fR eine analoge Rampenspannung erzeugt, die dieselbe Periode
hat wie die Referenzfrequenz fR. Ein spannungsgesteuerter Oszillator 3
erzeugt ein HF-Signal, das nach Teilung durch einen Faktor N in einem
Frequenzteiler 4 dieselbe Periode hat wie die Rampenspannung, sofern der
PLL-Kreis "eingerastet" ist. Das Ausgangssignal des Frequenzteilers 4
besteht aus schmalen Impulsen, die die Rampenspannung mit Hilfe einer Abtast-
Halte-Schaltung abtasten. Diese besteht aus einem Schalter 5, der ins
besondere ein Halbleiterschalter sein kann, und einem Kondensator 6, der
die Abtastspannung zwischen zwei Impulsen konstant hält. Wenn der PLL-Kreis
"eingerastet" ist, ist die Spannung am Kondensator 6 proportional zur
Phasendifferenz zwischen dem durch N geteilten HF-Signal und dem Referenz
signal. Die Spannung am Kondensator 6 wird über einen integrierenden
Verstärker 7 negativ auf den spannungsgesteuerten Oszillator 3 zurückgekoppelt,
um die Frequenz desselben zu steuern und das "Einrasten" des PLL-Kreises zu
bewirken. Der Faktor N des Frequenzteilers 4 kann ganzzahlig oder gebrochen
sein. Die Amplitude der Ausgangsspannung des Phasendetektors 1 ist
unter anderem temperaturabhängig. Jegliche Nichtlinearität des Phasen
detektors 1 bewirkt einen Phasenfehler. Insbesondere bei hohen Frequenzen
ist es schwierig, eine lineare Rampenspannung zu erzeugen. Bei Ver
wendung des Phasendetektors 1 in einem Frequenz-Synthesizer mit gebrochenem
Teilerverhältnis, bewirken Nichtlinearitäten von einigen Prozent eine
starke Frequenzmodulation des HF-Signals.
Aus der Druckschrift DE-OS-17 66 079 sind eine Vorrichtung und ein
Verfahren zur Bestimmung der Phasendifferenz zwischen zwei gleich
frequenten Spannungen beliebiger Frequenz bekannt, bei denen in einem
bestimmten Spannungszustand der einen Spannung ein Tor geschlossen
und im entsprechenden Spannungszustand der zweiten Spannung dieses
Tor wieder geöffnet wird. Während der Zeit, in der das Tor geschlossen
ist, wird eine Impulsfolge durchgelassen, deren Impulszahl gezählt wird
und ein Maß für die Phasendifferenz darstellt. Die zu zählenden Impulse
der Impulsfolge werden von der einen der beiden Spannungen abgeleitet.
Die Impulsfolgefrequenz der Impulsfolge wird durch Vervielfachung der
Frequenz der für die Gewinnung der Impulsfolge benutzten Spannung
und/oder durch Teilung der Frequenz der beiden Spannungen, zwischen
denen die Phasendifferenz zu messen ist, auf ein Vielfaches der Fre
quenz der für die Torbetätigung benutzten Spannungen gebracht.
Die Aufgabe der Erfindung ist es, einen verbesserten digitalen Phasendetektor mit
Abtast-Halte-Schaltung insbesondere zur Verwendung in PLL-Kreisen und
zur Phasendifferenzmessung zweier Signale anzugeben.
Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch einen digitalen
Phhasendetektor mit Abtast-Halte-Schaltung gemäß den im Patentanspruch 1
angegebenen Merkmalen. Dem Unteranspruch ist eine Weiterentwicklung des
Gegenstandes des Patentanspruches 1 zu entnehmen.
Die Erfindung wird nachstehend anhand mehrerer Ausführungsbeispiele
erläutert. Es zeigt
Fig. 1 ein Blockschaltbild eines bekannten PLL-Kreises mit
einem analogen Phasendetektor wie in der Einleitung beschrieben,
Fig. 2 ein Blockschaltbild eines PLL-Kreises mit einem digitalen
Phasendetektor mit Abtast-Halte-Schaltung,
Fig. 3 bis 5 je ein Ausführungsbeispiel eines digitalen Phasendetektors
mit Abtast-Halte-Schaltung.
Die Beschreibung des neuen digitalen Phasendetektors mit Abtast-Halte-
Schaltung erfolgt nachstehend im Zusammenhang mit einem PLL-Kreis. Der
Phasendetektor kann aber auch zur Phasendifferenzmessung zweier Ein
gangssignale verwendet werden.
Fig. 2 zeigt einen PLL-Kreis mit dem digitalen Phasendetektor mit Abtast-
Halte-Schaltung 8, einem spannungsgesteuerten Oszillator 9, einem Frequenz
teiler 10 und einem integrierenden Verstärker 11, der ein vom Phasendetektor 8
geliefertes Phasenfehlersignal dem Abstimmeingang des spannungsgesteuerten
Oszillators 9 zuführt. Der Phasendetektor enthält eine Steuerung 13, ein
Oder-Gatter 14, dem eine Normalfrequenz fHC zugeführt ist, einen Zähler 15,
einen Signalspeicher 16 und einen D/A-Wandler 12.
Abgesehen vom D/A-Wandler 12 arbeitet der Phasendetektor 8 digital und daher
linear und temperaturunabhängig.
Der Frequenzteiler 10 liefert Abtastimpulse, wie schon unter Fig. 1 beschrie
ben. Diese sind der Steuerung 13 zugeführt, die ein Nicht-Zähl-Signal
, ein Lösch-Signal und ein drittes Signal erzeugt.
Die Steuerung 13 ist mit dem Oder-Gatter 14, dem Zähler 15 und dem
Signalspeicher 16 verbunden. Die Normalfrequenz fHC passiert das Oder-
Gatter 14 wenn das Nicht-Zähl-Signal den logischen Zustand "Null"
besitzt, und gelangt dann auf den Eingang des Zählers 15. Am Ausgang des
Zählen 15 tritt ein zu- oder abnehmendes binäres oder digitales Wort auf,
das eine digitale "Rampe" bildet, die durch den schmalen Impuls des
Frequenzteilers 10 oder ein aus diesem Impuls abgeleitetes Signal
"abgetastet" wird. Das binäre oder digitale Wort ist dem Signalspeicher 16
zugeführt und wird dort, gesteuert durch das dritte Signal, "abgetastet".
Die "abgetasteten" Worte im Signalspeicher 16 werden durch den D/A-Wandler 12
in eine analoge Spannung gewandelt.
Fig. 3 zeigt ein Ausführungsbeispiel des Phasendetektors 8 von
Fig. 2. Die Abtastimpulse des Frequenzteilers 10 von Fig. 2 werden
mit der Normalfrequenz fHC in einer Schaltung 20 synchronisiert,
und die Normalfrequenz fHC in einem M-Bit-Synchronzähler 21 gezählt.
Am Ausgang der Schaltung 20 tritt ein synchronisierter Abtast-Impuls
auf, der die Speicherung des im Synchronzähler 21 auftretenden Worts
in einem Speicher 22 bewirkt, bis durch den nächsten Abtast-Impuls der
Inhalt des Speichers 22 aktualisiert wird. Das im Speicher 22 ge
speicherte Wort ist proportional zur Zeitverzögerung (oder Phasen
differenz) zwischen dem Rücksetzen des Synchronzählers 21 und dem
Zeitpunkt zu dem der Abtast-Impuls auftritt.
Mit jedem Impuls der Normalfrequenz ist eine Zu- oder Abnahme des
am Ausgang des Synchronzählers 21 auftretenden binären Worts ver
bunden. Der M-Bit-Synchronzähler 21 erreicht seine größte Zahl und
setzt sich mit einer Rate von fR = fHC/₂M zurück. Das am Ausgang
des Synchronzählers 21 auftretende Wort wird als Referenzfrequenz fR
oder "Rampe" bezeichnet. Unter normalen stationären Bedingungen ist
die Frequenz fS, mit der die Abtast-Impulse auftreten, gleich der
Referenzfrequenz fR. Der Phasendetektor gemäß Fig. 3 besitzt einen
dynamischen Bereich von 2π mit einer Auflösung von 360/₂M Grad
Phasendifferenz.
Fig. 4 zeigt ein weiteres Ausführungsbeispiel eines Phasendetektors 8
der asynchrone Zähler statt Synchronzähler enthält. Asynchrone Zähler
können im Gigahertz-Bereich arbeiten.
Nachdem der Abtast-Impuls ein Flipflop 23 triggert, wird in diesem
Ausführungsbeispiel dessen Q-Ausgang mit einem Oder-Gatter 24 ver
bunden, um zu verhindern, daß die Normalfrequenz fHC das Oder-Gatter
24 passiert und zu einem M-Bit-Asynchronzähler 25 gelangt. Der Q-Aus
gang des Flipflops 23 ist normalerweise auf logisch "Null", und wird
dann Logisch "Eins", wenn ein Abtast-Impuls das Flipflop 23 ansteuert.
Somit läßt das Oder-Gatter 24 beim Auftreten eines Abtast-Impulses die
Normalfrequenz fHC nicht zum Asynchronzähler 25 durch. Eine gewisse
Zeit ist zur Stabilisierung des Worts am Ausgang des Asynchronzählers
vorgesehen, das anschließend in einem Signalspeicher 26 gespeichert wird.
Dazu ist ein Verzögerungsglied 29 an den Q-Ausgang des Flipflops 23
angeschlossen, das den Abtast-Impuls um eine Zeit t₀ verzögert,
und dann die Speicherung auslöst.
Ein zweiter M-Bit-Asynchronzähler 27 erzeugt eine Referenzfrequenz fR,
die den Asynchronzähler 25 und das Flipflop 23 löscht und den Zähl
zyklus über das Flipflop 23 und das Oder-Gatter 24 wieder startet.
Der Löschimpuls für das Flipflop 23 und den Asynchronzähler 25 wird
in einem Löschimpulsgenerator 28 erzeugt, der dem zweiten M-Bit-
Asynchronzähler 27 nachgeschaltet ist.
Mitzunehmenden Frequenzen nimmt die Zeit t₀ zur Stabilisierung des
Asynchronzählers 25 einen bedeutenden Teil der Schwingungsdauer der
Referenzfrequenz in Anspruch und beschränkt dadurch den dynamischen
Bereich des Phasendetektors. Der dynamische Bereich kann durch
R = 360·(TR - t₀)/TR Grad definiert werden, wobei TR = 1/fR.
Wird die Bereichsbeschränkung unakzeptabel, kann das Ausführungsbei
spiel gemäß Fig. 5 verwendet werden, bei dem zwei Asynchronzähler
30, 31 statt des einen Asynchronzählers 25 nach Fig. 4 verwendet
werden, deren Ausgänge durch einen Multiplexer 32 zusammengeführt
sind. Wie in Fig. 4 wird der Abtast-Impuls zu einem Flipflop 33 ge
führt, an dessen Q-Ausgang zwei Oder-Gatter 34, 35 angeschlossen
sind, über die die Normalfrequenz fHC auf die Asynchronzähler 30, 31
gelangen kann. Ein weiterer Asynchronzähler 36 leitet aus der Normal
frequenz fHC die Referenzfrequenz fR ab, die durch ein Flipflop 37
durch 2 geteilt wird.
Der Q-Ausgang des Flipflop 37 ist mit dem Oder-Gatter 34 und der
-Ausgang mit dem der Oder-Gatter 35 verbunden. Die Signale vom Flip
flop 37 zu den Oder-Gattern 34, 35 steuern über diese die Asynchron
zähler 30, 31 derart, daß immer nur der eine oder der andere Asynchron
zähler zählt. Das Ausgangssignal des weiteren Asynchronzählers 36
steuert das Löschen des Flipflop 33 und zweier Löschimpulsgeneratoren
38, 39, die an den Q- bzw. -Ausgang des Flipflop 37 angeschlossen sind
und das Löschen der Asynchronzähler 30 bzw. 31 steuern. Der Q-Ausgang
des Flipflop 37 steuert den Multiplexer 32 und der des Flipflop 33
einen Signalspeicher 40, der dem Multiplexer 32 und dem, analog wie
bei Fig. 2, ein D/A-Wandler 12 nachgeschaltet ist.
Claims (3)
1. Digitaler Phasendetektor mit Abtast-Halte-Schaltung, aufweisend:
- a) einen ersten Eingang für ein Eingangssignal (fS), dessen Pha senlage mit derjenigen eines Hochfrequenz-Bezugstaktes (fHC) zu vergleichen ist,
- b) eine mit dem Hochfrequenz-Bezugstakteingang gekoppelte digitale Zählereinrichtung zum Zählen der Impulse am Hoch frequenz-Bezugstakteingang, um ein digitales Rampensignal (fR) zu erzeugen, und
- c) eine mindestens mit dem ersten Eingang und mit einem Aus gang der Zählereinrichtung gekoppelte digitale Abtasteinrich tung, um zu ermöglichen, daß das erste Eingangssignal (fS) das digitale Rampensignal (fR) abtastet, und zum Erzeugen eines digitalen Phasendifferenzsignals,
dadurch gekennzeichnet,
- d) daß die Zählereinrichtung aufweist:
- d1) einen ersten M-Bit-Zähler (25) zum Erzeugen des digitalen Rampensignals (fR), wobei M eine ganze Zahl ist,
- d2) eine Torschaltung (24), die einen mit einem Zähler eingang des ersten Zählers (25) gekoppelten Ausgang aufweist, wobei ein erster Torschaltungs-Eingang mit dem Hochfrequenz-Bezugstakteingang gekoppelt ist und wobei ein zweiter Torschaltungs-Eingang an ein Zählerfreigabesignal (CE) gekoppelt ist, um das Durchlassen des Hochfrequenz-Bezugstaktes (fHC) zu dem ersten Zähler (25) zu steuern, und
- e) daß die digitale Abtasteinrichtung aufweist:
- e1) eine mit dem ersten Eingang gekoppelte Flip-Flop- Schaltung (23) vom D-Typ zum Erzeugen des Zähler freigabesignals (CE),
- e2) einen mit dem Hochfrequenz-Bezugstakteingang ge koppelten zweiten M-Bit-Asynchronzähler (27),
- e3) einen mit dem zweiten Zähler (27), mit dem ersten Zähler (25) und mit der Flip-Flop-Schaltung (23) gekoppelten Löschimpulsgenerator (28) zum Erzeugen eines Löschimpulses zum Löschen des ersten Zählers (25) und der Flip-Flop-Schaltung (23),
- e4) eine mit der Flip-Flop-Schaltung (23) gekoppelte Verzögerungseinrichtung (29), die von dem Zähler freigabesignal (CE) abhängt, um einen um ein vor bestimmtes Ausmaß bezüglich der Beruhigungszeit des ersten Zählers (25) verzögerten Abtastimpuls zu erzeu gen, und
- e5) mit dem ersten Zähler (25) und der Verzögerungsein richtung (29) gekoppelte Verriegelungsschaltungen (26) zum Ermöglichen des Abtastens des digitalen Rampensignals (fR) durch den Abtastimpuls zum Erzeugen des digitalen Phasendifferenzsignals.
2. Phasendetektor nach Anspruch 1, gekennzeichnet durch einen mit
der digitalen Abtasteinrichtung gekoppelten D/A-Wandler (12) zum
Umwandeln des digitalen Phasendifferenzsignals in ein analoges
Phasendifferenzsignal.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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DE3538856A DE3538856C2 (de) | 1984-03-02 | 1985-11-02 | Digitaler Phasendetektor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US06/585,651 US5258720A (en) | 1984-03-02 | 1984-03-02 | Digital sample and hold phase detector |
DE3538856A DE3538856C2 (de) | 1984-03-02 | 1985-11-02 | Digitaler Phasendetektor |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3538856A1 DE3538856A1 (de) | 1994-05-26 |
DE3538856C2 true DE3538856C2 (de) | 1997-07-31 |
Family
ID=25837474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3538856A Expired - Lifetime DE3538856C2 (de) | 1984-03-02 | 1985-11-02 | Digitaler Phasendetektor |
Country Status (3)
Country | Link |
---|---|
US (1) | US5258720A (de) |
CA (1) | CA1333631C (de) |
DE (1) | DE3538856C2 (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition |