JP2002271143A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
- H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
- H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＤＤＳの回路規模（ＲＯＭサイズ）を大きく
すること無く、ＤＤＳ固有の一様に分布するスプリアス
を改善する周波数シンセサイザを提供する。 【解決手段】 周波数設定データΔΦのＭＳＢ側から”
ｊ１”ｂｉｔに対応する位相データにより、位相再量子
化誤差のない信号をＲＯＭ−Ａ１３とＢ１４から得る。
一方、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳ
Ｂ側の残りの”ｊ２”ｂｉｔに対応する位相データによ
り、位相再量子化誤差によるスプリアスのある信号をＲ
ＯＭ−Ｃ１８とＤ１９から得る。ＲＯＭ−Ｃ１８とＤ１
９の出力は、インタポレーションフィルタ２０と２１に
より”ｊ１”ｂｉｔ側と同じサンプリングレートに変換
され、帯域制限によりスプリアスが軽減される。ＲＯＭ
−Ａ１３とＢ１４、及びインタポレーションフィルタ２
０と２１の出力は、複素ミキサ５７で合成され、周波数
設定データΔΦに対応する周波数の信号を得る。
すること無く、ＤＤＳ固有の一様に分布するスプリアス
を改善する周波数シンセサイザを提供する。 【解決手段】 周波数設定データΔΦのＭＳＢ側から”
ｊ１”ｂｉｔに対応する位相データにより、位相再量子
化誤差のない信号をＲＯＭ−Ａ１３とＢ１４から得る。
一方、”ｊ０”ｂｉｔの位相データのｊ１から見てＬＳ
Ｂ側の残りの”ｊ２”ｂｉｔに対応する位相データによ
り、位相再量子化誤差によるスプリアスのある信号をＲ
ＯＭ−Ｃ１８とＤ１９から得る。ＲＯＭ−Ｃ１８とＤ１
９の出力は、インタポレーションフィルタ２０と２１に
より”ｊ１”ｂｉｔ側と同じサンプリングレートに変換
され、帯域制限によりスプリアスが軽減される。ＲＯＭ
−Ａ１３とＢ１４、及びインタポレーションフィルタ２
０と２１の出力は、複素ミキサ５７で合成され、周波数
設定データΔΦに対応する周波数の信号を得る。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル信号
処理により正弦波（余弦波）を発生する周波数シンセサ
イザに関し、特にスプリアス低減を実現する周波数シン
セサイザに関する。
処理により正弦波（余弦波）を発生する周波数シンセサ
イザに関し、特にスプリアス低減を実現する周波数シン
セサイザに関する。
【０００２】
【従来の技術】従来、例えばダイレクトディジタルシン
セサイザ(DDS:Direct Digital Synthesizer)において、
演算処理によって発生するスプリアスは、ＤＤＳを受信
機のローカル信号に用いた場合、隣接チャンネル妨害特
性やバンド外からの妨害特性を悪化させるという問題が
生じる。同様に、ＤＤＳを送信機のローカル信号に用い
た場合、近接周波数へ妨害を与えるという問題が生じ
る。図６は、ＤＤＳにおけるスプリアスの発生原理を示
した図である。ＤＤＳにおける演算精度不足によるスプ
リアス発生原因は、位相演算部を形成する加算器７１と
位相レジスタ７２における演算語長ｉと、位相データを
振幅データに変換するＲＯＭ７３のアドレス長ｋとの差
による位相再量子化誤差ｅp 、及びＲＯＭ７３出力ビッ
トの振幅量子化誤差ｅa によるものであって、図７に示
すように、スプリアスは希望信号の周波数ｆｃに対して
一様な分布となる。
セサイザ(DDS:Direct Digital Synthesizer)において、
演算処理によって発生するスプリアスは、ＤＤＳを受信
機のローカル信号に用いた場合、隣接チャンネル妨害特
性やバンド外からの妨害特性を悪化させるという問題が
生じる。同様に、ＤＤＳを送信機のローカル信号に用い
た場合、近接周波数へ妨害を与えるという問題が生じ
る。図６は、ＤＤＳにおけるスプリアスの発生原理を示
した図である。ＤＤＳにおける演算精度不足によるスプ
リアス発生原因は、位相演算部を形成する加算器７１と
位相レジスタ７２における演算語長ｉと、位相データを
振幅データに変換するＲＯＭ７３のアドレス長ｋとの差
による位相再量子化誤差ｅp 、及びＲＯＭ７３出力ビッ
トの振幅量子化誤差ｅa によるものであって、図７に示
すように、スプリアスは希望信号の周波数ｆｃに対して
一様な分布となる。
【０００３】ＤＤＳの演算精度向上としてｊ＝ｋとすれ
ば位相誤差によるスプリアスは発生せず、またＲＯＭの
出力データ幅ｍを十分に大きく取れば振幅誤差によるス
プリアスも問題の無いレベルとすることが可能である。
しかし、位相演算部の演算語長ｉとＲＯＭアドレス長ｋ
とを同じにする場合、ＲＯＭのサイズはアドレス長を１
ｂｉｔ長くする毎に回路規模が２倍となるので、演算語
長が長いときには実現困難である。そこで、少ないＲＯ
Ｍサイズで等価的に大きなＲＯＭサイズを得る方法とし
て、三角関数の加法定理を用いる方法が提案されてい
る。
ば位相誤差によるスプリアスは発生せず、またＲＯＭの
出力データ幅ｍを十分に大きく取れば振幅誤差によるス
プリアスも問題の無いレベルとすることが可能である。
しかし、位相演算部の演算語長ｉとＲＯＭアドレス長ｋ
とを同じにする場合、ＲＯＭのサイズはアドレス長を１
ｂｉｔ長くする毎に回路規模が２倍となるので、演算語
長が長いときには実現困難である。そこで、少ないＲＯ
Ｍサイズで等価的に大きなＲＯＭサイズを得る方法とし
て、三角関数の加法定理を用いる方法が提案されてい
る。
【０００４】例えば、”ｊ０”ｂｉｔの周波数設定デー
タＦに対して、Ｆ＝Ａ＋Ｂなる関係の周波数設定データ
ＦのＭＳＢ側”ｊ１”ｂｉｔのデータをＡ、周波数設定
データＦのｊ１から見てＬＳＢ側に位置する残りの”ｊ
２”ｂｉｔのデータをＢとしたとき、以下の式の関係よ
りｃｏｓ／ｓｉｎを求める。すなわち、 ｃｏｓ（Ｆ）＝ｃｏｓ（Ａ＋Ｂ）＝ｃｏｓＡ・ｃｏｓＢ
−ｓｉｎＡ・ｓｉｎＢ ｓｉｎ（Ｆ）＝ｓｉｎ（Ａ＋Ｂ）＝ｓｉｎＡ・ｃｏｓＢ
＋ｃｏｓＡ・ｓｉｎＢ により、周波数設定データＦは、周波数設定データＡと
周波数設定データＢとの合成により生成することができ
る。
タＦに対して、Ｆ＝Ａ＋Ｂなる関係の周波数設定データ
ＦのＭＳＢ側”ｊ１”ｂｉｔのデータをＡ、周波数設定
データＦのｊ１から見てＬＳＢ側に位置する残りの”ｊ
２”ｂｉｔのデータをＢとしたとき、以下の式の関係よ
りｃｏｓ／ｓｉｎを求める。すなわち、 ｃｏｓ（Ｆ）＝ｃｏｓ（Ａ＋Ｂ）＝ｃｏｓＡ・ｃｏｓＢ
−ｓｉｎＡ・ｓｉｎＢ ｓｉｎ（Ｆ）＝ｓｉｎ（Ａ＋Ｂ）＝ｓｉｎＡ・ｃｏｓＢ
＋ｃｏｓＡ・ｓｉｎＢ により、周波数設定データＦは、周波数設定データＡと
周波数設定データＢとの合成により生成することができ
る。
【０００５】従って、周波数設定データＦが例えば１６
ｂｉｔのときに、ＲＯＭの出力データ幅ｍを１ｂｉｔと
しても、 （１）ｃｏｓ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒ
ｄ （２）ｓｉｎ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒ
ｄ ＝６４ｋｗｏｒｄ×２だけ必要だったＲＯＭの容量が、
Ａ、Ｂそれぞれ８ｂｉｔに分割すると、ＲＯＭ１個あた
りの容量が６５５３６ｗｏｒｄの平方根＝２５６ｗｏｒ
ｄとなり、 （１）ｃｏｓ（Ａ）用：２５６ｗｏｒｄ （２）ｓｉｎ（Ａ）用：２５６ｗｏｒｄ （３）ｃｏｓ（Ｂ）用：２５６ｗｏｒｄ （４）ｓｉｎ（Ｂ）用：２５６ｗｏｒｄ＝２５６ｗｏｒ
ｄ×４となり、従来のＤＤＳに比較してＲＯＭサイズが
１／１２８で済むことになる。
ｂｉｔのときに、ＲＯＭの出力データ幅ｍを１ｂｉｔと
しても、 （１）ｃｏｓ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒ
ｄ （２）ｓｉｎ（Ｆ）用：２の１６乗＝６５５３６ｗｏｒ
ｄ ＝６４ｋｗｏｒｄ×２だけ必要だったＲＯＭの容量が、
Ａ、Ｂそれぞれ８ｂｉｔに分割すると、ＲＯＭ１個あた
りの容量が６５５３６ｗｏｒｄの平方根＝２５６ｗｏｒ
ｄとなり、 （１）ｃｏｓ（Ａ）用：２５６ｗｏｒｄ （２）ｓｉｎ（Ａ）用：２５６ｗｏｒｄ （３）ｃｏｓ（Ｂ）用：２５６ｗｏｒｄ （４）ｓｉｎ（Ｂ）用：２５６ｗｏｒｄ＝２５６ｗｏｒ
ｄ×４となり、従来のＤＤＳに比較してＲＯＭサイズが
１／１２８で済むことになる。
【０００６】図８は、三角関数の加法定理を用いる方法
によるＤＤＳの実現例である。図８において、位相の変
化幅ΔΦで表された周波数設定データＦが”ｊ０”ｂｉ
ｔで入力されると、位相演算部を形成する加算器５１と
位相レジスタ５２により、累積加算されて位相データＦ
ｆとなる。”ｊ０”ｂｉｔの位相データＦｆは、ＭＳＢ
側から”ｊ１”ｂｉｔの位相データＡｆと”ｊ２”ｂｉ
ｔの位相データＢｆに分割され、分割されたＭＳＢ側
の”ｊ１”ｂｉｔの内の”ｋ１”ｂｉｔは、位相データ
を振幅データに変換するテーブルが記録された上述のｃ
ｏｓ（Ａ）用ＲＯＭ−Ａ５３と、ｓｉｎ（Ａ）用ＲＯＭ
−Ｂ５４に、アドレス信号として入力され、ＲＯＭ−Ａ
５３とＲＯＭ−Ｂ５４の出力には、”ｍ”ｂｉｔ幅の振
幅データが順次出力される。ここで、ＲＯＭ−Ａ５３と
ＲＯＭ−Ｂ５４は、それぞれ位相データＦｆのＭＳＢ
側”ｊ１”ｂｉｔに対応する周波数の余弦波と正弦波を
量子化して記録したＲＯＭである。
によるＤＤＳの実現例である。図８において、位相の変
化幅ΔΦで表された周波数設定データＦが”ｊ０”ｂｉ
ｔで入力されると、位相演算部を形成する加算器５１と
位相レジスタ５２により、累積加算されて位相データＦ
ｆとなる。”ｊ０”ｂｉｔの位相データＦｆは、ＭＳＢ
側から”ｊ１”ｂｉｔの位相データＡｆと”ｊ２”ｂｉ
ｔの位相データＢｆに分割され、分割されたＭＳＢ側
の”ｊ１”ｂｉｔの内の”ｋ１”ｂｉｔは、位相データ
を振幅データに変換するテーブルが記録された上述のｃ
ｏｓ（Ａ）用ＲＯＭ−Ａ５３と、ｓｉｎ（Ａ）用ＲＯＭ
−Ｂ５４に、アドレス信号として入力され、ＲＯＭ−Ａ
５３とＲＯＭ−Ｂ５４の出力には、”ｍ”ｂｉｔ幅の振
幅データが順次出力される。ここで、ＲＯＭ−Ａ５３と
ＲＯＭ−Ｂ５４は、それぞれ位相データＦｆのＭＳＢ
側”ｊ１”ｂｉｔに対応する周波数の余弦波と正弦波を
量子化して記録したＲＯＭである。
【０００７】一方、”ｊ０”ｂｉｔの位相データのｊ１
から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔの内
の”ｋ２”ｂｉｔは、位相データを振幅データに変換す
るテーブルが記録された上述のｃｏｓ（Ｂ）用ＲＯＭ−
Ｃ５５と、ｓｉｎ（Ｂ）用ＲＯＭ−Ｄ５６に、アドレス
信号として入力され、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５６
の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力さ
れる。ここで、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５５は、そ
れぞれ位相データＦｆの残りの”ｊ２”ｂｉｔに対応す
る周波数の余弦波と正弦波を量子化して記録したＲＯＭ
である。
から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔの内
の”ｋ２”ｂｉｔは、位相データを振幅データに変換す
るテーブルが記録された上述のｃｏｓ（Ｂ）用ＲＯＭ−
Ｃ５５と、ｓｉｎ（Ｂ）用ＲＯＭ−Ｄ５６に、アドレス
信号として入力され、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５６
の出力には、”ｍ”ｂｉｔ幅の振幅データが順次出力さ
れる。ここで、ＲＯＭ−Ｃ５５とＲＯＭ−Ｄ５５は、そ
れぞれ位相データＦｆの残りの”ｊ２”ｂｉｔに対応す
る周波数の余弦波と正弦波を量子化して記録したＲＯＭ
である。
【０００８】ＲＯＭ−Ａ５３とＲＯＭ−Ｂ５４、及びＲ
ＯＭ−Ｃ５５とＲＯＭ−Ｄ５６の”ｍ”ｂｉｔの振幅デ
ータ出力は、複素ミキサ５７により合成されて周波数シ
ンセサイザの出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）とし
て出力される。なお、複素ミキサ５７は、実数軸側出力
信号を計算するための実数軸側入力Ｔ１、Ｔ３同士を乗
算する乗算器５８と虚数軸側入力Ｔ２、Ｔ４同士を乗算
する乗算器５９、及び乗算器５８の出力と乗算器５９の
出力とを合成する減算器６０と、虚数軸側出力信号を計
算するための一方の実数軸側入力Ｔ１と虚数軸側入力Ｔ
４を乗算する乗算器６１ともう一方の実数軸側入力Ｔ３
と虚数軸側入力Ｔ２を乗算する乗算器６２、及び乗算器
６１の出力と乗算器６２の出力とを合成する加算器６３
とから構成されており、ＲＯＭ−Ａ５３の出力は、複素
ミキサ５７のＴ１端子、ＲＯＭ−Ｂ５４の出力は、複素
ミキサ５７のＴ２端子、ＲＯＭ−Ｃ５５の出力は、複素
ミキサ５７のＴ３端子、ＲＯＭ−Ｄ５６の出力は、複素
ミキサ５７のＴ４端子にそれぞれ接続されている。従っ
て、周波数シンセサイザの出力には、周波数設定データ
Ｆ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得
る。
ＯＭ−Ｃ５５とＲＯＭ−Ｄ５６の”ｍ”ｂｉｔの振幅デ
ータ出力は、複素ミキサ５７により合成されて周波数シ
ンセサイザの出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）とし
て出力される。なお、複素ミキサ５７は、実数軸側出力
信号を計算するための実数軸側入力Ｔ１、Ｔ３同士を乗
算する乗算器５８と虚数軸側入力Ｔ２、Ｔ４同士を乗算
する乗算器５９、及び乗算器５８の出力と乗算器５９の
出力とを合成する減算器６０と、虚数軸側出力信号を計
算するための一方の実数軸側入力Ｔ１と虚数軸側入力Ｔ
４を乗算する乗算器６１ともう一方の実数軸側入力Ｔ３
と虚数軸側入力Ｔ２を乗算する乗算器６２、及び乗算器
６１の出力と乗算器６２の出力とを合成する加算器６３
とから構成されており、ＲＯＭ−Ａ５３の出力は、複素
ミキサ５７のＴ１端子、ＲＯＭ−Ｂ５４の出力は、複素
ミキサ５７のＴ２端子、ＲＯＭ−Ｃ５５の出力は、複素
ミキサ５７のＴ３端子、ＲＯＭ−Ｄ５６の出力は、複素
ミキサ５７のＴ４端子にそれぞれ接続されている。従っ
て、周波数シンセサイザの出力には、周波数設定データ
Ｆ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得
る。
【０００９】
【発明が解決しようとする課題】しかし、上述の周波数
設定データＦが３２ｂｉｔ必要となれば、２の３２乗＝
４２９４９６７２９６ｗｏｒｄ、４２９４９６７２９６
ｗｏｒｄの平方根＝６５５３６ｗｏｒｄであり、周波数
設定データＦをデータＡ、データＢに分割したとしても
６４ｋｗｏｒｄ×４のＲＯＭが必要となり、高速な演算
が要求されるＤＤＳでは、一部の用途を除いて実現は現
実的でなくなってしまう。このように、希望の周波数設
定データＦの演算語長が長くなると、周波数設定データ
Ａを振幅データに変換するＲＯＭのアドレス長ｋ１と、
周波数設定データＢを振幅データに変換するＲＯＭのア
ドレス長ｋ２を、それぞれｊ１＝ｋ１、ｊ２＝ｋ２とす
ることが困難になるので、結局ｊ１＞ｋ１、ｊ２＞ｋ２
となる。この場合、周波数を分割しない場合よりはＲＯ
Ｍサイズを小さく出来ることで発生する誤差自体を小さ
くすることは出来るが、周波数設定データＡ側、周波数
設定データＢ側のそれぞれに位相誤差が生じ、スプリア
スの発生は避けられない。特に、ＤＤＳのスプリアスは
図７に示すごとく一様な分布をするために、無線機のロ
ーカル信号発生器として利用したとき、受信機において
は広範囲から妨害を受け、送信機においては広範囲へ妨
害を与えることになる。これは、アナログ発振器のスプ
リアスが、信号近傍のＣ／Ｎは悪くても、離れた点にお
いては通常問題の無いレベルに下がることと比較すると
対称的である。
設定データＦが３２ｂｉｔ必要となれば、２の３２乗＝
４２９４９６７２９６ｗｏｒｄ、４２９４９６７２９６
ｗｏｒｄの平方根＝６５５３６ｗｏｒｄであり、周波数
設定データＦをデータＡ、データＢに分割したとしても
６４ｋｗｏｒｄ×４のＲＯＭが必要となり、高速な演算
が要求されるＤＤＳでは、一部の用途を除いて実現は現
実的でなくなってしまう。このように、希望の周波数設
定データＦの演算語長が長くなると、周波数設定データ
Ａを振幅データに変換するＲＯＭのアドレス長ｋ１と、
周波数設定データＢを振幅データに変換するＲＯＭのア
ドレス長ｋ２を、それぞれｊ１＝ｋ１、ｊ２＝ｋ２とす
ることが困難になるので、結局ｊ１＞ｋ１、ｊ２＞ｋ２
となる。この場合、周波数を分割しない場合よりはＲＯ
Ｍサイズを小さく出来ることで発生する誤差自体を小さ
くすることは出来るが、周波数設定データＡ側、周波数
設定データＢ側のそれぞれに位相誤差が生じ、スプリア
スの発生は避けられない。特に、ＤＤＳのスプリアスは
図７に示すごとく一様な分布をするために、無線機のロ
ーカル信号発生器として利用したとき、受信機において
は広範囲から妨害を受け、送信機においては広範囲へ妨
害を与えることになる。これは、アナログ発振器のスプ
リアスが、信号近傍のＣ／Ｎは悪くても、離れた点にお
いては通常問題の無いレベルに下がることと比較すると
対称的である。
【００１０】本発明は、上記問題点に鑑みてなされたも
ので、ＤＤＳの回路規模（ＲＯＭサイズ）を大きくする
こと無く、ＤＤＳ固有の一様に分布するスプリアスを改
善する周波数シンセサイザを提供することを目的とす
る。
ので、ＤＤＳの回路規模（ＲＯＭサイズ）を大きくする
こと無く、ＤＤＳ固有の一様に分布するスプリアスを改
善する周波数シンセサイザを提供することを目的とす
る。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、量子化された任意の周
波数の信号を発生する第１のディジタル信号発生器（例
えば実施の形態の加算器１１と位相レジスタ１２、及び
ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４）と、第１のディジタ
ル信号発生器より、周波数分解度が細かくスプリアスの
多い第２のディジタル信号発生器（例えば実施の形態の
加算器１６と位相レジスタ１７、及びＲＯＭ−Ｃ１８と
ＲＯＭＤ−１９）と、第２のディジタル信号発生器の出
力に帯域制限を行うフィルタと、第１のディジタル信号
発生器の出力と、フィルタの出力を合成するミキサ（例
えば実施の形態の複素ミキサ５７）とを設けたことを特
徴とする。以上の構成により、第２のディジタル信号発
生器の出力のスプリアスをフィルタにより除去すること
を可能とする。
めに、請求項１に記載の発明は、量子化された任意の周
波数の信号を発生する第１のディジタル信号発生器（例
えば実施の形態の加算器１１と位相レジスタ１２、及び
ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４）と、第１のディジタ
ル信号発生器より、周波数分解度が細かくスプリアスの
多い第２のディジタル信号発生器（例えば実施の形態の
加算器１６と位相レジスタ１７、及びＲＯＭ−Ｃ１８と
ＲＯＭＤ−１９）と、第２のディジタル信号発生器の出
力に帯域制限を行うフィルタと、第１のディジタル信号
発生器の出力と、フィルタの出力を合成するミキサ（例
えば実施の形態の複素ミキサ５７）とを設けたことを特
徴とする。以上の構成により、第２のディジタル信号発
生器の出力のスプリアスをフィルタにより除去すること
を可能とする。
【００１２】請求項２に記載の発明は、請求項１に記載
の周波数シンセサイザにおいて、与えられた周波数設定
データ長がＸビット（Ｘは整数）のとき、第１のディジ
タル信号発生器は、与えられた周波数設定データを累積
加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データ
に対応する周波数信号を発生し、第２のディジタル信号
発生器は、与えられた周波数設定データのＬＳＢ側のＺ
ビット（Ｚ＝Ｘ−Ｙ）を有効とするＸビットの信号を累
積加算した位相データに対応する周波数信号を発生する
ことを特徴とする。以上の構成により、与えられた周波
数設定データより２つの位相データを分割して生成し、
ディジタル信号発生器に要求される広範囲な周波数可変
幅と少ないスプリアスという相反する性能を個々の位相
データに対応するディジタル信号発生器に分割すること
を可能とする。
の周波数シンセサイザにおいて、与えられた周波数設定
データ長がＸビット（Ｘは整数）のとき、第１のディジ
タル信号発生器は、与えられた周波数設定データを累積
加算後のＭＳＢ側のＹビット（Ｙは整数）の位相データ
に対応する周波数信号を発生し、第２のディジタル信号
発生器は、与えられた周波数設定データのＬＳＢ側のＺ
ビット（Ｚ＝Ｘ−Ｙ）を有効とするＸビットの信号を累
積加算した位相データに対応する周波数信号を発生する
ことを特徴とする。以上の構成により、与えられた周波
数設定データより２つの位相データを分割して生成し、
ディジタル信号発生器に要求される広範囲な周波数可変
幅と少ないスプリアスという相反する性能を個々の位相
データに対応するディジタル信号発生器に分割すること
を可能とする。
【００１３】請求項３に記載の発明は、請求項１、また
は請求項２に記載の周波数シンセサイザにおいて、第１
のディジタル信号発生器は、第２のディジタル信号発生
器の出力サンプリング周波数より、出力サンプリング周
波数を高く設定し、第２のディジタル信号発生器の出力
サンプリング周波数を、第１のディジタル信号発生器の
出力サンプリング周波数に一致させるインタポレーショ
ンフィルタを設け、ミキサにより第１のディジタル信号
発生器の出力と合成することを特徴とする。以上の構成
により、第１の信号発生器と第２の信号発生器のサンプ
リング周波数比だけ、第２の信号発生器側の動作速度を
第１の信号発生器側の動作速度より下げて実行すること
を可能とする。
は請求項２に記載の周波数シンセサイザにおいて、第１
のディジタル信号発生器は、第２のディジタル信号発生
器の出力サンプリング周波数より、出力サンプリング周
波数を高く設定し、第２のディジタル信号発生器の出力
サンプリング周波数を、第１のディジタル信号発生器の
出力サンプリング周波数に一致させるインタポレーショ
ンフィルタを設け、ミキサにより第１のディジタル信号
発生器の出力と合成することを特徴とする。以上の構成
により、第１の信号発生器と第２の信号発生器のサンプ
リング周波数比だけ、第２の信号発生器側の動作速度を
第１の信号発生器側の動作速度より下げて実行すること
を可能とする。
【００１４】請求項４に記載の発明は、請求項３に記載
の周波数シンセサイザにおいて、与えられた周波数設定
データ長がＸビット、インタポレーション比がＮ（Ｎは
整数）のとき、第１のディジタル信号発生器は、与えら
れた周波数設定データを累積加算後のＭＳＢ側のＹビッ
ト（Ｙは整数）の位相データに対応する周波数信号を発
生し、第２のディジタル信号発生器は、与えられた周波
数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有
効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータをＮ
倍し、更にこれを累積加算した位相データに対応する周
波数信号を発生することを特徴とする。以上の構成によ
り、第１の信号発生器と第２の信号発生器のサンプリン
グ周波数比Ｎだけ、第２の信号発生器側の動作速度を第
１の信号発生器側の動作速度より下げて実行し、これを
位相データで調整することを可能とする。
の周波数シンセサイザにおいて、与えられた周波数設定
データ長がＸビット、インタポレーション比がＮ（Ｎは
整数）のとき、第１のディジタル信号発生器は、与えら
れた周波数設定データを累積加算後のＭＳＢ側のＹビッ
ト（Ｙは整数）の位相データに対応する周波数信号を発
生し、第２のディジタル信号発生器は、与えられた周波
数設定データのＬＳＢ側のＺビット（Ｚ＝Ｘ−Ｙ）を有
効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２Ｎ）のデータをＮ
倍し、更にこれを累積加算した位相データに対応する周
波数信号を発生することを特徴とする。以上の構成によ
り、第１の信号発生器と第２の信号発生器のサンプリン
グ周波数比Ｎだけ、第２の信号発生器側の動作速度を第
１の信号発生器側の動作速度より下げて実行し、これを
位相データで調整することを可能とする。
【００１５】請求項５に記載の発明は、請求項４に記載
の周波数シンセサイザにおいて、インタポレーション比
Ｎが正かつ２のべき乗のとき、第２のディジタル信号発
生器は、与えられた周波数設定データのＬＳＢ側のＺビ
ット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌ
ｏｇ２Ｎ）のデータを、ｌｏｇ２ＮビットだけＭＳＢ側
へシフトし、更にこれを累積加算した位相データに対応
する周波数信号を発生することを特徴とする。以上の構
成により、乗算器の代わりにビットシフトで計算し、回
路を省略することを可能とする。
の周波数シンセサイザにおいて、インタポレーション比
Ｎが正かつ２のべき乗のとき、第２のディジタル信号発
生器は、与えられた周波数設定データのＬＳＢ側のＺビ
ット（Ｚ＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌ
ｏｇ２Ｎ）のデータを、ｌｏｇ２ＮビットだけＭＳＢ側
へシフトし、更にこれを累積加算した位相データに対応
する周波数信号を発生することを特徴とする。以上の構
成により、乗算器の代わりにビットシフトで計算し、回
路を省略することを可能とする。
【００１６】請求項６に記載の発明は、請求項１から請
求項５のいずれかに記載の周波数シンセサイザにおい
て、ディジタル信号発生器は、与えられた周波数設定デ
ータ長が０ビットのとき、位相、及び振幅が一定の信号
を出力することを特徴とする。以上の構成により、必要
のないディジタル信号発生器は動作を停止させることを
可能とする。
求項５のいずれかに記載の周波数シンセサイザにおい
て、ディジタル信号発生器は、与えられた周波数設定デ
ータ長が０ビットのとき、位相、及び振幅が一定の信号
を出力することを特徴とする。以上の構成により、必要
のないディジタル信号発生器は動作を停止させることを
可能とする。
【００１７】請求項７に記載の発明は、請求項３から請
求項６のいずれかに記載の周波数シンセサイザにおい
て、インタポレーションフィルタは、ＣＩＣフィルタ
（Cascade Integrated Comb Filter）であることを特徴
とする。以上の構成により、インタポレーションフィル
タに乗算器を利用しないフィルタを用いることで、回路
を省略することを可能とする。
求項６のいずれかに記載の周波数シンセサイザにおい
て、インタポレーションフィルタは、ＣＩＣフィルタ
（Cascade Integrated Comb Filter）であることを特徴
とする。以上の構成により、インタポレーションフィル
タに乗算器を利用しないフィルタを用いることで、回路
を省略することを可能とする。
【００１８】請求項８に記載の発明は、請求項１から請
求項７のいずれかに記載の周波数シンセサイザにおい
て、第１のディジタル信号発生器、及び第２のディジタ
ル信号発生器は共にＤＤＳであることを特徴とする。以
上の構成により、ディジタル信号発生器を、ＲＯＭを用
いた簡単な構成で実現することを可能とする。
求項７のいずれかに記載の周波数シンセサイザにおい
て、第１のディジタル信号発生器、及び第２のディジタ
ル信号発生器は共にＤＤＳであることを特徴とする。以
上の構成により、ディジタル信号発生器を、ＲＯＭを用
いた簡単な構成で実現することを可能とする。
【００１９】請求項９に記載の発明は、請求項８に記載
の周波数シンセサイザにおいて、ＤＤＳはテーブル読み
出し方式による位相振幅変換テーブルを実現するＲＯＭ
を備え、第１のディジタル信号発生器に対応するＤＤＳ
における位相演算ビット長とＲＯＭアドレスビット長の
差は、第２のディジタル信号発生器に対応するＤＤＳに
おける位相演算ビット長とＲＯＭアドレスビット長の差
よりも小さいことを特徴とする。以上の構成により、位
相再量子化誤差が第１のディジタル信号発生器に対応す
るＤＤＳの出力により支配される。
の周波数シンセサイザにおいて、ＤＤＳはテーブル読み
出し方式による位相振幅変換テーブルを実現するＲＯＭ
を備え、第１のディジタル信号発生器に対応するＤＤＳ
における位相演算ビット長とＲＯＭアドレスビット長の
差は、第２のディジタル信号発生器に対応するＤＤＳに
おける位相演算ビット長とＲＯＭアドレスビット長の差
よりも小さいことを特徴とする。以上の構成により、位
相再量子化誤差が第１のディジタル信号発生器に対応す
るＤＤＳの出力により支配される。
【００２０】請求項１０に記載の発明は、請求項８、ま
たは請求項９に記載の周波数シンセサイザにおいて、第
１のディジタル信号発生器に対応するＤＤＳにおける出
力ビット長は、第２のディジタル信号発生器に対応する
ＤＤＳにおける出力ビット長よりも大きいことを特徴と
する。以上の構成により、周波数シンセサイザ出力のフ
ィルタ帯域内のスプリアスは、第２のＤＤＳのスプリア
スレベルによって決定される。但し、フィルタ帯域外で
は、第２のディジタル信号発生器のスプリアスがフィル
タにより抑圧されることと、振幅誤差と位相誤差が、共
に第２のディジタル信号発生器より小さい第１のディジ
タル信号発生器のスプリアスレベルが低いことから、フ
ィルタ帯域内より低いレベルとなる。
たは請求項９に記載の周波数シンセサイザにおいて、第
１のディジタル信号発生器に対応するＤＤＳにおける出
力ビット長は、第２のディジタル信号発生器に対応する
ＤＤＳにおける出力ビット長よりも大きいことを特徴と
する。以上の構成により、周波数シンセサイザ出力のフ
ィルタ帯域内のスプリアスは、第２のＤＤＳのスプリア
スレベルによって決定される。但し、フィルタ帯域外で
は、第２のディジタル信号発生器のスプリアスがフィル
タにより抑圧されることと、振幅誤差と位相誤差が、共
に第２のディジタル信号発生器より小さい第１のディジ
タル信号発生器のスプリアスレベルが低いことから、フ
ィルタ帯域内より低いレベルとなる。
【００２１】請求項１１に記載の発明は、請求項１から
請求項１０のいずれかに記載の周波数シンセサイザにお
いて、フィルタ、またはインタポレーションフィルタ
は、第２のディジタル信号発生器の出力に、スプリアス
の発生が許容される帯域幅以下の帯域制限を行うことを
特徴とする。以上の構成により、隣接チャネルに妨害を
与えない周波数シンセサイザを実現できる。
請求項１０のいずれかに記載の周波数シンセサイザにお
いて、フィルタ、またはインタポレーションフィルタ
は、第２のディジタル信号発生器の出力に、スプリアス
の発生が許容される帯域幅以下の帯域制限を行うことを
特徴とする。以上の構成により、隣接チャネルに妨害を
与えない周波数シンセサイザを実現できる。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の実施の形
態の周波数シンセサイザの構成を示すブロック図であ
る。図１において、位相の変化幅ΔΦで表された周波数
データが”ｊ０”ｂｉｔで入力されると、周波数データ
ΔΦはＭＳＢ側から”ｊ１”ｂｉｔの周波数データＡ
と”ｊ２”ｂｉｔの周波数データＢに分割される。分割
されたＭＳＢ側の”ｊ１”ｂｉｔは、位相演算部を形成
する加算器１１と位相レジスタ１２により、累積加算さ
れて位相データＡｆとなる。
施の形態について説明する。図１は、本発明の実施の形
態の周波数シンセサイザの構成を示すブロック図であ
る。図１において、位相の変化幅ΔΦで表された周波数
データが”ｊ０”ｂｉｔで入力されると、周波数データ
ΔΦはＭＳＢ側から”ｊ１”ｂｉｔの周波数データＡ
と”ｊ２”ｂｉｔの周波数データＢに分割される。分割
されたＭＳＢ側の”ｊ１”ｂｉｔは、位相演算部を形成
する加算器１１と位相レジスタ１２により、累積加算さ
れて位相データＡｆとなる。
【００２３】”ｊ１”ｂｉｔの位相データＡｆは、ｊ１
＝ｋ１の”ｋ１”ｂｉｔのアドレス信号線を持ち、位相
データを振幅データに変換するテーブルが記録された”
ｃｏｒｓｅ ｃｏｓ用”ＲＯＭ−Ａ１３と、同様に”ｋ
１”ｂｉｔのアドレス信号線を持ち、位相データを振幅
データに変換するテーブルが記録された”ｃｏｒｓｅｓ
ｉｎ用”ＲＯＭ−Ｂ１４に、アドレス信号として入力さ
れ、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力には、”
ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、
ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４は、それそれ周波数デ
ータＦのＭＳＢ側”ｊ１”ｂｉｔに対応した周波数の余
弦波と正弦波を量子化して記録したＲＯＭであり、加算
器１１と位相レジスタ１２、更にＲＯＭ−Ａ１３とＲＯ
Ｍ−Ｂ１４により、第１のＤＤＳを形成する。
＝ｋ１の”ｋ１”ｂｉｔのアドレス信号線を持ち、位相
データを振幅データに変換するテーブルが記録された”
ｃｏｒｓｅ ｃｏｓ用”ＲＯＭ−Ａ１３と、同様に”ｋ
１”ｂｉｔのアドレス信号線を持ち、位相データを振幅
データに変換するテーブルが記録された”ｃｏｒｓｅｓ
ｉｎ用”ＲＯＭ−Ｂ１４に、アドレス信号として入力さ
れ、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の出力には、”
ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、
ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４は、それそれ周波数デ
ータＦのＭＳＢ側”ｊ１”ｂｉｔに対応した周波数の余
弦波と正弦波を量子化して記録したＲＯＭであり、加算
器１１と位相レジスタ１２、更にＲＯＭ−Ａ１３とＲＯ
Ｍ−Ｂ１４により、第１のＤＤＳを形成する。
【００２４】一方、”ｊ０”ｂｉｔの位相データのｊ１
から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔは、
後述するサンプリングレート変換倍率Ｎに対応した”ｊ
０”ｂｉｔの係数Ｎが乗算器１５により乗算された”ｊ
０”ｂｉｔの周波数設定データＢ’に変換された後、位
相演算部を形成する加算器１６と位相レジスタ１７によ
り、累積加算されて位相データＢｆ’となる。
から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔは、
後述するサンプリングレート変換倍率Ｎに対応した”ｊ
０”ｂｉｔの係数Ｎが乗算器１５により乗算された”ｊ
０”ｂｉｔの周波数設定データＢ’に変換された後、位
相演算部を形成する加算器１６と位相レジスタ１７によ
り、累積加算されて位相データＢｆ’となる。
【００２５】”ｊ０”ｂｉｔの位相データＢｆ’は、ｊ
０＞ｋ２の”ｋ２”ｂｉｔのアドレス信号線を持ち、位
相データを振幅データに変換するテーブルが記録され
た”ｆｉｎｅ ｃｏｓ用”ＲＯＭ−Ｃ１８と、同様に”
ｋ２”ｂｉｔのアドレス信号線を持ち、位相データを振
幅データに変換するテーブルが記録された”ｆｉｎｅｓ
ｉｎ用”ＲＯＭ−Ｄ１９に、アドレス信号として入力さ
れ、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力には、”
ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、
ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９は、それそれ周波数デ
ータＦの残りの”ｊ２”ｂｉｔに対応した周波数の余弦
波と正弦波を量子化して記録したＲＯＭであり、加算器
１６と位相レジスタ１７、更にＲＯＭ−Ｃ１８とＲＯＭ
−Ｄ１９により、第２のＤＤＳを形成する。なお、例え
ば同一のビット長の２つのＤＤＳを、サンプリング周波
数１とサンプリング周波数Ｎで動作させた場合、出力さ
れる周波数も１対Ｎになるため、加算器１６以降の第２
のＤＤＳのサンプリング周波数を、加算器１１以降の第
１のＤＤＳのサンプリング周波数の１／Ｎに落として演
算量を削減するために、周波数データＢはＮ倍されて周
波数データＢ’に補正した後、これを累積加算して位相
データＢｆ’とする。
０＞ｋ２の”ｋ２”ｂｉｔのアドレス信号線を持ち、位
相データを振幅データに変換するテーブルが記録され
た”ｆｉｎｅ ｃｏｓ用”ＲＯＭ−Ｃ１８と、同様に”
ｋ２”ｂｉｔのアドレス信号線を持ち、位相データを振
幅データに変換するテーブルが記録された”ｆｉｎｅｓ
ｉｎ用”ＲＯＭ−Ｄ１９に、アドレス信号として入力さ
れ、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出力には、”
ｍ”ｂｉｔ幅の振幅データが順次出力される。ここで、
ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９は、それそれ周波数デ
ータＦの残りの”ｊ２”ｂｉｔに対応した周波数の余弦
波と正弦波を量子化して記録したＲＯＭであり、加算器
１６と位相レジスタ１７、更にＲＯＭ−Ｃ１８とＲＯＭ
−Ｄ１９により、第２のＤＤＳを形成する。なお、例え
ば同一のビット長の２つのＤＤＳを、サンプリング周波
数１とサンプリング周波数Ｎで動作させた場合、出力さ
れる周波数も１対Ｎになるため、加算器１６以降の第２
のＤＤＳのサンプリング周波数を、加算器１１以降の第
１のＤＤＳのサンプリング周波数の１／Ｎに落として演
算量を削減するために、周波数データＢはＮ倍されて周
波数データＢ’に補正した後、これを累積加算して位相
データＢｆ’とする。
【００２６】従って、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９
の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれイン
タポレーションフィルタ２０とインタポレーションフィ
ルタ２１によりサンプリング周波数がＮ倍されて、”ｊ
１”ｂｉｔ側の信号と同じサンプリングレートに変換さ
れる。インタポレーションフィルタ２０とインタポレー
ションフィルタ２１は、サンプリングレート変換倍率Ｎ
のアップサンプラ３１と、アップサンプラ３１により発
生したイメージング成分を除去するローパスフィルタ３
２から構成されており、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１
９の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれ補
間されてＮ倍のサンプリングレートの信号となる。すな
わち、１／Ｎにサンプリングレートが変換された信号に
Ｎ倍の補間が行われることで、希望するサンプリングレ
ートの信号となる。
の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれイン
タポレーションフィルタ２０とインタポレーションフィ
ルタ２１によりサンプリング周波数がＮ倍されて、”ｊ
１”ｂｉｔ側の信号と同じサンプリングレートに変換さ
れる。インタポレーションフィルタ２０とインタポレー
ションフィルタ２１は、サンプリングレート変換倍率Ｎ
のアップサンプラ３１と、アップサンプラ３１により発
生したイメージング成分を除去するローパスフィルタ３
２から構成されており、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１
９の出力の”ｍ”ｂｉｔ幅の振幅データは、それぞれ補
間されてＮ倍のサンプリングレートの信号となる。すな
わち、１／Ｎにサンプリングレートが変換された信号に
Ｎ倍の補間が行われることで、希望するサンプリングレ
ートの信号となる。
【００２７】次に、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４、
及びインタポレーションフィルタ２０とインタポレーシ
ョンフィルタ２１の”ｍ”ｂｉｔの振幅データ出力は、
複素ミキサ５７により合成されて周波数シンセサイザの
出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）として出力され
る。なお、複素ミキサ５７は、従来例でも説明したよう
に、実数軸側出力信号を計算するための実数軸側入力Ｔ
１、Ｔ３同士を乗算する乗算器５８と虚数軸側入力Ｔ
２、Ｔ４同士を乗算する乗算器５９、及び乗算器５８の
出力と乗算器５９の出力とを合成する減算器６０と、虚
数軸側出力信号を計算するための一方の実数軸側入力Ｔ
１と虚数軸側入力Ｔ４を乗算する乗算器６１と、もう一
方の実数軸側入力Ｔ３と虚数軸側入力Ｔ２を乗算する乗
算器６２、及び乗算器６１の出力と乗算器６２の出力と
を合成する加算器６３とから構成されており、ＲＯＭ−
Ａ１３の出力は、複素ミキサ５７のＴ１端子、ＲＯＭ−
Ｂ１４の出力は、複素ミキサ５７のＴ２端子、インタポ
レーションフィルタ２０の出力は、複素ミキサ５７のＴ
３端子、インタポレーションフィルタ２１の出力は、複
素ミキサ５７のＴ４端子にそれぞれ接続されている。従
って、周波数シンセサイザの出力には、周波数設定デー
タＦ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得
る。
及びインタポレーションフィルタ２０とインタポレーシ
ョンフィルタ２１の”ｍ”ｂｉｔの振幅データ出力は、
複素ミキサ５７により合成されて周波数シンセサイザの
出力ｃｏｓ（ｎ）、及びｓｉｎ（ｎ）として出力され
る。なお、複素ミキサ５７は、従来例でも説明したよう
に、実数軸側出力信号を計算するための実数軸側入力Ｔ
１、Ｔ３同士を乗算する乗算器５８と虚数軸側入力Ｔ
２、Ｔ４同士を乗算する乗算器５９、及び乗算器５８の
出力と乗算器５９の出力とを合成する減算器６０と、虚
数軸側出力信号を計算するための一方の実数軸側入力Ｔ
１と虚数軸側入力Ｔ４を乗算する乗算器６１と、もう一
方の実数軸側入力Ｔ３と虚数軸側入力Ｔ２を乗算する乗
算器６２、及び乗算器６１の出力と乗算器６２の出力と
を合成する加算器６３とから構成されており、ＲＯＭ−
Ａ１３の出力は、複素ミキサ５７のＴ１端子、ＲＯＭ−
Ｂ１４の出力は、複素ミキサ５７のＴ２端子、インタポ
レーションフィルタ２０の出力は、複素ミキサ５７のＴ
３端子、インタポレーションフィルタ２１の出力は、複
素ミキサ５７のＴ４端子にそれぞれ接続されている。従
って、周波数シンセサイザの出力には、周波数設定デー
タＦ（＝Ａ＋Ｂ）に対応する周波数のキャリア信号を得
る。
【００２８】次に、図２を用いて、本実施の形態の周波
数シンセサイザにおいて、スプリアスが従来の周波数シ
ンセサイザより低減される原理を説明する。図２（ａ）
は、図１におけるＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出
力する信号の周波数特性を示した図であり、図７と同様
に一様にスプリアスが発生している。図２（ｂ）は、図
２（ａ）に示した信号を、例えば２倍にインタポレーシ
ョンした信号であって、インタポレーションフィルタに
よって帯域制限が加えられて、スプリアスはインタポレ
ーションフィルタの通過帯域分だけ発生している。図２
（ｃ）は、図１におけるＲＯＭ−Ａ１３とＲＯＭ−Ｂ１
４の出力する信号の周波数特性を示した図であり、位相
データの演算語長と、位相データを振幅データに変換す
るＲＯＭのアドレス長との差による位相再量子化誤差は
発生しないため、スプリアスは発生しない。図２（ｄ）
は、図２（ｂ）と図２（ｃ）に示した各信号を図１に示
した複素ミキサ５７により乗算したもので、すなわち周
波数シンセサイザの出力に現れるスプリアスは、図２
（ｂ）に示したインタポレーションフィルタの通過帯域
分だけのスプリアスである。従って、明らかに図７に示
した従来例の周波数シンセサイザのスプリアスに比較し
て、本実施の形態の周波数シンセサイザのスプリアスが
軽減されていることがわかる。
数シンセサイザにおいて、スプリアスが従来の周波数シ
ンセサイザより低減される原理を説明する。図２（ａ）
は、図１におけるＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の出
力する信号の周波数特性を示した図であり、図７と同様
に一様にスプリアスが発生している。図２（ｂ）は、図
２（ａ）に示した信号を、例えば２倍にインタポレーシ
ョンした信号であって、インタポレーションフィルタに
よって帯域制限が加えられて、スプリアスはインタポレ
ーションフィルタの通過帯域分だけ発生している。図２
（ｃ）は、図１におけるＲＯＭ−Ａ１３とＲＯＭ−Ｂ１
４の出力する信号の周波数特性を示した図であり、位相
データの演算語長と、位相データを振幅データに変換す
るＲＯＭのアドレス長との差による位相再量子化誤差は
発生しないため、スプリアスは発生しない。図２（ｄ）
は、図２（ｂ）と図２（ｃ）に示した各信号を図１に示
した複素ミキサ５７により乗算したもので、すなわち周
波数シンセサイザの出力に現れるスプリアスは、図２
（ｂ）に示したインタポレーションフィルタの通過帯域
分だけのスプリアスである。従って、明らかに図７に示
した従来例の周波数シンセサイザのスプリアスに比較し
て、本実施の形態の周波数シンセサイザのスプリアスが
軽減されていることがわかる。
【００２９】なお、上述のサンプリングレート変換倍率
Ｎに２のべき乗で計算できる値を指定した場合、周波数
設定データＢをＮ倍して周波数設定データＢ’を求める
際、乗算器１５を用いずに、データをｌｏｇ２Ｎビット
だけＭＳＢ側へシフトして周波数設定データＢ’を求め
ても良い。図５は、この場合の実施形態を示した図であ
って、図１において、”ｊ０”ｂｉｔの位相データのｊ
１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔに
対して、サンプリングレート変換倍率Ｎに対応した係数
Ｎを乗算した乗算器１５の代わりに、”ｊ０”ｂｉｔの
周波数設定データＢ’を求める際、”ｊ０”ｂｉｔの位
相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ
２”ｂｉｔのＭＳＢ側に、”ｊ０−ｌｏｇ２Ｎ”ｂｉｔ
の”０”を付加することで、データをｌｏｇ２Ｎビット
だけＭＳＢ側へシフトして周波数設定データＢ’を求め
ている。従って、ビットシフトのみで計算が行えるの
で、回路規模の縮小と演算速度の向上を得ることができ
る。
Ｎに２のべき乗で計算できる値を指定した場合、周波数
設定データＢをＮ倍して周波数設定データＢ’を求める
際、乗算器１５を用いずに、データをｌｏｇ２Ｎビット
だけＭＳＢ側へシフトして周波数設定データＢ’を求め
ても良い。図５は、この場合の実施形態を示した図であ
って、図１において、”ｊ０”ｂｉｔの位相データのｊ
１から見てＬＳＢ側に位置する残りの”ｊ２”ｂｉｔに
対して、サンプリングレート変換倍率Ｎに対応した係数
Ｎを乗算した乗算器１５の代わりに、”ｊ０”ｂｉｔの
周波数設定データＢ’を求める際、”ｊ０”ｂｉｔの位
相データのｊ１から見てＬＳＢ側に位置する残りの”ｊ
２”ｂｉｔのＭＳＢ側に、”ｊ０−ｌｏｇ２Ｎ”ｂｉｔ
の”０”を付加することで、データをｌｏｇ２Ｎビット
だけＭＳＢ側へシフトして周波数設定データＢ’を求め
ている。従って、ビットシフトのみで計算が行えるの
で、回路規模の縮小と演算速度の向上を得ることができ
る。
【００３０】また、インタポレーションフィルタ２０と
インタポレーションフィルタ２１は、ＲＯＭ−Ｃ１８と
ＲＯＭ−Ｄ１９の出力する信号の周波数を零に近い周波
数とすることで、図３に示したＣＩＣフィルタ（Cascad
e Integrated Comb Filter）を用いることができる。図
３において、ＣＩＣフィルタは、Ｍセクションのくし形
フィルタを形成する減算器６５と遅延器６６、及びＭセ
クションのローパスフィルタを形成する加算器６７と遅
延器６８、更にくし形フィルタとローパスフィルタの間
に設けられたＮ倍のアップサンプラ６９とから構成され
ており、その入出力信号の周波数特性は、図４に示すよ
うになる。
インタポレーションフィルタ２１は、ＲＯＭ−Ｃ１８と
ＲＯＭ−Ｄ１９の出力する信号の周波数を零に近い周波
数とすることで、図３に示したＣＩＣフィルタ（Cascad
e Integrated Comb Filter）を用いることができる。図
３において、ＣＩＣフィルタは、Ｍセクションのくし形
フィルタを形成する減算器６５と遅延器６６、及びＭセ
クションのローパスフィルタを形成する加算器６７と遅
延器６８、更にくし形フィルタとローパスフィルタの間
に設けられたＮ倍のアップサンプラ６９とから構成され
ており、その入出力信号の周波数特性は、図４に示すよ
うになる。
【００３１】更に、ＲＯＭ−Ａ１３とＲＯＭ−Ｂ１４の
出力する信号のビット数を、ＲＯＭ−Ｃ１８とＲＯＭ−
Ｄ１９の出力する信号のビット数より大きくすること
で、周波数シンセサイザの出力における振幅量子化誤差
によるスプリアスは、ローパスフィルタ３２の帯域内に
相当する領域では、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の
出力する信号に支配され、ローパスフィルタ３２の帯域
外に相当する領域では、スプリアスの少ないＲＯＭ−Ａ
１３とＲＯＭ−Ｂ１４の出力する信号に支配される。
出力する信号のビット数を、ＲＯＭ−Ｃ１８とＲＯＭ−
Ｄ１９の出力する信号のビット数より大きくすること
で、周波数シンセサイザの出力における振幅量子化誤差
によるスプリアスは、ローパスフィルタ３２の帯域内に
相当する領域では、ＲＯＭ−Ｃ１８とＲＯＭ−Ｄ１９の
出力する信号に支配され、ローパスフィルタ３２の帯域
外に相当する領域では、スプリアスの少ないＲＯＭ−Ａ
１３とＲＯＭ−Ｂ１４の出力する信号に支配される。
【００３２】また、上述の実施の形態では、全ての処理
を複素数処理として説明したが、ＲＯＭ−Ｃ１８とＲＯ
Ｍ−Ｄ１９の出力する信号の周波数とインタポレーショ
ンフィルタ２０とインタポレーションフィルタ２１の通
過帯域幅に対して、信号の折れ返しが発生しない関係を
保てば、実数処理による信号処理も可能である。また、
本発明は、ディジタル信号発生器に図１に示した基本構
成のＤＤＳだけでなく、ＤＤＳにかかわる改善処理を行
ったＤＤＳを用いることができる。すなわち、例えば従
来例に示したような構成のＤＤＳを、本実施の形態の加
算器１１以降の第１のＤＤＳ、もしく加算器１６以降の
第２のＤＤＳのどちらか、または両方と置き換え、更に
ＲＯＭの分割を行うことで、より少ない回路規模で大き
な改善効果を持たせることが可能となる。
を複素数処理として説明したが、ＲＯＭ−Ｃ１８とＲＯ
Ｍ−Ｄ１９の出力する信号の周波数とインタポレーショ
ンフィルタ２０とインタポレーションフィルタ２１の通
過帯域幅に対して、信号の折れ返しが発生しない関係を
保てば、実数処理による信号処理も可能である。また、
本発明は、ディジタル信号発生器に図１に示した基本構
成のＤＤＳだけでなく、ＤＤＳにかかわる改善処理を行
ったＤＤＳを用いることができる。すなわち、例えば従
来例に示したような構成のＤＤＳを、本実施の形態の加
算器１１以降の第１のＤＤＳ、もしく加算器１６以降の
第２のＤＤＳのどちらか、または両方と置き換え、更に
ＲＯＭの分割を行うことで、より少ない回路規模で大き
な改善効果を持たせることが可能となる。
【００３３】
【発明の効果】以上の如く本発明によれば、ディジタル
周波数シンセサイザ特有の一様に発生するスプリアスが
キャリア近傍に制限されるため、ＲＯＭサイズを最小限
のサイズに保ったままで、従来よりスプリアスの少ない
周波数シンセサイザを実現できるという効果がある。特
に、キャリアから離れた位置のスプリアスは、アナログ
周波数シンセサイザの如く、キャリアから離れる程大き
く抑圧される。また、スプリアスを制限するフィルタに
乗算器を利用しないフィルタ等を用いることで、消費電
力を上げずに特性の良い周波数シンセサイザを実現でき
る。また、スプリアスが少なく周波数ステップが粗い第
１の信号発生器と、スプリアスが多く周波数ステップが
細かい第２の信号発生器のサンプリング数の比を大きく
とることで、第１の信号発生器と第２の信号発生器のサ
ンプリング周波数比Ｎだけ、第２の信号発生器側の動作
速度を第１の信号発生器側の動作速度より下げて実行
し、更に消費電力を減らした周波数シンセサイザを実現
できる。
周波数シンセサイザ特有の一様に発生するスプリアスが
キャリア近傍に制限されるため、ＲＯＭサイズを最小限
のサイズに保ったままで、従来よりスプリアスの少ない
周波数シンセサイザを実現できるという効果がある。特
に、キャリアから離れた位置のスプリアスは、アナログ
周波数シンセサイザの如く、キャリアから離れる程大き
く抑圧される。また、スプリアスを制限するフィルタに
乗算器を利用しないフィルタ等を用いることで、消費電
力を上げずに特性の良い周波数シンセサイザを実現でき
る。また、スプリアスが少なく周波数ステップが粗い第
１の信号発生器と、スプリアスが多く周波数ステップが
細かい第２の信号発生器のサンプリング数の比を大きく
とることで、第１の信号発生器と第２の信号発生器のサ
ンプリング周波数比Ｎだけ、第２の信号発生器側の動作
速度を第１の信号発生器側の動作速度より下げて実行
し、更に消費電力を減らした周波数シンセサイザを実現
できる。
【図１】 本発明の実施の形態による周波数シンセサイ
ザの回路構成を示すブロック図である。
ザの回路構成を示すブロック図である。
【図２】 本実施の形態による周波数シンセサイザにお
いて、スプリアスが従来の周波数シンセサイザより低減
される原理を説明する図である。
いて、スプリアスが従来の周波数シンセサイザより低減
される原理を説明する図である。
【図３】 本実施の形態に用いて有効な乗算器を用いな
いＣＩＣフィルタの構成示すブロック図である。
いＣＩＣフィルタの構成示すブロック図である。
【図４】 図３に示すＣＩＣフィルタの入出力の周波数
特性を示す図である。
特性を示す図である。
【図５】 他の実施形態による周波数シンセサイザの回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図６】 従来例のＤＤＳにおけるスプリアスの発生原
理を示した図である。
理を示した図である。
【図７】 従来例のＤＤＳのスプリアスの一例を示した
図である。
図である。
【図８】 従来例の周波数シンセサイザの構成を示した
図である。
図である。
１１、１６、６３ 加算器 １２、１７ 位相レジスタ １３ ＲＯＭ−Ａ １４ ＲＯＭ−Ｂ １５、５８、５９、６１、６２ 乗算器 １８ ＲＯＭ−Ｃ １９ ＲＯＭ−Ｄ ２０、２１ インタポレーションフィルタ ３１ Ｎ倍アップサンプラ ３２ ローパスフィルタ ５７ ミキサ ６０ 減算器
Claims (11)
- 【請求項１】 量子化された任意の周波数の信号を発生
する第１のディジタル信号発生器と、 前記第１のディジタル信号発生器より、周波数分解度が
細かくスプリアスの多い第２のディジタル信号発生器
と、 前記第２のディジタル信号発生器の出力に帯域制限を行
うフィルタと、 前記第１のディジタル信号発生器の出力と、前記フィル
タの出力を合成するミキサと、 を設けたことを特徴とする周波数シンセサイザ。 - 【請求項２】 与えられた周波数設定データ長がＸビッ
ト（Ｘは整数）のとき、 前記第１のディジタル信号発生器は、 与えられた周波数設定データを累積加算後のＭＳＢ側の
Ｙビット（Ｙは整数）の位相データに対応する周波数信
号を発生し、 前記第２のディジタル信号発生器は、 与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ
＝Ｘ−Ｙ）を有効とするＸビットの信号を累積加算した
位相データに対応する周波数信号を発生することを特徴
とする請求項１に記載の周波数シンセサイザ。 - 【請求項３】 前記第１のディジタル信号発生器は、 前記第２のディジタル信号発生器の出力サンプリング周
波数より、出力サンプリング周波数を高く設定し、 前記第２のディジタル信号発生器の出力サンプリング周
波数を、前記第１のディジタル信号発生器の出力サンプ
リング周波数に一致させるインタポレーションフィルタ
を設け、 前記ミキサにより前記第１のディジタル信号発生器の出
力と合成することを特徴とする請求項１、または請求項
２に記載の周波数シンセサイザ。 - 【請求項４】 前記与えられた周波数設定データ長がＸ
ビット、インタポレーション比がＮ（Ｎは整数）のと
き、 前記第１のディジタル信号発生器は、 与えられた周波数設定データを累積加算後のＭＳＢ側の
Ｙビット（Ｙは整数）の位相データに対応する周波数信
号を発生し、 前記第２のディジタル信号発生器は、 与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ
＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２
Ｎ）のデータをＮ倍し、更にこれを累積加算した位相デ
ータに対応する周波数信号を発生することを特徴とする
請求項３に記載の周波数シンセサイザ。 - 【請求項５】 前記インタポレーション比Ｎが正かつ２
のべき乗のとき、 前記第２のディジタル信号発生器は、 与えられた周波数設定データのＬＳＢ側のＺビット（Ｚ
＝Ｘ−Ｙ）を有効とするＫビット（Ｋ＝Ｘ−ｌｏｇ２
Ｎ）のデータを、ｌｏｇ２ＮビットだけＭＳＢ側へシフ
トし、更にこれを累積加算した位相データに対応する周
波数信号を発生することを特徴とする請求項４に記載の
周波数シンセサイザ。 - 【請求項６】 前記ディジタル信号発生器は、 与えられた周波数設定データ長が０ビットのとき、位
相、及び振幅が一定の信号を出力することを特徴とする
請求項１から請求項５のいずれかに記載の周波数シンセ
サイザ。 - 【請求項７】 前記インタポレーションフィルタは、 ＣＩＣフィルタ（Cascade Integrated Comb Filter）で
あることを特徴とする請求項３から請求項６のいずれか
に記載の周波数シンセサイザ。 - 【請求項８】 前記第１のディジタル信号発生器、及び
前記第２のディジタル信号発生器は共にＤＤＳであるこ
とを特徴とする請求項１から請求項７のいずれかに記載
の周波数シンセサイザ。 - 【請求項９】 前記ＤＤＳはテーブル読み出し方式によ
る位相振幅変換テーブルを実現するＲＯＭを備え、 前記第１のディジタル信号発生器に対応するＤＤＳにお
ける位相演算ビット長とＲＯＭアドレスビット長の差
は、前記第２のディジタル信号発生器に対応するＤＤＳ
における位相演算ビット長とＲＯＭアドレスビット長の
差よりも小さいことを特徴とする請求項８に記載の周波
数シンセサイザ。 - 【請求項１０】 前記第１のディジタル信号発生器に対
応するＤＤＳにおける出力ビット長は、前記第２のディ
ジタル信号発生器に対応するＤＤＳにおける出力ビット
長よりも大きいことを特徴とする請求項８、または請求
項９に記載の周波数シンセサイザ。 - 【請求項１１】 前記フィルタ、または前記インタポレ
ーションフィルタは、 前記第２のディジタル信号発生器の出力に、スプリアス
の発生が許容される帯域幅以下の帯域制限を行うことを
特徴とする請求項１から請求項１０のいずれかに記載の
周波数シンセサイザ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058395A JP4536946B2 (ja) | 2001-03-02 | 2001-03-02 | 周波数シンセサイザ |
| KR10-2002-0007187A KR100424652B1 (ko) | 2001-03-02 | 2002-02-07 | 주파수 합성기 |
| US10/085,825 US6664819B2 (en) | 2001-03-02 | 2002-02-27 | Frequency synthesizer for improving a unique DDS characteristic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058395A JP4536946B2 (ja) | 2001-03-02 | 2001-03-02 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002271143A true JP2002271143A (ja) | 2002-09-20 |
| JP4536946B2 JP4536946B2 (ja) | 2010-09-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001058395A Expired - Fee Related JP4536946B2 (ja) | 2001-03-02 | 2001-03-02 | 周波数シンセサイザ |
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| Country | Link |
|---|---|
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| JP (1) | JP4536946B2 (ja) |
| KR (1) | KR100424652B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068033A (ja) * | 2008-09-08 | 2010-03-25 | Ricoh Co Ltd | Ｆｍ送信回路及びオーバーサンプリング処理回路 |
| JP2011151532A (ja) * | 2010-01-20 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | 周波数ジェネレータ |
| JP2011172199A (ja) * | 2010-01-20 | 2011-09-01 | Nippon Dempa Kogyo Co Ltd | ダイレクト・デジタル・シンセサイザ回路 |
| JP2017188786A (ja) * | 2016-04-06 | 2017-10-12 | 有限会社ファインチューン | 数値制御波形発生器及びデジタル同期検波器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067557A (ja) * | 2005-08-29 | 2007-03-15 | Agilent Technol Inc | 位相制御装置、周波数制御装置、発振装置、位相制御方法及び周波数制御方法 |
| CN102158204B (zh) * | 2010-12-22 | 2014-06-04 | 昆腾微电子股份有限公司 | 用于接收机的可编程数字信号发生器及其信号发生方法 |
| US9093955B2 (en) * | 2013-03-21 | 2015-07-28 | Tektronix, Inc. | Asynchronous time-interleaved waveform generator using harmonic mixing |
| CN113676179B (zh) * | 2021-05-13 | 2024-05-14 | 中国地质大学（武汉） | 一种数字正交混频器混频方法、混频器电路和混频器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923158A (ja) * | 1995-07-07 | 1997-01-21 | Mitsubishi Electric Corp | 周波数シンセサイザ |
| JP2000124740A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3568069A (en) * | 1968-12-16 | 1971-03-02 | Sanders Associates Inc | Digitally controlled frequency synthesizer |
| US4977613A (en) * | 1988-10-17 | 1990-12-11 | Motorola, Inc. | Fine tuning frequency synthesizer with feedback loop for frequency control systems |
| US5179348A (en) * | 1991-08-22 | 1993-01-12 | Interstate Electronics Corporation | Progression of states numerically controlled oscillator |
| JP2526847B2 (ja) * | 1993-05-24 | 1996-08-21 | 日本電気株式会社 | ディジタル方式無線電話機 |
-
2001
- 2001-03-02 JP JP2001058395A patent/JP4536946B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-07 KR KR10-2002-0007187A patent/KR100424652B1/ko not_active IP Right Cessation
- 2002-02-27 US US10/085,825 patent/US6664819B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923158A (ja) * | 1995-07-07 | 1997-01-21 | Mitsubishi Electric Corp | 周波数シンセサイザ |
| JP2000124740A (ja) * | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 周波数シンセサイザ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068033A (ja) * | 2008-09-08 | 2010-03-25 | Ricoh Co Ltd | Ｆｍ送信回路及びオーバーサンプリング処理回路 |
| JP2011151532A (ja) * | 2010-01-20 | 2011-08-04 | Nippon Dempa Kogyo Co Ltd | 周波数ジェネレータ |
| JP2011172199A (ja) * | 2010-01-20 | 2011-09-01 | Nippon Dempa Kogyo Co Ltd | ダイレクト・デジタル・シンセサイザ回路 |
| JP2017188786A (ja) * | 2016-04-06 | 2017-10-12 | 有限会社ファインチューン | 数値制御波形発生器及びデジタル同期検波器 |
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| KR20020070787A (ko) | 2002-09-11 |
| US20020130689A1 (en) | 2002-09-19 |
| KR100424652B1 (ko) | 2004-03-25 |
| US6664819B2 (en) | 2003-12-16 |
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