KR20020070787A

KR20020070787A - 주파수 합성기

Info

Publication number: KR20020070787A
Application number: KR1020020007187A
Authority: KR
Inventors: 키시다카히코
Original assignee: 삼성전자 주식회사
Priority date: 2001-03-02
Filing date: 2002-02-07
Publication date: 2002-09-11
Also published as: KR100424652B1; US20020130689A1; JP2002271143A; JP4536946B2; US6664819B2

Abstract

본 발명은 DDS의 회로규모(ROM 사이즈)를 작게 하고, DDS의 고유의 특성인 균일하게 분포된 스프리어스를 개선하기 위한 것이다. 이러한 본 발명에 따른 무선통신시스템의 주파수 합성장치는, 양자화된 임의의 주파수 신호를 발생하는 제1디지털 신호 발생기와, 상기 제1디지털 신호 발생기보다 주파수 분해도가 세밀하고 스프리어스(spurious)가 많은 주파수 신호를 발생하는 제2디지털 신호 발생기와, 상기 제2디지털 신호 발생기의 출력에 대역제한을 수행하는 필터(filter)와, 상기 제1디지털 신호 발생기의 출력과 필터의 출력을 합성하는 믹서(mixer)를 포함한다.

Description

주파수 합성기{FREQUENCY SYNTHESIZER}

본 발명은 디지털 신호처리에 의해 정현파(여현파)를 발생하는 주파수 합성기에 관한 것으로, 특히, 스프리어스(spurious)를 줄일 수 있는 주파수 합성기에 관한 것이다.

종래기술에 있어, 예를 들어 다이렉트 디지털 합성기(DDS : Direct Digital Synthesizer)에 있어서, DDS를 수신기의 로컬신호에 이용하는 경우, 연산처리에 의해 발생하는 스프리어스는 인접채널 방해특성이나 밴드 외로부터의 방해특성을 악화시키는 문제가 발생한다. 마찬가지로, DDS를 송신기의 로컬신호에 이용한 경우, 근접주파수에 방해를 주게 되는 문제가 발생한다.

도 6은 종래기술에 따른 DDS에서의 스프리어스 발생원리를 도시한 도면이다. DDS의 연산 정밀도의 부족에 의한 스프리어스의 발생원인은, 위상연산부를 형성하는 가산기 71과 위상레지스터 72에서의 연산단어길이 i와 위상데이터를 진폭데이터로 변환하는 ROM 73의 어드레스길이 k와의 차에 의한 위상 재양자화 오차 ep, 및 ROM 73 출력비트의 진폭양자화 오차 ea에 의한 것으로, 도 7에 도시된 바와 같이, 스프리어스는 희망신호의 주파수 fc에 대하여 똑같이 분포하게 된다.

DDS의 연산정밀도의 향상을 위해 j=k로 하면 위상오차에 의한 스프리어스는 발생하지 않으며, 또한 ROM의 출력 데이터폭 m을 충분히 크게 취하면 진폭오차에 의한 스프리어스도 문제없는 레벨로 할 수 있다.

그러나, 위상연산부의 연산단어길이 i와 ROM 어드레스 길이 k를 같게 하는 경우, ROM의 사이즈는, 어드레스길이를 1비트 길게 할 때마다 회로규모가 2배가 되므로, 연산단어길이가 긴 경우에는 그 실현이 어렵다. 그래서, 적은 ROM 사이즈로 등가적으로 큰 ROM 사이즈를 얻는 방법으로서, 삼각함수의 가법정리를 이용하는 방법이 제안되고 있다.

예를 들어, "j0"비트의 주파수 설정 데이터 F에 대하여 F=A+B라는 관계의 주파수 설정 데이터 F의 MSB(Most Significant Bit)측 "j1"비트의 데이터를 A, 주파수 설정 데이터 F의 j1에서 볼 때 LSB(Least Significant Bit)측에 위치하는 나머지 "j2"비트의 데이터를 B로 하였을 때, 하기의 식에 의해 cos/sin을 구한다.

cos(F) = cos(A + B) = cosA·cosB - sinA·sinB

sin(F) = sin(A + B) = sinA·cosB + conA·sinB

즉, 상기 식에 의해 주파수 설정 데이터 F는 주파수 설정 데이터 A와 주파수 설정 데이터 B의 합성에 의해 생성할 수 있다.

예를들어, 주파수 설정 데이터 F가 예를 들어 16비트일 때, ROM의 출력 데이터폭 m을 1비트로 하여도, ROM의 용량은 하기 식에 보여지는 바와 같이, "64kword×2"가 필요하다.

(1) cos(F)용 : 2의 16승=65536 word

(2) sin(F)용 : 2의 16승=65536 word

하지만, 주파수 설정 데이터 F를 A, B 각각 8비트로 분할하면, 하기 식에 보여지는 바와 같이 ROM 1개 당 필요한 용량은 65536word의 평방근인 "256word"가 된다.

(1) cos(A)용 : 256word

(2) sin(A)용 : 256word

(3) cos(B)용 : 256word

(4) sin(B)용 : 256word

즉, 전체 필요한 용량은 256word×4가 되므로, 종래의 DDS와 비교하여 ROM 사이즈가 1/128로도 충분하게 된다.

도 8은 종래기술에 따른 삼각함수의 가법정리를 이용한 DDS의 구성을 보여준다.

도시된 바와 같이, 위상의 변화폭 ΔΦ로 표현된 주파수 설정 데이터 F가 "j0"비트로 입력되면, 위상연산부를 형성하는 가산기 51과 위상레지스터 52에 의해 누적 가산되어 위상데이터 Ff가 된다.

"j0"비트의 위상데이터 Ff는, MSB 측으로부터 "j1"비트의 위상데이터 Af와 "j2"비트의 위상데이터 Bf로 분할되며, 분할된 MSB측의 "j1"비트 내의 "k1"비트는, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 상술한 cos(A)용 ROM-A 53과 sin(A)용 ROM-B 54에 어드레스 신호로서 입력되고, ROM-A 53과 ROM-B 54의 출력에는 "m"비트의 진폭데이터가 순차적으로 출력된다. 여기서, ROM-A 53과 ROM-B 54는, 각각 위상데이터 Ff의 MSB측 "j1"비트에 대응하는 주파수의 여현파와 정현파를 양자화하여 기록한 ROM이다.

한편, "j0"비트의 위상데이터인 j1에서 볼 때 LSB 측에 위치하는 나머지 "j2"비트의 내의 "k2"비트는, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 상술한 cos(B)용 ROM-C 55와 sin(B)용 ROM-D 56에 어드레스신호로서 입력되고,ROM-C 55와 ROM-D 56의 출력에는, "m"비트의 진폭데이터가 순차적으로 출력된다. 여기서, ROM-C 55와 ROM-D 56은, 각각 위상데이터 Ff의 나머지 "j2"비트에 대응하는 주파수의 여현파와 정현파를 양자화하여 기록한 ROM이다.

ROM-A 53과 ROM-B 54, 및 ROM-C 55와 ROM-D 56의 "m"비트의 진폭 데이터 출력은, 복소믹서 57에 의해 합성되어 주파수 합성기의 출력 cos(n) 및 sin(n)으로서 출력된다. 또한, 복소믹서 57은, 실수축 출력신호를 계산하기 위한 실수축 입력 T1, T3을 승산하는 승산기 58과 허수축 입력 T2, T4를 승산하는 승산기 59, 및 승산기 58의 출력과 승산기 59의 출력을 합성하는 감산기 60를 포함하고, 허수축 출력신호를 계산하기 위해 한 쪽의 실수축 입력 T1과 허수축 입력 T4를 승산하는 승산기 61과 다른 한 쪽의 실수축 입력 T3과 허수축 입력 T2를 승산하는 승산기 62, 및 승산기 61의 출력과 승산기 62의 출력을 합성하는 가산기 63를 포함하고 있다. ROM-A 53의 출력은 복소믹서 57의 T1단자에, ROM-B 54의 출력은 복소믹서 57의 T2단자에, ROM-C 55의 출력은 복소믹서 57의 T3단자에, ROM-D 56의 출력은 복소믹서 57의 T4단자에 각각 접속되어 있다.

따라서, 상기 도 8과 같은 주파수 합성기는 주파수 설정 데이터 F(=A+B)에 대응하는 주파수의 캐리어 신호(cos(n), sin(n))를 출력한다.

그러나, 주파수 설정 데이터 F가 32비트 필요하게 되는 경우, 2의 32승은 4294967296word이고, 4294967296word의 평방근은 65536word이며, 주파수 설정 데이터 F를 데이터 A, 데이터 B로 분할했다고 하여도 64kword×4의 ROM이 필요하게 되어, 고속의 연산이 요구되는 DDS에서는, 일부의 용도를 제외하고는 실현이 불가능하다.

상기와 같이, 원하는 주파수 설정 데이터 F의 연산단어길이가 길어지면, 주파수 설정 데이터 A를 진폭데이터로 변환하는 ROM의 어드레스길이 k1과, 주파수 설정 데이터 B를 진폭데이터로 변환하는 ROM의 어드레스 길이 k2를, 각각 j1=k1, j2=k2로 하기가 어려워지게 되므로, 결국 j1>k1, j2>k2가 된다.

이 경우, 주파수를 분할하지 않는 경우보다는 ROM 사이즈를 작게 할 수 있으므로 발생하는 오차 자체를 작게 하는 것은 가능하지만, 주파수 설정 데이터 A측 및 주파수 설정 데이터 B측의 각각에 위상오차가 발생하기 때문에, 스프리어스의 발생은 피할 수 없다.

특히, DDS의 스프리어스는 도 7에 도시되어 있듯이 균일하게 분포하기 때문에, 무선기의 로컬신호발생기로서 이용하였을 때, 수신기에 있어서는 넓은 범위로부터 방해를 받고, 송신기에 있어서는 넓은 범위로 방해를 주게 된다. 이것은, 아날로그 발진기의 스프리어스가 신호근방의 C/N은 좋지 않아도 거리가 먼 점에서는 통상적으로 문제가 없는 레벨로 낮아지는 것과 비교하면 대칭적이다.

따라서 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 다이렉트 디지털 합성기(DDS)의 회로규모(ROM 사이즈)를 크게 하지 않고, DDS 고유의 특성인 균일하게 분포하는 스프리어스를 개선하기 위한 주파수 합성 장치를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명에 따른 무선통신시스템의 주파수 합성장치가, 양자화된 임의의 주파수 신호를 발생하는 제1디지털 신호 발생기와, 상기 제1디지털 신호 발생기보다 주파수 분해도가 세밀하고 스프리어스(spurious)가 많은 주파수 신호를 발생하는 제2디지털 신호 발생기와, 상기 제2디지털 신호 발생기의 출력에 대역제한을 수행하는 필터(filter)와, 상기 제1디지털 신호 발생기의 출력과 필터의 출력을 합성하는 믹서(mixer)를 포함하는 것을 특징으로 한다.

도 1은 본 발명의 실시예에 따른 주파수 합성기의 회로구성을 도시하는 도면.

도 2는 본 발명의 실시예에 따른 주파수 합성기에 있어서 스프리어스가 적어지는 원리를 설명하기 위한 도면.

도 3은 본 발명의 실시예에 따른 유효한 승산기를 이용하지 않는 CIC 필터의 구성을 도시하는 도면.

도 4는 도 3에 도시한 CIC필터의 입출력의 주파수 특성을 도시하는 도면.

도 5는 본 발명의 다른 실시예 따른 주파수 합성기의 회로구성을 도시하는 도면.

도 6은 종래기술에 따른 DDS에서의 스프리어스 발생원리를 도시하는 도면.

도 7은 종래기술에 따른 DDS의 스프리어스의 일 예를 도시하는 도면.

도 8은 종래기술에 따른 주파수 합성기의 구성을 도시하는 도면.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

도 1은 본 발명의 실시예 따른 주파수 합성기의 구성을 도시하고 있다.

상기 도 1을 참조하면, 상기 주파수 합성기는 크게, 양자화된 임의의 주파수 신호를 발생하는 제1디지털 신호 발생기(가산기11, 위상레지스터12 및 ROM-A 13과 ROM-B 14)와, 상기 제1디지털 신호 발생기보다 주파수 분해도가 세밀하고 스프리어스가 많은 주파수 신호를 발생하는 제2디지털 신호 발생기(가산기 16, 위상레지스터 17 및 ROM-C 18과 ROM-D 19)와, 상기 제2디지털신호 발생기의 출력에 대역제한을 수행하여 스프리어스를 제거하는 필터(20,21)와, 상기 제1디지털 신호 발생기의 출력과 필터의 출력을 합성하는 믹서(57)를 포함하여 구성된다.

상기 구성에 근거한 동작을 살펴보면, 위상의 변화폭 ΔΦ으로 표현된 주파수데이터가 "j0"비트로 입력되면, 주파수데이터 ΔΦ는 MSB 측으로부터 "j1"비트인 주파수데이터 A와 "j2" 비트인 주파수데이터 B로 분할된다. 분할된 MSB측의 "j1"비트는, 위상연산부를 형성하는 가산기 11과 위상레지스터 12에 의해 누적 가산되어 위상데이터 Af가 된다.

"j1"비트의 위상데이터 Af는, j1=k1인 "k1"비트의 어드레스 신호라인을 가지며, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 "coarse cos용" ROM-A 13과, 마찬가지로 "k1"비트의 어드레스 신호라인을 가지며, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 "coarse sin용" ROM-B 14로, 어드레스 신호로서 입력된다. 상기 ROM-A 13과 ROM-B 14는 각각 입력되는 어드레스 신호에 해당하는 "m"비트의 진폭데이터를 순차적으로 출력한다. 여기서, ROM-A 13과 ROM-B 14는 각각 주파수 데이터 F의 MSB 측 "j1"비트에 해당하는 주파수의 여현파와 정현파를 양자화하여 기록한 ROM이다. 즉, 상기 가산기 11과 위상레지스터 12, 그리고 ROM-A 13과 ROM-B 14에 의해 제1DDS(또는 제1디지털 신호 발생기)를 형성한다.

한편 "j0"비트의 위상데이터의 j1에서 볼 때 LSB 측(또는 오른쪽)에 위치하는 나머지 "j2"비트는, 승산기 15에 의해 후술하는 샘플링 레이트 변환배율 N에 대응하는 "j0"비트의 계수 N과 승산되어 "j0"비트의 주파수설정 데이터 B'로 변환된 후, 위상연산부를 형성하는 가산기 16과 위상레지스터 17에 의해 누적 가산되어 위상데이터 Bf'가 된다.

예를 들어, 동일한 비트길이의 진폭데이터를 발생하는 상기 2개의 DDS들을 샘플링주파수 1과 샘플링 주파수 N으로 동작시킨 경우, 출력되는 주파수도 1대N이 되기 때문에, 가산기 16 이후의 제2DDS의 샘플링 주파수를, 가산기 11 이후의 제1DDS의 샘플링 주파수의 1/N으로 떨어뜨려서 연산량을 줄이기 위해, 주파수데이터 B를 N배하여 주파수데이터 B'로 보정한 후, 이것을 누적 가산하여 위상데이터 Bf'로 한다.

이후, "j0"비트의 위상데이터 Bf'는, j0>k2인 "k2"비트의 어드레스 신호라인을 가지며, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 "fine cos용" ROM-C 18과, 마찬가지로 "k2"비트의 어드레스 신호라인을 가지며, 위상데이터를 진폭데이터로 변환하는 테이블이 기록된 "fine sin용" ROM-D 19에, 어드레스 신호로서 입력된다. ROM-C 18과 ROM-D 19는 각각 입력되는 어드레스 신호에 해당하는 "m"비트의 진폭데이터를 순차로 출력한다. 여기서, ROM-C 18과 ROM-D 19는, 각각 주파수데이터 F의 나머지 "j2"비트에 대응하는 주파수의 여현파와 정현파를 양자화하여 기록한 ROM이다. 즉, 가산기 16과 위상레지스터 17, 그리고 ROM-C 18과 ROM-D 19에 의해, 제2DDS(또는 제2디지털 신호 발생기)를 형성한다.

상기 제1디지털 신호 발생기는 주어진 주파수 설정 데이터의 MSB측의 "J1"비트(j1은 정수)를 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생하고, 상기 제2디지털 신호 발생기는 상기 주어진 주파수 설정 데이터의 LSB측의 j2비트(j2=j0-j1)를 유효하게 하는 k2비트(k2=j1-log₂N)의 데이터를 N배하여 다시이것을 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생한다. 이런 경우, 상기 제1디지털 신호 발생기와 상기 제2디지털 신호발생기의 샘플링 주파수비만큼, 상기 제2디지털 신호 발생기의 동작속도를 제1디지털신호발생기의 동작속도보다 낮추어 실행할수 있게 된다. 즉, 본 발명은 상기와 같은 두 개의 디지털 신호 발생기를 실현하여 다이렉트 디지털 합성기(DDS)에서 요구되는 광범위한 주파수 가변폭과 적은 스프리어스라는 상반된 성능을 동시에 획득할수 있게 된다.

이후, 상기 ROM-C 18과 ROM-D 19의 출력인 "m"비트의 진폭데이터는, 각각 인터폴레이션 필터 20과 인터폴레이션 필터 21에 의해 샘플링 주파수가 N배가 되고, "j1"비트 측의 신호와 같은 샘플링 레이트로 변환된다. 즉, 제2디지털 신호 발생기의 출력 샘플링 주파수를 제1디지털 신호 발생기의 출력 샘플링 주파수에 일치시키기 위해 상기 인터폴레이션 필터를 사용한다.

상기 인터폴레이션 필터 20 및 21은 샘플링 레이트 변환배율이 N인 업샘플러 31과, 업샘플러 31에 의해 발생한 이미징 성분을 제거하는 로우패스 필터 32로 구성되어 있으며, ROM-C 18과 ROM-D 19의 출력인 "m"비트의 진폭데이터는, 각각 인터폴레이션되어 N배의 샘플링 레이트의 신호가 된다. 즉, 1/N로 샘플링 레이트가 변환된 신호에 N배의 인터폴레이션이 수행됨으로써, 원하는 샘플링 레이트의 신호가 된다. 그리고, 상기 로우패스 필터 32는 제2디지털 신호 발생기의 출력에 스프리어스의 발생이 허용되는 대역폭 이하의 대역제한을 수행한다. 이러한 상기 인터폴레이션 필터 20 및 21을 사용하여 인접채널에 방해를 주지 않는 주파수 합성기를 실현한다.

다음으로, ROM-A 13과 ROM-B 14, 및 인터폴레이션 필터 20과 21로부터의 "m"비트의 진폭데이터들은 복소믹서 57에 의해 합성되어 주파수 합성기의 출력 cos(n) 및 sin(n)으로서 출력된다. 또한, 복소믹서 57은, 종래기술에서도 설명한 바와 같이, 실수축 신호를 계산하기 위한 실수축 입력 T1, T3을 승산하는 승산기 58과 허수축 신호 T2, T4를 승산하는 승산기 59, 및 상기 승산기 58의 출력과 승산기 59의 출력을 합성하는 감산기 60과, 허수축 출력신호를 계산하기 위한 한 쪽 실수축 입력 T1과 허수축 입력 T4를 승산하는 승산기 61과, 다른 한 쪽의 실수축 입력 T3과 허수축 입력 T2를 승산하는 승산기 62, 및 승산기 61의 출력과 승산기 62의 출력을 합성하는 가산기 63으로 구성된다. 여기서, 상기 ROM-A 13의 출력은 복소믹서 57의 T1단자에, ROM-B 14의 출력은 복소믹서 57의 T2단자에, 인터폴레이션 필터 20의 출력은 복소믹서 57의 T3단자에, 인터폴레이선 21의 출력은 복소믹서 57의 T4단자에 각각 접속된다.

따라서, 주파수 합성기의 출력으로는, 주파수 설정 데이터 F(=A+B)에 대응하는 주파수의 캐리어 신호를 얻을 수 있다. 한편, 상기한 구성에서, 디지털 신호 발생기는 주어진 주파수 설정 데이터가 '0'비트일 때 위상 및 진폭이 일정한 신호를 출력한다. 즉, 필요하지 않은 디지털 신호 발생기의 동작을 정지시킬수 있다.

다음으로, 도 2를 참조하여 본 발명의 실시예 따른 주파수 합성기가 종래의 주파수 합성기보다 스프리어스가 적어지는 원리를 설명한다.

도 2(a)는 도 1의 ROM-C 18과 ROM-D 19가 출력하는 신호의 주파수특성을 도시한 도면이며, 도 7과 마찬가지로 균일하게 스프리어스가 발생하고 있다.

도 2(b)는 도 2(a)에 도시한 신호를, 예를 들어 2배로 인터폴레이션한 신호로, 인터폴레이션 필터에 의해 대역제한이 가해지고, 스프리어스는 인터폴레이션 필터의 통과대역만큼 발생하고 있다.

도 2(c)는 도 1의 ROM-A 13과 ROM-B 14가 출력하는 신호의 주파수특성을 도시한 도면으로, 위상데이터의 연산단어길이와 위상데이터를 진폭데이터로 변환하는 ROM의 어드레스 길이와의 차에 의한 위상 재양자화 오차는 발생하지 않으므로, 스프리어스는 발생하지 않는다.

도 2(d)는 도 2(b)와 도 2(c)에 도시된 각 신호를 도 1에 도시된 복소믹서 57에 의해 승산한 것으로, 즉 주파수 합성기의 출력에 나타나는 스프리어스는, 도 2(b)에 도시한 인터폴레이션 필터의 통과대역만큼의 스프리어스이다.

따라서, 도 7에 도시된 종래 예의 주파수 합성기의 스프리어스와 비교하여, 본 발명의 실시예에 따른 주파수 합성기의 스프리어스가 명확히 줄어있다는 것을 알 수 있다.

상기 도 1의 주파수 합성기를 구성하는 구성요소들의 다른 예들을 살펴보면 다음과 같다.

앞서 설명한 샘플링 레이트 변환배율 N에 2거듭제곱으로 계산할 수 있는 값을 지정한 경우, 주파수 설정 데이터 B를 N배하여 주파수 설정 데이터 B'를 구할 때, 승산기 15를 이용하지 않고, 데이터를 log₂N비트만큼 MSB 측으로 쉬프트(Shift)하여 주파수 설정 데이터 B'를 구할 수도 있다.

도 5는 상기의 경우의 실시예를 도시한 도면으로, 도 1에 있어서, "j0"비트의 주파수 설정 데이터 B'를 구할 때, "j0"비트의 위상데이터의 j1에서 볼 때 LSB 측에 위치하는 나머지 "j2"비트에 대응하여, 샘플링 레이트 변환배율 N에 대응하는 계수 N을 승산하는 승산기 15 대신에, "j0"비트의 위상데이터 j1에서 볼 때 LSB측에 위치하는 나머지 "j2"비트의 MSB 측에 "j0-log₂N"비트의 "0"을 부가함으로써, 데이터를 log₂N비트만큼 MSB 측으로 쉬프트하여 주파수 설정 데이터 B'을 구하고 있다. 따라서, 비트 쉬프트만으로 계산을 수행할 수 있으므로, 회로규모의 축소와 연산속도의 향상을 달성할 수 있다.

이 경우, 상기 제2디지털신호 발생기는 주어진 주파수 설정 데이터의 LSB측의 Z비트(Z=X-Y)를 유효하게 하는 K비트(K=X-log₂N)의 데이터를 log₂N비트만큼 MSB측으로 쉬프트하고, 다시 이것을 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생하게 된다.

또한, 인터폴레이션 필터 20과 21은, ROM-C 18과 ROM-D 19가 출력하는 신호의 주파수를 0에 가까운 주파수로 함으로써, 도 3에 도시된 CIC필터(Cascade Integrated Comb Filter)를 이용할 수 있다.

도 3에 도시된 바와 같이, 상기 CIC필터는 M섹션의 빗(comb)형 필터를 형성하는 감산기 65와 지연기 66, 및 M섹션의 로우패스 필터를 형성하는 가산기 67과 지연기 68, 그리고 빗형 필터와 로우패스 필터의 사이에 설치된 N배의 업샘플러 69로 구성되어 있으며, 그 입출력신호의 주파수특성은 도 4에 도시되어 있다. 즉, 인터폴레이션 필터로서 승산기를 사용하지 않는 필터(CIC필터)를 사용함으로써 회로를 부피를 줄일수 잇다.

또한, ROM-A 13과 ROM-B 14가 출력하는 신호의 비트수를 ROM-C 18과 ROM-D 19가 출력하는 신호의 비트수보다 크게 함으로써, 주파수 합성기의 출력에 있어서의 진폭양자화 오차에 의한 스프리어스는, 로우패스필터 32의 대역 내에 상당하는 영역에서는 ROM-C 18과 ROM-D 19가 출력하는 신호에 지배되며, 로우패스 필터 32의 대역 외에 상당하는 영역에서는, 스프리어스가 적은 ROM-A 13과 ROM-B 14가 출력하는 신호에 지배된다. 이런 경우, 주파수 합성기 출력의 필터대역 내의 스프리어스는 제2디지털 신호 발생기의 스프리어스 레벨에 의해 결정된다. 단, 필터대역 외에서는 제2디지털 신호 발생기의 스프리어스가 필터에 의해 억압되는 점과, 진폭오차와 위상오차 모두가 제2디지털 신호 발생기보다 작은 제1디지털 신호발생기의 스프리어스 레벨이 낮은 점에서 볼 때 필터 대역 내보다 낮은 레벨이 된다.

또한, 상술한 실시예에서는, 모든 처리를 복소수 처리로서 설명하였으나, ROM-C 18과 ROM-D 19가 출력하는 신호의 주파수와 인터폴레이션 필터 20과 21의 통과대역폭에 대하여 신호의 반환이 발생하지 않는 관계를 유지한다면, 실수처리에 의한 신호처리도 가능하다.

또한, 본 발명은 디지털 신호발생기에 도 1에 도시된 기본구성의 DDS뿐 아니라, DDS와 관련된 개선처리를 수행하는 DDS를 이용할 수 있다. 즉, 예를 들어 종래 예에 도시된 바와 같은 구성의 DDS를, 본 발명의 실시예의 가산기 11 이후의 제1DDS, 혹은 가산기 16 이후의 제2DDS의 어느 한쪽, 또는 양쪽 모두와 치환하고, 또한 ROM의 분할의 수행함으로써, 보다 적은 회로규모로 큰 개선 효과를 얻을 수있다.

상술한 바와 같이, 본 발명에 의하면, 디지털 주파수 합성기 특유의 균일하게 발생하는 스프리어스가 캐리어 근방으로 제한되므로, ROM 사이즈를 최소한으로 유지한 채, 종래보다 스프리어스가 적은 주파수 합성기를 실현할 수 있다는 효과가 있다. 특히, 캐리어로부터 떨어진 위치의 스프리어스는, 아날로그 주파수 합성기와 같이 캐리어로부터 멀리 떨어질수록 크게 억압된다. 또한, 스프리어스를 제한하는 필터에 승산기를 이용하지 않는 필터 등을 이용함으로써, 소비전력을 높이지 않고 특성이 양호한 주파수 합성기를 실현할 수 있다. 또한, 스프리어스가 적고 주파수 스텝이 개략적인 제1신호발생기와, 스프리어스가 많고 주파수 스텝이 세밀한 제2신호발생기의 샘플링 수의 비를 크게 취함으로써, 제1신호발생기와 제2신호발생기의 샘플링주파수비 N만큼, 제2신호발생기 측의 동작속도를 제1신호발생기 측의 동작속도보다 낮추어 실행하고, 또한 소비전력을 줄인 주파수 합성기를 실현할 수 있다.

Claims

무선통신시스템의 주파수 합성장치에 있어서,

양자화된 임의의 주파수 신호를 발생하는 제1디지털 신호 발생기와,

상기 제1디지털 신호 발생기보다 주파수 분해도가 세밀하고 스프리어스(spurious)가 많은 주파수 신호를 발생하는 제2디지털 신호 발생기와,

상기 제2디지털 신호 발생기의 출력에 대역제한을 수행하는 필터(filter)와,

상기 제1디지털 신호 발생기의 출력과 필터의 출력을 합성하는 믹서(mixer)를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,

주어진 주파수 설정 데이터길이가 X비트(X는 정수)일 때, 상기 제1디지털 신호 발생기는 주어진 주파수 설정 데이터의 MSB(Most Significant Bit) 측의 Y비트(Y는 정수)를 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생하고,

상기 제2디지털 신호 발생기는 상기 주어진 주파수 설정 데이터의 LSB 측의 Z비트(Z=X-Y)를 유효하게 하는 X비트의 신호를 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생하는 것을 특징으로 하는 장치.
제1항에 있어서,

상기 제1디지털 신호 발생기는 상기 제2디지털 신호 발생기의 출력 샘플링 주파수보다 출력 샘플링 주파수를 높게 설정하며, 상기 필터는 상기 제2디지털 신호 발생기의 출력 샘플링 주파수를 상기 제1디지털 신호 발생기의 출력 샘플링 주파수에 일치시켜 상기 대역제하는 인터폴레이션 필터인 것을 특징으로 하는 장치.
제3항에 있어서,

주어진 주파수 설정 데이터길이가 X비트이고 인터폴레이션비가 N(N은 정수)일 때, 상기 제1디지털 신호 발생기는 주어진 주파수 설정 데이터의 MSB 측의 Y비트(Y는 정수)를 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생하고,

상기 제2디지털 신호 발생기는 상기 주어진 주파수 설정 데이터의 LSB 측의 Z비트(Z=X-Y)를 유효하게 하는 K비트(K=X-log₂N)의 데이터를 N배하고 다시 이것을 누적 가산한 위상데이터에 대응하는 주파수 신호를 발생함을 특징으로 하는 장치.
제4항에 있어서,

상기 인터폴레이션비 N이 양수이며 2의 거듭제곱일 때, 상기 제2디지털신호 발생기는 주어진 주파수 설정 데이터의 LSB 측의 Z비트(Z=X-Y)를 유효하게 하는 K비트(K=X-log₂N)의 데이터를 log₂N비트만큼 MSB측으로 쉬프트하고, 다시 이것을 누적 가산한 위상데이터에 대응하는 주파수신호를 발생함을 특징으로 하는 장치.
제1항에 있어서,

상기 디지털 신호 발생기는 주어진 주파수 설정 데이터가 0비트 일 때 위상 및 진폭이 일정한 신호를 출력함을 특징으로 하는 장치.
제3항에 있어서,

상기 필터는 CIC필터(Cascade Integrated Comb Filter)인 것을 특징으로 하는 장치.
제1항에 있어서,

상기 제1디지털 신호 발생기 및 제2디지털신호발생기는 모두 다이렉트 디지털 합성기(DDS : Direct Digital Synthesizer)임을 특징으로 하는 장치.
제8항에 있어서,

상기 DDS는 테이블 독출 방식에 의한 위상진폭변환테이블을 실현하는 ROM을 구비하며, 상기 제1디지털 신호 발생기에 대응하는 DDS에서의 위상연산비트길이와 ROM 어드레스비트길이의 차는, 상기 제2디지털신호발생기에 대응하는 DDS에서의 위상연산비트길이와 ROM 어드레스비트길이의 차이보다도 작음을 특징으로 장치.
제8항 또는 제9항에 있어서,

상기 제1디지털 신호 발생기에 대응하는 DDS에서의 출력비트길이는 상기 제2디지털 신호 발생기에 대응하는 DDS에서의 출력비트길이보다도 큼을 특징으로 하는 장치.
제3항에 있어서,

상기 필터는 상기 제2디지털 신호 발생기의 출력에 대해 스프리어스의 발생이 허용되는 대역폭 이하의 대역제한을 수행함을 특징으로 하는 장치.