KR101567361B1 - 노이즈를 억제하는 주파수 합성 장치 및 방법 - Google Patents

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Abstract

본 발명의 실시 형태는 주파수 합성 장치 및 방법에 관한 것이다.
본 발명의 실시 형태에 따른 주파수 합성 장치는, 주파수 합성기가 디지털 아날로그 컨버터를 포함하는 주파수 합성 장치로서, 상기 주파수 합성기는 입력된 발생 주파수에 따른 제1 사인파 형성 데이터와 상기 디지털 아날로그 컨버터에서 발생되는 노이즈를 감축시키기 위한 제2 사인파 형성 데이터를 합성하여 합성 데이터를 출력하고, 상기 디지털 아날로그 컨버터는 상기 출력된 합성 데이터를 아날로그 신호로 변환한다. 이러한 실시 형태에 따른 주파수 합성 장치에 의하면, 디지털 아날로그 컨버터에 의한 노이즈를 효과적으로 제거할 수 있다.

Description

노이즈를 억제하는 주파수 합성 장치 및 방법{APPRATUS AND METHOD FOR FREQUENCY SYNTHESIS REDUCING NOISE}
본 발명의 실시 형태는 주파수 합성 장치 및 방법에 관한 것으로, 더욱 상세하게는 노이즈를 억제할 수 있는 주파수 합성 장치 및 방법에 관한 것이다.
차량의 라디오 및 스테레오 시스템과 같은 무선 통신 디바이스 및 가정용 오락 기기까지 거의 모든 전자 장비에서 사인파(sine wave)가 이용된다. 따라서, 정확한 사인파를 생성하는 것이 매우 중요하다.
예를 들어, 무선 RF 송수신기에 집적된 발진기에 의해 발생된 반송파 주파수는 매우 높은 절대적 정확성을 가져야 한다. 이 주파수는, 현대의 통신 시스템 및 고속 주파수 호핑 확산 스펙트럼(FHSS) 기술(예를들어, 블루투스)에 기초하는 규격이 광대역폭에 걸쳐 신속하고 정확한 동조를 요구하기 때문에, 작고 정밀한 폭으로 변경되어야 한다.
종래의 위상 고정 루프(PLL) 기반의 주파수 합성 방법과 병행하여 디지털 방식의 주파수 합성 방법이 있다.
디지털 방식의 주파수 합성 방법은 신호를 디지털 방식으로 생성, 조작 및 변조하기 위해 디지털 신호 처리를 이용하는 신호 생성 기술이다. 생성된 디지털 신호는 디지털-아날로그 변환기(DAC)에 의해 양자화된 아날로그 형태로 변환될 수 있다.
종래의 디지털 방식의 주파수 합성 방법을 이용하는 주파수 합성 장치는, 주파수 합성기와 디지털-아날로그 컨버터(DAC)로 구성된다. 주파수 합성기는 소정의 디지털 신호를 출력하고, 출력된 디지털 신호는 DAC에서 아날로그 신호로 변환된다.
DAC에서 출력되는 아날로그 신호는 일정한 주기를 갖는데, 이러한 일정한 주기에 의해 하모닉 및 이미지 신호가 발생하고, 아날로그 신호, 하모닉 및 이미지 신호의 일정한 관계에 의한 패턴으로 불요파가 발생한다.
좀 더 구체적으로, DAC에서 출력되는 출력 신호에는 매핑 에러(mapping error)와 양자화 노이즈(Quantization Noise)가 커플링된다. 상기 매핑 에러는 주파수 합성 코어 안에서 위상(phase)이 진폭(Amplitude)로 변환되는 과정에서 발생하는 에러이고, 양자화 노이즈는 DAC에서 디지털 신호가 아날로그 신호로 변환되면서 발생하는 노이즈이다. 매핑 에러보다는 양자화 노이즈가 DAC의 출력 신호에 더 큰 영향을 미친다.
DAC의 출력 신호에 포함된 양자화 노이즈는 발생 주파수(fo)에 의한 불요파(2fo, 3fo…)와 양자화 이미지(fs-fo)에 의한 불요파(fs-2fo, fs-3fo,…)인데, 이러한 불요파들은 DAC의 불요파 프리 다이나믹 레이지(Spurious Free Dynamic Range, SFDR) 성능에 적지 않은 영향을 미치고 있는 실정이다.
KR 10-2006-0003013 A
본 발명의 실시 형태는 DAC에 의한 노이즈를 효과적으로 제거할 수 있는 주파수 합성 장치 및 방법을 제공한다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
본 발명의 실시 형태에 따른 주파수 합성 장치는, 주파수 합성기와 디지털 아날로그 컨버터를 포함하는 주파수 합성 장치로서, 상기 주파수 합성기는 입력된 발생 주파수에 따른 제1 사인파 형성 데이터와 상기 디지털 아날로그 컨버터에서 발생되는 노이즈를 감축시키기 위한 제2 사인파 형성 데이터를 합성하여 합성 데이터를 출력하고, 상기 디지털 아날로그 컨버터는 상기 출력된 합성 데이터를 아날로그 신호로 변환한다. 이러한 실시 형태에 따른 주파수 합성 장치에 의하면, 디지털 아날로그 컨버터에 의한 노이즈를 효과적으로 제거할 수 있다.
본 발명의 실시 형태에 따른 주파수 합성 방법은, 주파수 합성기와 디지털 아날로그 컨버터를 포함하는 주파수 합성 장치에서의 주파수 합성 방법으로서, 상기 주파수 합성기가 입력된 발생 주파수에 따른 제1 사인파 형성 데이터를 생성하는 단계; 상기 주파수 합성기가 상기 디지털 아날로그 컨버터에서 발생되는 노이즈를 감축시키기 위한 제2 사인파 형성 데이터를 생성하는 단계; 상기 주파수 합성기가 상기 제1 사인파 형성 데이터와 상기 제2 사인파 형성 데이터를 합성하여 합성 데이터를 출력하는 단계; 및 상기 디지털 아날로그 컨버터가 상기 출력된 합성 데이터를 아날로그 신호로 변환하는 단계;를 포함한다. 이러한 실시 형태에 따른 주파수 합성 방법에 의하면, 디지털 아날로그 컨버터에 의한 노이즈를 효과적으로 제거할 수 있다.
본 발명의 실시 형태에 따른 주파수 합성 장치와 방법을 사용하면, DAC에 발생되는 노이즈를 효과적으로 제거할 수 있는 이점이 있다.
또한, 본 발명의 실시 형태에 따른 주파수 합성 장치와 방법을 사용하면, 스퓨리어스 프리 다이나믹 레이지(Spurious Free Dynamic Range, SFDR) 성능을 개선시킬 수 있는 이점이 있다.
도 1은 본 발명의 실시 형태에 따른 주파수 합성 장치의 블록도이다.
도 2는 도 1에 도시된 주파수 합성기(100)와 DAC(300)의 상세 블록도이다.
도 3은 도 1에 도시된 주파수 합성 장치의 주파수 합성 방법을 설명하기 위한 순서도이다.
도 4는 도 2에 도시된 주파수 합성 장치의 주파수 합성 방법을 설명하기 위한 순서도이다.
이하, 본 발명의 바람직한 실시 형태의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들 중 인용부호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 인용부호들로 표시됨을 유의해야 한다. 참고로 본 발명을 설명함에 있어서 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하 첨부된 도면을 참조하여 본 발명의 실시 형태에 따른 주파수 합성 장치와 방법을 설명한다.
도 1은 본 발명의 실시 형태에 따른 주파수 합성 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 주파수 합성 장치는, 주파수 합성기(Frequency Synthesis, 100), 디지털 아날로그 컨버터(Digital Analog Converter, 300, 이하 ‘DAC’라 함.) 및 밴드 패스 필터(Band Pass Filter, 500, 이하, ‘BPF’라 함)를 포함할 수 있다.
주파수 합성기(100)은, 발생 주파수를 입력받아 상기 발생 주파수에 따른 제1 사인파 형성 데이터와 DAC(300)에서 발생되는 노이즈를 감축 또는 억제시키기 위한 제2 사인파 형성 데이터를 합성한 합성 데이터를 출력한다.
DAC(300)는 주파수 합성기(100)로부터 출력되는 합성 데이터를 입력받고, 이를 아날로그 신호로 변환한다. 여기서, DAC(300)에서 출력되는 아날로그 신호에는 DAC(300)에서 발생되는 노이즈가 주파수 합성기(100)로부터 입력되는 디지털 신호에 포함된 제2 사인파 형성 데이터에 의해 제거된다.
이와 같이, 주파수 합성기(100)과 DAC(300)를 포함하는 본 발명의 실시 형태에 따른 주파수 합성 장치를 사용하면, DAC(300)에서 발생되는 노이즈를 제거할 수 있는 신호를 주파수 합성기(100)에서 미리 생성하기 때문에, DAC(300)에서 출력되는 아날로그 신호에는 DAC(300)에 의한 노이즈가 상쇄되어 출력되지 않는다. 따라서, DAC(300)에서 출력되는 아날로그 신호는 매우 정확하고 정밀한 사인파 형상일 수 있으며, DAC(300)의 스퓨리어스 프리 다이나믹 레이지(SFDR) 성능을 향상시킬 수 있는 이점이 있다.
BPF(500)는 DAC(300)에서 출력된 아날로그 신호에서 불필요한 특정 주파수 대역의 신호를 제거한다. BPF(500)를 사용하면, 발생 주파수를 포함하는 인 밴드(in band) 이외의 아웃 밴드(out band)에 포함된 노이즈 신호를 제거할 수 있는 이점이 있다. 여기서, BPF(500)는 본 발명의 실시 형태에 따른 주파수 합성 장치에 필수적으로 포함될 필요는 없고, 설계자의 선택에 따라 부가할 수 있는 구성일 수 있다.
이하에서는, 도 2를 참조하여 주파수 합성기(100)와 DAC(300)를 구체적으로 설명하도록 한다.
도 2는 도 1에 도시된 주파수 합성기(100)와 DAC(300)의 상세 블록도이다.
도 2를 참조하면, 주파수 합성기(100)는, 인터페이스(110), 계산기(130), 메모리부(140), 합성기(150) 및 DAC 인터페이스(170)를 포함할 수 있다.
인터페이스(110)는 발생 주파수를 입력받고, 입력받은 발생 주파수를 계산기(130)로 출력한다. 여기서, 발생 주파수는 DAC(300)에서 출력되는 아날로그 신호의 주파수를 의미한다.
계산기(130)는 인터페이스(110)로부터 발생 주파수를 입력받고, 입력된 발생 주파수에 따라 결정되는 노이즈 감축 주파수(Noise Reduction Frequency 또는 NR Freq)를 계산하고, 계산된 노이즈 감축 주파수에 대응되는 위상값과 진폭값을 저장하고 있는 메모리부(140)를 리드하기 위한 어드레스를 검출한다. 여기서, 노이즈 감축 주파수는 DAC(300)에서 발생되는 노이즈 신호의 주파수와 같은 주파수이다.
계산기(130)는 발생 주파수 처리부(131), 노이즈 감축 주파수 계산부(133)와 어드레스 검출부(135)를 포함할 수 있다.
발생 주파수 처리부(131)는 인터페이스(110)로부터 발생 주파수를 입력받고, 입력된 발생 주파수를 노이즈 감축 주파수 계산부(133)와 합성기(150)의 제1 사인파 생성부(151)로 전달한다.
노이즈 감축 주파수 계산부(133)는 발생 주파수 처리부(131)로부터 발생 주파수를 입력받고, 입력된 발생 주파수에 따라 결정되는 노이즈 감축 주파수를 계산한다. 노이즈 감축 주파수 계산부(133)는 노이즈 감축 주파수를 계산하기 위한 소정의 수식을 포함할 수 있다. 상기 소정의 수식은 입력값으로 발생 주파수를 받으면, 노이즈 감축 주파수가 자동으로 계산될 수 있다. 상기 소정의 수식은 설계자에 의해 미리 설정된 것일 수 있다. 여기서, 계산된 노이즈 감축 주파수는 둘 이상의 복수일 수 있다. 도 2에서는 5개의 노이즈 감축 주파수(NR Freq #1~#5)가 노이즈 감축 주파수 계산부(133)에서 출력되는 것으로 도시되어 있으나, 이에 한정하는 것은 아니다. 출력되는 노이즈 감축 주파수의 개수는 5개 미만일 수 있고, 5개보다 더 많을 수도 있다.
어드레스 검출부(135)는 메모리부(140)를 리드하기 위한 어드레스를 검출한다. 검출된 어드레스는 메모리부(140)로 출력된다.
메모리부(140)는 어드레스 검출부(135)로부터 입력된 어드레스 신호에 대응되는 위상값(NR Phase)과 진폭값(NR AMP)을 출력한다. 여기서, 위상값(NR Phase)은 DAC(300)에서 발생되는 노이즈 신호의 역위상이고, 진폭값(NR AMP)은 DAC(300)에서 발생되는 노이즈 신호의 진폭과 동일한 진폭이다.
메모리부(140)는 노이즈 감축 주파수에 대응되는 위상값(NR Phase)과 진폭값(NR AMP)을 미리 저장하고 있다가 어드레스 검출부(135)로부터 노이즈 감축 주파수의 위상값(NR Phase)과 진폭값(NR AMP)을 요청하는 어드레스 신호가 입력되면, 해당 위상값(NR Phase)과 진폭값(NR AMP)을 출력한다.
메모리부(140)는 노이즈 감축 주파수의 위상값(NR Phase)과 진폭값(NR AMP)을 저정하는 룩업 테이블(Look up table)을 포함할 수 있다.
메모리부(140)는 노이즈 감축 계산부(133)에서 계산된 노이즈 감축 주파수의 개수에 대응되는 개수로 존재할 수 있다. 도 2에 도시된 바와 같이, 노이즈 감축 계산부(133)에서 계산된 노이즈 감축 주파수가 5개이면, 메모리부(140)도 5개(#1~#5)일 수 있다.
합성기(150)는 제1 사인파 형성 데이터와 제2 사인파 형성 데이터를 생성하고, 생성된 두 데이터를 합성하여 출력한다.
합성기(150)는 제1 사인파 생성부(151), 제2 사인파 생성부(153) 및 데이터 합성부(155)를 포함할 수 있다.
제1 사인파 생성부(151)는, 계산기(130)의 발생 주파수 처리부(131)로부터 발생 주파수를 입력받고, 입력된 발생 주파수의 위상변화율을 계산하고, 계산된 위상변화율에 대응되는 제1 사인파 형성 데이터를 생성한다. 여기서, 생성된 제1 사인파 형성 데이터의 위상값과 진폭값은 미리 소정의 값으로 설정될 수 있다.
제1 사인파 생성부(151)는 복수의 주파수 합성 코어(Core)를 포함할 수 있다. 주파수 합성 코어의 개수는 DAC(300)의 처리 속도를 맞추기 위해 결정될 수 있다. 도 2에서는 주파수 합성 코어의 개수는 12개로 기재되어 있으나, 이에 한정하는 것은 아니며, DAC(300)의 처리 속도에 따라 그 개수는 달라질 수 있다.
각각의 주파수 합성 코어는, 발생 주파수의 위상변화율을 계산하는 위상 누산기(Phase Accumulator)와 위상변화율에 대응되는 제1 사인파 형성 데이터가 미리 저장된 메모리를 포함할 수 있다.
제2 사인파 생성부(153)는, 계산기(130)의 노이즈 감축 주파수 처리부(133)로부터 노이즈 감축 주파수를 입력받고, 메모리부(140)로부터 노이즈 감축 주파수의 위상값과 진폭값을 입력받는다. 입력된 노이즈 감축 주파수의 위상변화율을 계산하고, 계산된 위상변화율에 대응하는 제2 사인파 형성 데이터를 생성한다. 여기서, 생성된 제2 사인파 형성 데이터의 위상값과 진폭값은, 메모리부(140)로부터 입력된 위상값과 진폭값이 된다.
제2 사인파 생성부(153)의 개수는 노이즈 감축 주파수 계산부(133)에서 계산된 노이즈 감축 주파수의 개수에 대응할 수 있다. 도 2에서는 노이즈 감축 주파수 계산부(133)에서 계산된 노이즈 감축 주파수의 개수가 5개이므로, 5개의 제2 사인파 생성부(153)가 존재할 수 있다.
각각의 제2 사인파 생성부(153)는 복수의 주파수 합성 코어(Core)를 포함할 수 있다. 주파수 합성 코어의 개수는 DAC(300)의 처리 속도를 맞추기 위해 결정될 수 있다. 도 2에서는 주파수 합성 코어의 개수는 12개로 기재되어 있으나, 이에 한정하는 것은 아니며, DAC(300)의 처리 속도에 따라 그 개수는 달라질 수 있다.
각각의 주파수 합성 코어는 노이즈 감축 주파수의 위상변화율을 계산하는 위상 누산기와, 계산된 위상변화율에 대응하는 제2 사인파 형성 데이터를 저장하는 메모리를 포함할 수 있다. 메모리에서 출력되는 제2 사인파 형성 데이터의 위상값과 진폭값은 메모리부(140)로부터 입력된 위상값과 진폭값과 같다.
데이터 합성부(155)는 제1 사인파 생성부(151)로부터 출력되는 제1 사인파 형성 데이터와 제2 사인파 생성부(153)로부터 출력되는 제2 사인파 형성 데이터를 합성한다.
DAC 인터페이스(170)는, 데이터 합성부(155)에서 출력된 합성 데이터를 입력받고, 입력된 합성 데이터를 DAC(300)로 입력될 수 있는 데이터로 변환한다.
DAC 인터페이스(170)는 DAC(300)의 샘플링 레이트(sampling rate)에 맞추기 위해 두 개의 저전압 차등신호 및 듀얼 데이터 레이트(LVDS & DDR)(171, 173)을 포함할 수 있다.
DAC(300)는 주파수 합성기(100)의 DAC 인터페이스(170)에서 출력되는 데이터를 수신하고, 수신된 디지털 데이터를 아날로그 신호로 변환한다.
DAC(300)는 업데이트 레이트(update rate)를 줄이기 위해서, 2개의 14bit LVDS Port(DB0, DB1)를 포함할 수 있다.
DAC(300)는 2.4Gsps의 샘플링 속도를 갖고, 0.5MHz ~ 1.12GHz의 RF 신호를 출력할 수 있다.
도 2에 도시된 주파수 합성기(100)가 필드 프로그래머블 게이트 어레이(FPGA)로 구현되고, DAC(300)가 2.4Gsps의 샘플링 속도를 갖고 0.5MHz ~ 1.12GHz의 RF 신호를 출력하는 경우, DAC(300)에서 발생되는 노이즈를 제거할 수 있는 로직이 상기 FPGA에 장입되기 때문에, DAC(300)에서는 DAC(300)에 의해 발생되는 노이즈가 제거된 RF 신호가 출력될 수 있다. 또한, 67dBc 정도의 SFDR 성능을 확보할 수 있는 이점이 있다.
도 3은 도 1에 도시된 주파수 합성 장치의 주파수 합성 방법을 설명하기 위한 순서도이다.
도 3을 참조하면, 본 발명의 실시 형태에 따른 주파수 합성 방법은, 발생 주파수를 입력받는 단계(310), 제1 사인파 형성 데이터를 생성하는 단계(320), 제2 사인파 형성 데이터를 생성하는 단계(330), 제1 사인파 형성 데이터와 제2 사인파 형성 데이터를 합성하는 단계(340), 합성 데이터를 아날로그 신호로 변환하는 단계(350) 및 특정 대역의 노이즈 신호를 제거하는 단계(360)을 포함할 수 있다.
발생 주파수를 입력받는 단계(310)는, 본 발명의 실시 형태에 따른 주파수 합성 방법에 의해서 출력되는 출력 신호의 주파수를 입력받는 단계이다.
발생 주파수는 도 1에 도시된 주파수 합성기(100)을 통해 입력될 수 있다. 발생 주파수는 외부의 사용자에 의해서 입력받을 수 있고, 설계 시 미리 설정된 것일 수 있다.
제1 사인파 형성 데이터를 생성하는 단계(320)는 발생 주파수를 입력받아 상기 발생 주파수에 따른 제1 사인파 형성 데이터를 생성한다.
제2 사인파 형성 데이터를 생성하는 단계(330)는 DAC(300)에서 발생되는 노이즈를 감축시키기 위한 제2 사인파 형성 데이터를 생성한다.
제1 사인파 형성 데이터와 제2 사인파 형성 데이터를 합성하는 단계(340)는 상기 320 단계에서 생성된 제1 사인파 형성 데이터와 상기 330 단계에서 생성된 제2 사인파 형성 데이터를 합성한 합성 데이터를 출력한다.
상기 320, 330, 340 단계는 도 1에 도시된 주파수 합성기(100)에서 처리될 수 있다.
합성 데이터를 아날로그 신호로 변환하는 단계(350)는 상기 340 단계에서 출력된 합성 데이터를 아날로그 신호로 변환한다. 이러한 단계는 도 1에 도시된 DAC(300)에서 처리될 수 있다. 생성된 아날로그 신호에는 도 1에 도시된 DAC(300)에서 발생되는 노이즈가 제2 사인파 형성 데이터에 의해 상쇄된다.
특정 대역의 노이즈 신호를 제거하는 단계(360)는 출력된 아날로그 신호에서 불필요한 특정 주파수 대역의 신호를 제거한다. 이러한 단계는 도 1에 도시된 BPF(500)에서 처리될 수 있다.
도 4는 도 2에 도시된 주파수 합성 장치의 주파수 합성 방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 본 발명의 실시 형태에 따른 주파수 합성 방법은, 발생 주파수를 입력받는 단계(410), 노이즈 감축 주파수 계산 및 어드레스를 검출하는 단계(420), 제1 사인파 형성 데이터를 생성하는 단계(430), 제2 사인파 형성 데이터를 생성하는 단계(440), 제1 사인파 형성 데이터와 제2 사인파 형성 데이터를 합성하는 단계(450), DAC 입력 데이터를 생성하는 단계(460), 생성된 DAC 입력 데이터를 아날로그 신호로 변환하는 단계(470) 및 특정 대역의 노이즈 신호를 제거하는 단계(480)를 포함할 수 있다.
발생 주파수를 입력받는 단계(410)는, 본 발명의 실시 형태에 따른 주파수 합성 방법에 의해서 출력되는 출력 신호의 주파수를 입력받는 단계이다.
발생 주파수는 도 2에 도시된 주파수 합성기(100)의 인터페이스(110)를 통해 입력될 수 있다. 발생 주파수는 외부의 사용자에 의해서 입력받을 수 있고, 설계 시 미리 설정된 것일 수 있다.
노이즈 감축 주파수 계산 및 어드레스를 검출하는 단계(420)는, 발생 주파수에 대응되는 노이즈 감축 주파수를 계산하고, 도 2에 도시된 메모리부(140)를 리드(read)하기 위한 어드레스를 검출한다.
노이즈 감축 주파수의 계산은 도 2에 도시된 노이즈 감축 주파수 계산부(133)에서 계산될 수 있다.
노이즈 감축 주파수가 계산되면, 계산된 노이즈 감축 주파수의 위상값과 진폭값을 메모리부(140)에서 리드하기 위한 어드레스를 검출한다. 어드레스는 도 2에 도시된 어드레스 계산부(140)에서 검출될 수 있다. 계산된 어드레스 신호는 메모리부(140)로 출력된다. 메모리부(140)는 입력되는 어드레스 신호에 따라 저장된 위상값과 진폭값을 출력한다.
제1 사인파 형성 데이터를 생성하는 단계(430)는, 입력된 발생 주파수에 대응되는 제1 사인파 형성 데이터를 생성한다. 구체적으로, 발생 주파수의 위상변화율을 계산하고, 계산된 위상변화율에 대응되는 제1 사인파 형성 데이터를 생성한다. 이러한 제1 사인파 형성 데이터를 생성하는 단계(430)는, 도 2에 도시된 제1 사인파 생성부(151)에서 처리될 수 있다.
제2 사인파 형성 데이터를 생성하는 단계(440)는, 입력된 노이즈 감축 주파수에 대응되는 제2 사인파 형성 데이터를 생성한다. 구체적으로, 노이즈 감축 주파수의 위상변화율을 계산하고, 계산된 위상변화율에 대응하는 제2 사인파 형성 데이터를 생성한다. 생성된 제2 사인파 형성 데이터의 위상값과 진폭값은 도 2에 도시된 메모리부(140)에서 출력되는 위상값과 진폭값과 같다. 이러한 제2 사인파 형성 데이터를 생성하는 단계(440)는, 도 2에 도시된 제2 사인파 생성부(153)에서 처리될 수 있다.
제1 사인파 형성 데이터와 제2 사인파 형성 데이터를 합성하는 단계(450)는, 상기 430 단계에서 생성된 제1 사인파 형성 데이터와 상기 440 단계에서 생성된 제2 사인파 형성 데이터를 합성한다.
DAC 입력 데이터를 생성하는 단계(360)는, 상기 450 단계에서 생성된 합성 데이터를 도 2에 도시된 DAC(300)로 입력될 수 있는 데이터로 변환한다. 이러한 단계는 도 2에 도시된 DAC 인터페이스(170)에서 처리될 수 있다.
DAC 입력 데이터를 아날로그 신호로 변환하는 단계(470)는, 도 2에 도시된 주파수 합성기(100)의 DAC 인터페이스(170)에서 출력되는 DAC 입력 데이터, 즉 디지털 데이터를 아날로그 신호로 변환한다. 이러한 단계는 도 2에 도시된 DAC(300)에서 처리될 수 있다.
특정 대역의 노이즈 신호를 제거하는 단계(480)는, 도 2에 도시된 DAC(300)에서 출력된 아날로그 신호에서 불필요한 특정 대역인 아웃 밴드(out band)에 있는 노이즈 신호를 제거한다. 이러한 단계는, 도 1에 도시된 BPF(500)에서 처리될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 형태의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 형태에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 주파수 합성기
300: DAC
500: BPF

Claims (9)

  1. 주파수 합성기와 디지털 아날로그 컨버터를 포함하는 주파수 합성 장치에 있어서,
    상기 주파수 합성기는 입력된 발생 주파수에 대응하는 제1 사인파 형성 데이터를 생성하고, 상기 발생 주파수에 따라 결정되는 노이즈 감축 주파수에 대응하는 제2 사인파 형성 데이터를 생성하고, 상기 제1 사인파 형성 데이터와 상기 제2 사인파 형성 데이터를 합성하여 합성 데이터를 출력하고,
    상기 디지털 아날로그 컨버터는 상기 출력된 합성 데이터를 아날로그 신호로 변환하는, 주파수 합성 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 주파수 합성기는,
    상기 노이즈 감축 주파수를 계산하는, 계산기;
    상기 계산된 노이즈 감축 주파수에 대응하는 위상값과 진폭값을 출력하는, 메모리부; 및
    상기 제1 사인파 형성 데이터를 생성하는 제1 사인파 생성부, 상기 제2 사인파 형성 데이터를 생성하는 제2 사인파 생성부, 및 상기 제1 사인파 형성 데이터와 상기 제2 사인파 형성 데이터를 합성하여 상기 합성 데이터를 출력하는 데이터 합성부를 포함하는, 합성기;
    를 포함하는, 주파수 합성 장치.
  4. 제 3 항에 있어서,
    상기 계산기는,
    미리 저장된 수식에 의해 상기 노이즈 감축 주파수를 계산하는, 노이즈 감축 주파수 계산부;
    상기 발생 주파수를 상기 노이즈 감축 주파수 계산부와 상기 제1 사인파 생성부로 전달하는, 발생 주파수 처리부; 및
    상기 메모리부를 리드하기 위한 어드레스를 검출하는 어드레스 검출부;를 포함하는, 주파수 합성 장치.
  5. 제 3 항에 있어서,
    상기 제1 사인파 생성부는, 상기 발생 주파수를 입력받고, 상기 발생 주파수의 위상변화율을 계산하고, 상기 계산된 위상변화율에 대응하는 상기 제1 사인파 형성 데이터를 생성하고,
    상기 제2 사인파 생성부는, 상기 계산된 노이즈 감축 주파수를 입력받고, 상기 메모리부로부터 상기 노이즈 감축 주파수에 대응하는 위상값과 진폭값을 입력받고, 상기 노이즈 감축 주파수의 위상변화율을 계산하고, 상기 계산된 위상변화율에 대응하는 상기 제2 사인파 형성 데이터를 생성하고,
    상기 제2 사인파 형성 데이터의 위상값과 진폭값은 상기 메모리부로부터 입력된 상기 노이즈 감축 주파수에 대응하는 위상값과 진폭값인, 주파수 합성 장치.
  6. 주파수 합성기와 디지털 아날로그 컨버터를 포함하는 주파수 합성 장치에서의 주파수 합성 방법에 있어서,
    상기 주파수 합성기가 입력된 발생 주파수에 대응하는 제1 사인파 형성 데이터를 생성하는 단계;
    상기 주파수 합성기가 상기 발생 주파수에 따라 결정되는 노이즈 감축 주파수에 대응하는 제2 사인파 형성 데이터를 생성하는 단계;
    상기 주파수 합성기가 상기 제1 사인파 형성 데이터와 상기 제2 사인파 형성 데이터를 합성하여 합성 데이터를 출력하는 단계; 및
    상기 디지털 아날로그 컨버터가 상기 출력된 합성 데이터를 아날로그 신호로 변환하는 단계;
    를 포함하는, 주파수 합성 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 노이즈 감축 주파수를 계산하고, 상기 노이즈 감축 주파수의 위상값과 진폭값이 저장된 메모리부를 리드하기 위한 어드레스를 검출하는 단계;를 더 포함하는, 주파수 합성 방법.
  9. 제 8 항에 있어서,
    상기 제1 사인파 형성 데이터를 생성하는 단계는, 상기 입력된 발생 주파수의 위상변화율을 계산하고, 상기 계산된 위상변화율에 대응하는 상기 제1 사인파 형성 데이터를 생성하고,
    상기 제2 사인파 형성 데이터를 생성하는 단계는, 상기 계산된 노이즈 감축 주파수의 위상변화율을 계산하고, 상기 계산된 위상변화율에 대응하는 상기 제2 사인파 형성 데이터를 생성하고,
    상기 제2 사인파 형성 데이터의 위상값과 진폭값은 상기 메모리부로부터 제공된 상기 노이즈 감축 주파수에 대응하는 위상값과 진폭값인, 주파수 합성 방법.
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
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