KR20200042405A

KR20200042405A - 필터리스 디지털 위상-록 루프

Info

Publication number: KR20200042405A
Application number: KR1020190123893A
Authority: KR
Inventors: 아담 알. 스파이러
Original assignee: 아나로그 디바이시즈 인코포레이티드
Priority date: 2018-10-15
Filing date: 2019-10-07
Publication date: 2020-04-23
Also published as: CN111049517A; TW202030987A; US10651861B2; CN111049517B; US20200119740A1; US20200343896A1; TWI721597B; US11031941B2

Abstract

루프-대역폭 트레이드오프를 피하도록 적응된 디지털 위상-록 루프(DPLL) 회로가 일예에서 개시되며, 회로는 외부 주파수 입력 및 피드백 주파수 입력을 가지며, 외부 주파수 입력과 피드백 주파수 입력 간에 주파수 차이를 측정하여 임펄스 신호를 구동하는 회로를 포함하며, 임펄스 신호는 차이가 양이라면 제1 종들이고 차이가 음이라면 제2 종들인, 주파수 차원 주파수 검출기; 및 출력 클록을 구동하고 임펄스 신호에 응답하여 출력 클록의 주파수를 조정하는 회로를 포함하는 NCO(number-controlled oscillator)를 포함하고, NCO의 출력은 주파수 차원 주파수 검출기의 피드백 주파수 입력을 제공한다.

Description

필터리스 디지털 위상-록 루프{FILTERLESS DIGITAL PHASE-LOCKED LOOP}

이 출원은 오디오 신호 처리 분야에 관한 것으로, 특히 필터리스 디지털 위상-록 루프를 제공하는 것에 관한 것이다.

오디오 제품 소비자는 오디오 처리 응용으로부터 고품질 오디오 및 선형 응답을 기대한다.

예에서, 루프-대역폭 트레이드오프를 피하도록 적응된 디지털 위상-록 루프(DPLL) 회로가 제공되며, 회로는, 외부 주파수 입력 및 피드백 주파수 입력을 가지며, 외부 주파수 입력과 피드백 주파수 입력 간에 주파수 차이를 측정하여 임펄스 신호를 구동하는 회로를 포함하며, 임펄스 신호는 차이가 양이라면 제1 종들이고 차이가 음이라면 제2 종들인, 주파수 차원 주파수 검출기; 및 출력 클록을 구동하고 임펄스 신호에 응답하여 출력 클록의 주파수를 조정하는 회로를 포함하는 NCO(number-controlled oscillator)를 포함하고, NCO의 출력은 주파수 차원 주파수 검출기의 피드백 주파수 입력을 제공한다.

본 개시는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징은 실제 크기대로 도시되지 않고 단지 설명 목적을 위해서만 사용된다는 것이 강조된다. 실제로, 다양한 특징의 크기는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 명세서의 교시에 따라, 위상-록 루프(PLL)의 블록도이다.
도 2는 본 명세서의 교시에 따라, 샘플 레이트 컨버터의 선택된 요소와 함께 본 자리에 도시된 필터리스 디지털 위상-록 루프(DPLL)의 블록도이다.
도 3은 본 명세서의 교시에 따라, 주파수 검출기의 블록도이다.
도 4는 본 명세서의 교시에 따라, 주파수 검출기의 다른 실시예를 도시한 블록도이다.
도 5는 본 명세서의 교시에 따라, DPLL의 선택된 요소를 도시한 블록도이다.
도 6은 본 명세서의 교시에 따라, PLL의 상세도를 도시한 블록도이다.
도 7은 본 명세서의 교시에 따라, PLL의 다른 실시예를 도시한 블록도이다.
도 8은 본 명세서의 교시에 따라, 비동기 샘플 레이트 컨버터(ASRC)의 선택된 요소의 블록도이다.
도 9는 본 명세서의 교시에 따라, 헤드셋을 조작하는 사용자의 예시도이다.
도 10은 본 명세서의 교시에 따라, 노이즈 소거 헤드셋의 블록도이다.
도 11은 본 명세서의 교시에 따라, 오디오 프로세서의 선택된 요소의 블록도이다.

다음의 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 성분 및 배열의 구체적 예는 본 개시를 단순화하기 위해 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 또한, 본 개시는 다양한 예에서 참조번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간에 관계를 정하지 않는다. 상이한 실시예는 상이한 이점을 가질 수 있으며, 임의의 실시예에 어떠한 특별한 이점도 반드시 요구되는 것이 아니다.

위상-록 루프(PLL)는 신호 처리에서 공통적이고 기본적인 회로이다. 신호 처리 응용에서, 처리 회로는 특정 샘플링 주파수의 입력 신호를 수신한다. 이 신호는 회로 내에서, 아마도 다른 샘플링 주파수로 처리된다. 신호 프로세서가 입력 신호와 동일한 명목상의 샘플링 주파수에서 동작하는 경우에서도, 샘플링 주파수들에서 얼마간의 미스매칭이 있을 수 있으며, 신호들이 서로 위상이 다르게 되는 것은 거의 불가피하다.

PLL의 기본 목적은 입력 신호로부터 샘플링 주파수와 위상을 회복하고 이 샘플링 주파수를 신호 프로세서 내에서, 직접 또는 다수로, 매칭시키는 것이다.

이들의 유용성에도 불구하고, PLL은, 이들의 시초부터, 때때로 의심스러운 신뢰성과 일관성을 가진 기질적 회로인 것으로 간주되어졌다. 이에 대한 한 이유는 "루프 대역폭 트레이드-오프"로서 알려진 PLL에서의 기본적 설계 트레이드-오프이다.

통상적인 PLL에서, 입력 신호는 위상 주파수 검출기에 의해 샘플링된다. 이 위상 주파수 검출기는 PLL의 출력을 가진 폐루프 구성 내에 존재한다. 위상 주파수 검출기는 입력 주파수와 출력 주파수 간에 위상차를 측정한다. 이 위상 주파수 검출기는 PLL의 출력을 제공하는 전압 제어 발진기(VCO)를 구동하기 위해 사용될 수 있다. 그러나 이 구성에서, 위상 및 주파수 둘 모두는 위상 측정의 함수로 측정되고 제어된다. 이것은 주파수와 관련하여 차원 미스매칭이 있음을 의미한다. 주파수는 위상으로부터 도출될 수 있는데, 그러나 유닛 미스매칭은 회로 설계에서 몇가지 근본적인 어려움을 야기한다.

전형적인 PLL은 언더댐핑된 응답을 갖는다. 이것은 PLL이 신속하게 정확한 위상과 주파수에 초점을 맞추려 하지만 이어 약간 발진하여 평탄 응답이 아닌 정현파 응답을 제공함을 의미한다. 정현파 출력을 댐핑시키기 위해 위상 검출기와 VCO 사이에 저역 통과 필터(LPF)가 배치될 수 있다. 이것은 루프 자체 내의 과도현상을 필터링하는데, 즉, 루프의 자연 응답을 필터링한다. LPF는 또한 출력에 도입될 수 있는 지터를 제거하기 위해 사용된다. 이것은 미소한 고주파수 변화 레이트를 필터링한다.

전형적 PLL의 특징은 지터를 더 잘 제거하기 위해서 또는 루프의 자연 응답 내에 과도를 더 잘 필터링하기 위해 조정될 수 있다는 것이다. 이들 두 팩터는 서로 반대되는 관계에 있다. 비공격적 루프 필터는 루프 과도를 조용하게 유지할 것이며, 따라서 출력은 타겟 위상에 대해 거의 발진하지 않는다. 출력은 여전히 정현파적으로 입력 위상을 추적하겠지만 정현파는 설계 목적으로 평탄에 충분히 가깝게 될 것이다. 그러나 이러한 비공격적 필터링은 PLL을 지터에 취약해지게 한다. 반면, PLL은 공격적으로 필터링될 수 있는데, 이는 출력을 지터에 매우 둔감해지게 한다. 그러나 이 공격적 필터링은 출력을 더 광범위하게 입력 위상에 대해 발진하게 하는 부작용이 있다. 따라서 전형적 PLL을 사용하는 시스템 설계자는 지터와 과도 응답 간에 올바른 "트레이드-오프"를 찾아야 한다. 전형적 PLL 설계의 근본적인 한계로서, 하나는 다른 하나를 희생하여 온다.

본 명세서는 NCO(Number-Controlled Oscillator)를 제어하기 위해 주파수 검출기 및 임펄스 응답을 채용하는 신규한 필터리스 디지털 PLL(DPLL)을 제공한다. 주파수 검출기는 입력 또는 NCO 피드백에 응하여 임펄스를 발생함으로써 퀀텀 값에 의해 출력의 주파수를 조정한다. 조정 정도는 임펄스의 크기에 비례한다. 즉, 임펄스 함수가 클수록, 각 스테이지에서 DPLL에 의해 행해진 조정이 커진다. 에지 도착 타이밍에 따라, 주파수는 위 또는 아래로 조정된다. 잇점이 있게, 필터리스 DPLL은 주파수 차원에서 직접 주파수를 측정하기 때문에, 루프 대역폭 트레이드-오프의 근본적인 제한을 받지 않는다. 오히려 임펄스 함수의 크기를 줄임으로써 과도 응답과 지터 모두가 향상될 수 있다. 서로 반대되는 관계가 아니라 이들은 직접 관계된다. 임펄스 크기가 작을수록 과도 응답이 더 조용해지고 지터 제거는 더 나아진다. 이 개선된 응답을 위해 요구되는 유일한 "트레이드-오프"는 원하는 주파수에 초점을 맞추기 위한 더 긴 리드 타임이다. 그러나, 예시적 실시예로서 오디오 디지털 신호 프로세서(DSP)를 취함으로써, 비교적 작은 임펄스(더 조용한 과도 응답과 더 나은 지터 제거를 가져온다)를 가지고도 타겟 주파수가 인간 인식의 범위를 훨씬 밑도는 수십 밀리초 내에 발견될 수 있다. 또한, 오디오 시스템에서, 입력 샘플링 주파수가 중도에 변하는 것은 드물다. 일반적으로, 오디오 입력 신호는 스트림 과정에 걸쳐 있다하더라도 거의 변하지 않는 일정한 주파수로 샘플링된다. 따라서, 오디오 처리 응용에서, DPLL은 인간 사용자에게 중요하지 않을만큼 충분히 신속하게 정확한 주파수를 찾을 수 있다.

일단 DPLL이 올바른 주파수에 록되면, 여전히 출력 클록을 입력 신호와 위상을 맞추는 것이 필요할 수도 있다. 일부 실시예에서, 이것은 DPLL의 출력과 입력 신호 자체를 입력으로서 수신하는 위상 조정된 NCO로 달성될 수 있다. 그러나 이 위상 조정된 NCO(본질적으로 위상 검출기)의 도입은 루프 대역폭 트레이드-오프를 시스템에 다시 도입하지 않는다. 다시, 주파수는 주파수 차원에서 직접 측정되고, 반면 위상은 위상 차원에서 직접 측정된다. 따라서, 위상 조정된 NCO는 단순히 이의 두 입력 신호(이들 둘 다는 현재 같은 주파수여야 한다) 간의 위상차를 측정하고, 입력 주파수의 위상을 매칭시키기 위해 NCO 출력의 위상을 조정한다. 위상 조정된 NCO는 DPLL과 관련하여 개방-루프 구성으로 배치될 수 있는 것에 유의한다. 즉, 위상 조정된 NCO는 올바른 위상을 찾기 위해 자신의 출력을 피드백할 필요가 없다. 오히려 입력 주파수와 NCO 출력 주파수 간에 위상차만을 계산할 수 있다.

오버댐핑된 주파수 검출은 루프의 피드백 클록에 비교된 기준 클록의 존재를 검출하고 임펄스 또는 에지별로 적분기 속도에 증분적 변화를 사용하여 이들 클록에 기초하여 적분기를 제어함으로써 DPLL 루프에서 생성될 수 있다. 이것은 언더댐핑된 또는 발진하는 응답이 생성되는 것인 XOR(Constant Exclusive-OR)-유형의 신호 또는 전형적인 위상 주파수 검출 접근법을 사용하는 종래의 PLL과는 대조적이다. 즉, 적분기(또는 디지털 제어되는 발진기 또는 카운터)는 기준 또는 피드백 클록에 에지의 존재에 따라 일정값만큼 조정된(위로 또는 아래로) 자신의 증분값을 갖는다. 이 조정의 크기는 두 클럭 간의 위상차에 관계없이 일정하게 유지된다. 이것은 지터 성능을 증가시키기 위해 주파수 검출기를 조정하는 것이 루프 자신의 과도를 또한 감소시키게, 루프 자신의 과도 응답과 외부 지터 응답을 직접적으로(서로 반대가 아닌) 상관되게 하다. 루프 필터를 구현하여 이의 주파수 응답을 변경하기보다는, 적분기로의 임펄스의 크기를 변경함으로써(즉, 증분값) 과도 성능 및 외부 지터 성능이 조정될 수 있다.

이 루프는 특정된 위상 오프셋에 록하는 것이 아니라, 회로를 구동하는 내부 클록 주파수에 대한 기준 클록 주파수의 분수 관계에 기초하여 일정한 위상 오프셋에 점근적으로 접근한다. 루프는 본질적으로 일정한 위상 오프셋에 록하기 때문에, 표준 위상 검출기 회로는 루프 성능을 방해할 수도 있을 어떠한 유의한 발진 효과도 야기하지 않고 출력 클록을 특정된 위상 오프셋에 정렬시키기 위해 적분기 다음에 루프에 추가될 수 있다.

따라서, 본 명세서의 실시예에 따라, 디지털 위상-록 루프는 오버댐핑된 주파수 검출 메커니즘을 사용하여 구현되어, 루프 필터에 대한 필요성 없이, 넓은 범위의 입력 주파수에 걸쳐 상당한 지터 제거 및 최소 루프 과도 능력을 제공한다.

전형적인 위상 주파수 검출기는 지터와 함께, 루프 필터에 의해 다소 억제되는 언더댐핑된 응답을 생성한다. 결과는 다음 중 하나이다:

1. 위상 주파수 검출기(PFD) 게인은 매우 낮고 및/또는 루프 필터는 매우 예리하여, 루프가 위상/주파수 에러를 더 서서히 정정함에 따라 루프가 더 발진하게 한다.

2. PFD 게인은 더 높고 및/또는 루프 필터는 덜 공격적인 반면, 더 큰 PFD 조정으로부터 과도는 더 분명해지고 더 많은 지터가 발생한다.

전반적으로, 이들 두 가지 효과(PFD 과도 및 루프 발진)는 서로 반대되는 관계이므로, 하나는 다른 쪽이 나빠질수록 나아지고 그 반대도 그러하게 되도록, 이들의 밸런스가 있어야 한다. 이것은 루프 대역폭 트레이드-오프로서 알려져 있다.

본 명세서의 DPLL은 전반적으로 오버댐핑된 응답을 생성하는 주파수 검출기를 포함한다. NCO는 매우 작은 샘플별 NCO 조정을 제외하고는 점근적으로 주파수 정렬에 접근한다.

주파수 검출기의 게인을 낮추는 것은 루프 과도에의 자신의 기여를 감소시킨다. 따라서, 루프 발진이 없으며 더 많은 지터가 거절된다. 루프 성능에 부정적인 영향을 주지 않으면서 주파수 검출기 게인을 줄임으로써 NCO 정확도는 원하는만큼 증가될 수 있다. 유일한 결과는 증가된 정착 또는 록하는 시간이다.

필터리스 디지털 위상-록 루프를 제공하기 위한 시스템 및 방법이 첨부된 도면을 보다 특정하게 참조하여 설명될 것이다. 도면 전체에 걸쳐, 특정 디바이스 또는 블록이 도면에 걸쳐 전체적으로 또는 실질적으로 일관됨을 나타내기 위해 어떤 참조번호가 반복될 수 있음에 유의해야 한다. 그러나, 이것은 개시된 다양한 실시예 간에 임의의 특정한 관계를 암시하려는 것이 아니다. 어떤 예에서, 요소의 지너스는 특정 참조번호("위젯 10")로 지칭될 수 있는 반면, 지너스의 개개의 종 또는 예는 하이픈으로 표시된 숫자("제1 특정 위젯 10-1" 및 "제2 특정 위젯 10-2")로 지칭될 수 있다.

도 1은 본 명세서의 교시에 따라, 위상-록 루프(PLL)(100)의 블록도이다. 위상-록 루프(100)는 현존 PLL의 어떤 속성을 포함하지만, 일부 실시예에서는, 이를테면 직접적으로 상관된 지터 제거 및 루프 대역폭 응답을 제공함으로써, 성능을 향상시키기 위해 본 명세서의 교시의 일부 또는 전부로 변경될 수 있다. 따라서, 다양한 실시예에서, 위상-록 루프(100)는 예를 들어 도 2의 필터리스 DPLL(200)에 개시된 일부 요소에 의해 대체되거나 보충된 어떤 요소를 가질 수 있다.

위상-록 루프(100)는 주파수 멀티플라이어와 같은 응용에서 PLL의 사용을 도시한다. 그러나, PLL은 광범위한 응용을 갖는다는 것을 이해해야 한다.

가장 간단한 형태에서, PLL(100)과 같은 PLL은 위상 검출기(예를 들어, 위상 검출기(104)), VCO(예를 들어, VCO(116)), 입력 주파수, 및 출력 주파수를 포함한다. PLL은 공통적으로 단일 회로에 디지털 및 아날로그 기술을 혼합한다.

PLL(100)과 같은 PLL은 주파수 증배, 주파수 분할, 톤 디코딩, AM 및 FM 신호 둘 다의 변조 및 복조, 주파수 신시사이저, 주파수 검출기, 펄스 동기화, 및 데이터 및 신호의 회복을 포함하여, 많은 상이한 유형의 회로에서 사용될 수 있다.

PLL이 약 100년 동안 알려져 왔지만(그리고 17세기초 이래로 PLL의 기계적 아날로그가 알려져 왔다), 회로 설계자는 때때로 PLL에 미심쩍게 접근한다. 많은 회로 설계자들은 PLL이 비일관된 반응을 가진 기질적 회로인 것으로 간주한다. 앞서 논의한 바와 같이, 이것은 부분적으로 루프 대역폭 트레이드-오프로서 알려진 통상적인 PLL에 근본적인 한계에 기인한다.

기본적으로, 위상 검출기(104)는 입력 주파수(f_in)를 수신하고, f_in와 VCO(116)의 출력 주파수 간에 위상차를 검출한다. VCO(116)는 출력 주파수(f_out)를 위상 검출기(104)에 피드백하고, 위상차에 기초하여 위상 검출기(104)는 수정 발진기의 위상과 주파수를 변경하기 위해 VCO(116)에 신호를 출력한다. f_out 및 f_in가 더 거의 위상에 도달함에 따라, 위상 검출기(104)는 이의 출력 전압을 조정하여 VCO(116)가 f_out를 f_in에 매칭시키기 시작한다.

그러나 통상의 PLL 설계는 근본적인 한계가 있다. 주파수(f_out)는 선형적으로 f_in에 매칭되지 않고, 정현파적으로 f_in의 입력 위상을 추적하는 동안 타겟 위상에 대해 약간 앞뒤로 발진할 것이다. 이것은 부분적으로는 위상 검출기(104)가 주파수 차원에서가 아니라 위상 차원에서 f_out를 샘플링하고 있기 때문이다. 량들이 차원적으로 상이하기 때문에, 위상 검출기(104)는 f_out와 f_in 간에 정확한 매칭을 제공하지 않는다. 주파수는 위상의 수학적 미분이므로, f_out는 f_in의 타겟 위상을 중심으로 발진할 것이다.

더 선형인 출력을 제공하기 위해, PLL(100)은 저역 통과 필터(LPF)(108)와 같은 루프 필터를 포함할 수 있다. LPF(108)는 발진을 제거하거나 필터링하는 것을 돕는다. 이것은 루프 과도를 처리한다. LPF(108)은 외부 교란으로 인해 야기될 수 있는 지터도 처리한다. 이것은 미소한 주파수 변화 레이트를 필터링한다.

PLL(100)은 또한 멀티플라이어 블록(120)을 포함한다. 멀티플라이어 블록(120)은 f_out의 고정된 배수(복합 주파수 f_com)를 생성하도록 구성될 수 있다. 이것은 주파수 신시사이저에서 수행될 수 있으며, 여기서 안정적인 저주파수 기준 신호의 정수 배수 n이 출력으로서 발생된다. 정수 배수 n는 회로에 고정된 정수값일 수 있으며, 일부 경우엔 디지털 입력과 같은 외부 신호에 의해 제어될 수도 있다. 멀티플라이어 n(120)는 실제로 VCO(116)와 위상 검출기(104) 사이에 추가된 n 분할 카운터일 수 있다. 이어 위상 검출기(104)는 위상차를 전압으로 변환하고 VCO(116)는 전압을 시간에 관한 위상의 미분(즉, 주파수)으로 변환한다. 따라서, VCO(116)는 실제로 이 예에서 적분기로서 작용한다.

LPF(108)의 파라미터는 설계시에 설정될 수 있거나 이를테면 디지털 입력에 의해 외부에서 제어될 수 있다. 그러나, LPF(108)의 특징을 제어하는 것은 루프 과도 및 지터 제거 모두에 영향을 미친다. LPF(108)가 이것이 매우 공격적으로 필터링하도록 조정된다면, 지터를 필터링하는데 매우 효과적이 될 것이다. 그러나 이것은 제어 루프에서 더 넓고 자연적인 응답을 대가로 하여 올 것이다. 이것은 출력 신호 내 타겟 위상 위 아래로 더 큰 스윙으로 전환하다.

루프의 자연 응답이 향상될 수 있어, LPF(108)을 덜 공격적이게 만듦으로써, 타겟 위상 위 아래로 스윙을 훨씬 더 작아지게 한다. 그러나, LPF(108)의 공격성을 감소시킴으로써, PLL(100)의 지터 제거가 상당히 감소되고, 따라서 PLL(100)은 외부 교란의 영향을 더 받는다.

전형적 PLL에서, 지터 제거 및 루프 과도 응답은 서로 반대로 관계된다. 비공격적 루프 필터는 루프 과도를 조용하게 유지하지만, 더 많은 지터를 허용한다. 더 공격적인 필터는 지터를 더 잘 제거하지만 루프 과도에 더 민감해질 것이다. 이것을 "루프 대역폭 트레이드-오프"로서 알려져 있다.

도 2는 본 명세서의 교시에 따라, 샘플 레이트 컨버터(201)의 선택된 요소와 함께 본 자리에 도시된 필터리스 디지털 위상-록 루프(DPLL)(200)의 블록도이다. 여기에 도시된 요소는 DPLL(200)의 동작을 도시하기 위해 선택된 것에 유의한다. 샘플 레이트 컨버터(201)의 다른 요소는 다른 기능을 수행할 수 있으며, 여기에서 이들 요소의 생략은 동작 샘플 레이트 컨버터에서 생략되어야 하거나 생략될 것임을 암시하는 것으로 이해해서는 안 된다.

샘플 레이트 컨버터(201)는 입력 디지털 신호를 수신하고 주파수를 새로운 출력 주파수로 변환하도록 구성될 수 있다. 이것은 인입 샘플 레이트를 정확하게 추정하는 칩-내 메커니즘, 및 마지막 샘플 이후의 경과된 시간을 정확하게 추정할 수 있는 능력을 요구한다. 필터리스 DPLL(200)은 샘플 주파수(f_Sin)를 수신하고, 샘플 레이트 컨버터(201)는 이를 입력 주파수(f_Sin)과는 다른 주파수인 출력 주파수(f_out)로 변환한다. 이러한 변환을 정확하게 수행하기 위해서, 먼저 필터리스 DPLL(200)을 f_Sin에 록하는 것이 바람직하다. 위에서 논의된 바와 같이, 필터리스 DPLL(200)이 루프 과도 응답을 조용해지게 하는 것에 서로 반대로가 아니라 직접적으로 상관되는 지터 제거를 갖는 것이 바람직하다.

초기에, 필터리스 DPLL(200)은 입력 펄스로서 f_Sin를 수신한다. 구체적으로, 필터리스 DPLL(200)은 f_Sin의 상승 에지(또는 대안적으로 하강 에지)와 같은 에지에서 반응하도록 구성될 수 있다.

리타이머(202)는 필터리스 DPLL(200)로 구동하기 위해 입력 펄스를 리타이밍한다.

주파수 검출기(204)는 타이머(202)에 의해 리타이밍될 때 f_Sin의 상승 에지와 같은 에지에 반응하는 적분기이다. 주파수 검출기(204)는 구성된 크기의 임펄스 펄스를 출력함으로써 입력 클록 펄스의 에지에 반응한다. 임펄스의 크기는 출력 주파수가 조정되는 양을 결정한다. 예를 들어, 임펄스의 크기가 클수록 조정 크기는 커진다.

증분 제어기(208)는 주파수 검출기(204)로부터 펄스를 카운트하고, 펄스에 응답하여, 수치(예를 들어, 디지털) 출력을 수치 제어 발진기(212)에 출력한다.

NCO(212)는, 표준 PLL 내 결정과 유사한, 숫자 입력에 의해 제어되는 주파수를 출력하는 에지 감응 디지털 카운터이다. 주파수 검출기(204)로부터의 임펄스의 크기가 클수록 증분 제어기(208)의 출력이 커지고, 이에 따라 NCO(212)는 이의 출력 주파수를 조정하게 된다.

NCO(212)는 자신의 클록 주파수를 증분 제어기(208)로부터의 제어 신호에 기초하여 퀀텀 량만큼 증감시킬지의 여부를 내부적으로 결정한다. NCO(212)가 자신의 클록 출력의 다음 상승 에지 전에 새로운 임펄스를 수신한다면, 클록 출력은 너무 느리게 되고, 따라서 클럭 속도는 높아져야 한다. 한편, NCO(212)가 증분 제어기(208)로부터 새로운 임펄스 신호를 수신하기 전에 2개 이상의 클록 에지를 출력하면, 클록 출력이 너무 빠르게 되어, 퀀텀 값만큼 감소된다.

이 구성에서, 주파수 검출기(204)는 주파수 차원에서 직접 입력 주파수를 검출하는 반면, NCO(212)는 입력 펄스의 타이밍에 기초하여 퀀텀 값만큼 출력 클록을 증분 또는 감소시킴으로써 주파수 차원에서 주파수를 직접 조정하는 것에 유의한다. 따라서, NCO(212)는 f_Sin와 동일한 주파수의 출력 클록을 생성할 수 있다. 출력 클럭은 올바른 주파수에 동기화될 수 있을지라도, f_Sin와 위상이 맞지 않을 수 있는 것에 유의한다.

주파수 검출기(204)는 주파수 차원에서 직접 주파수를 측정하기 때문에, 지터와 루프 과도 응답 간에 루프 대역폭 트레이드-오프는 없다. 구체적으로, 주파수 검출기가 루프를 제어하기 위해 임펄스를 사용하는 것은 오버댐핑된 응답을 야기한다. 루프 대역폭 트레이드-오프는 차원-매칭(직접 측정된 주파수)과 오버댐핑된 거동과의 조합에 의해 제거된다.

위상 조정된 NCO(216)는 NCO(212)로부터의 출력 클록과 리타이머(202)로부터의 입력 클록을 수신하고, 위상 차원에서 직접 둘 사이의 위상차를 계산할 수 있다. 위상 조정된 NCO(216)는 적분기일 수 있으며, 주파수로부터 위상을 적분하기 위해 일반적인 적분 기술(예를 들어, 수치 카운터)을 사용할 수 있다. 위상 조정된 NCO(216)의 출력은 f_Sin과 주파수가 같고 위상이 같은 출력 클록 신호이다.

필터리스 DPLL(200)은 또한 평균화 필터(228) 및 록 검출(232)을 포함할 수 있다. 평균화 필터(228)는 증분 제어기(208)가 동작하는 게인을 제어하기 위해 사용될 수 있다. PLL에서, 원하는 록 값에 비교적 가깝게 되게 하기 위해 매우 공격적으로(예를 들어, 높은 게인으로) 동작시키고, 이어 일단 시스템이 원하는 록 값에 가까워지면, 게인을 줄이고 원하는 게인에 보다 정확하게 록하게 더 보수적으로 동작시키는 것이 종종 바람직하다. 따라서, 평균화 필터(228)는 증분 제어기(208)를 위한 공격적 게인을 제공함으로써 시작할 수 있는데, 이는 증분 제어기(208)로 하여금 원하는 주파수에 초기에 근접한 록을 탐색하면서 NCO(212)에 비교적 큰 값을 구동시키게 한다. 일단 평균화 필터(228)가 원하는 주파수에 근접한 록을 갖는 것으로 결정하면(예를 들어, 값 주위에서 정현파적으로 바운싱을 시작한 것으로 결정함으로써), 게인을 감소시키기 위해 증분 제어기(208)에 시그널링하고, 이에 따라 더 작은 값을 NCO(212)에 구동할 수 있다. 이것은 지터를 감소시키고 루프 과도를 개선하여, 이에 따라 NCO(212)가 f_Sin의 주파수에 더 나은 록을 탐색할 수 있게 한다. 일단 NCO(212)가 f_Sin에 록되면, 록 검출(232)은 록이 발생했다고 결정할 수 있고, 이어 록이 달성되었음을 나타내기 위해 다른 회로 성분에 시그널링할 수 있다. 필터리스 DPLL(200)은 차원적으로-매칭된 측정(예를 들면, 주파수 차원에서 주파수 측정 및 위상 차원에서 위상 측정)을 제공하기 때문에, 보다 통상적인 PLL의 경우와 같이 언더댐핑되는 대신 오버댐핑되는 것에 유의한다. 오버댐핑된 경우에, 필터리스 DPLL(200)은 이의 록 값에 점근적으로 접근하며, 임펄스의 크기가 적절한 값에 설정되는 한, 임계값 주위에서 발진하지 않는다.

위상 조정된 NCO(216)의 출력, 및 필터리스 DPLL(200)의 출력(선택적으로 추가 증폭기 요소와 함께)은 주파수 및 위상에서 f_Sin에 매칭되는 출력 클록이다.

이어 샘플 레이트 컨버터(201)는 다양한 회로 요소를 구동하기 위해 필터리스 DPLL(200)의 출력 주파수를 사용할 수 있다. 샘플 레이트 컨버터(201)는 원래의 클록 주파수에서 동작하는 출력 신호와, 다양한 서브-간격으로 클록을 샘플링할 수 있는 비트 선택(220) 둘 다를 제공할 수 있고, 따라서 입력 클럭 신호의 다양한 정수 또는 분수 값에서 동작할 수 있는 f_Sout를 제공할 수 있다. 이것은 클록 주파수의 분수 또는 클록 주파수의 배수에서 동작하는 요소와 같은, 입력 클록 주파수 이외의 주파수에서 동작하는 회로 요소를 구동하기 위해 사용될 수 있다.

델타(224)는 회로 요소가 입력 주파수의 분수에서(이의 정수 제산 또는 곱셈과는 대조적으로) 동작할 수 있게 하는 블록이다. 구체적으로, 분수 보간부(824)(도 8)는 오디오 데이터의 분수 레이트 변환을 행하기 위해 델타 값을 사용한다.

도 3은 본 명세서의 교시에 따라, 주파수 검출기(300)의 블록도이다. 주파수 검출기(300)는 도 2의 주파수 검출기(204)의 실시예일 수 있고, 또는 별도의 회로일 수 있다. 주파수 검출기(300)는 이의 입력으로서 f_Sin 및 NCO 카운트를 수신하고, 더 낮은 내부 클록 주파수에서 주파수 검출기(300)(또는 비제한적인 예로서 다른 회로)를 동작시키는 저 파워 모드 LPM을 더 제공한다. LPM은 클록 주파수의 감소에도 불구하고 DPLL의 과도 거동이 변하지 않고 유지되도록 주파수 검출기(300)의 게인을 변화시키기 위한 주파수 검출기(300)에의 제어 입력이다.

주파수 f_Sin는 외부로부터 입력된 주파수 샘플을 나타낼 수 있는 반면, NCO 카운트는 주파수 검출기 회로의 피드백을 나타낼 수 있다.

주파수 검출기(300)는 NCO 카운트가 언제 랩 어라운드하였는지를 검출하고, 또한 f_Sin의 샘플 레이트를 검출한다. 구체적으로, NCO 랩 검출(304)은 NCO 카운트가 언제 랩 어라운드하였는지를 검출하고, 따라서 전체 클록 사이클을 나타낸다. NCO 랩 검출(304)은 NCO 카운터에 랩을 검출할 때 클록 에지와 같은 펄스를 출력한다.

검출기(308)는 NCO 카운트가 먼저 랩하는지 아니면 새로운 펄스가 들어왔는지에 따라 양의 값 또는 음의 값을 출력한다.

검출기(308)가 먼저 NCO 랩 검출(304)로부터 랩 펄스를 수신하면, 현재 클록 주파수가 너무 빠르다고 결정한다. 따라서, 이 경우, 클럭 주파수가 느려져야 함을 나타내는, 크기 k의 펄스를 의미하는, -k의 값을 출력한다. 이것은 "다운" 신호라 언급될 수 있고 주파수가 감소되어야 한다는 것을 나타낸다.

대신에, 검출기(308)가 먼저 f_Sin를 수신하면, 현재 주파수가 너무 느린 것으로 결정한다. 이 경우, 주파수가 "업"으로 구동되거나 또는 증가되어야 함을 나타내는, +k의 펄스를 출력한다.

선택가능한 크기 및 플러스 또는 마이너스의 극성을 갖는 검출기(308)의 출력 f_Sin은 증분을 제어하거나 NCO가 f_Sin의 정확한 주파수에 도달하도록 시도하기 위해 사용될 수 있다. 이 경우, k는 효과적으로 주파수 검출기의 게인이다. 더 높은 k는 가 더 빠른 록을 의미한다. 그러나 k가 높을수록 주파수는 더 넓은 스윙을 갖고 타겟 주파수 주위에서 "바운싱"할 것이다. k가 낮을수록, 주파수 검출기(300)는 타겟 주파수를 더 느리게 탐색하지만 더 나은 지터 감소를 갖는다.

일부 경우에, 주파수 검출기(300)는 둘 이상의 모드에서 동작하도록 구성될 수 있다. 제1 "고속" 모드에서, 주파수 검출기(300)는 높은 게인(즉, k에 대한 큰 값)으로 동작하여, 따라서 타겟 주파수를 보다 공격적으로 탐색한다. 이것은 타겟 주파수 위 아래로 더 큰 스윙의 대가로 온다. 그러나 이 모드가 회로가 안정 모드에서 동작할 것으로 예상되지 않고 타겟 주파수를 탐색하고 있는 것인 "초기화" 스테이지를 나타낼 수 있으므로, 이 더 큰 스윙은 허용될 수 있다. 회로는 대부분의 경우 이 초기화 모드가 인간이 인식할 수 없는 짧은 시간(예를 들면, 수십 밀리초) 동안만 지속되도록 구성할 수 있기 때문에, 신호 내 이 초기 노이즈는 문제가 되지 않을 수 있다. 일단 주파수 검출기(300)가 타겟 주파수에 충분히 가까워지면, 타겟 주파수에 보다 점진적으로 그러면서도 훨씬 더 나은 과도 응답을 갖고 접근하게 될 "저속" 모드로 되돌아간다. 이것은 시스템이 더 나은 과도 응답 및 더 나은 지터 제거를 갖도록 k의 값을 크게 낮춤으로써 달성할 수 있다. 일단 시스템이 타겟 주파수 f_Sin에 록하면, k의 매우 작은 값으로 동작할 수 있어, 타겟 주파수 자체의 작은 분수에 불과한 타겟 주파수 위 아래로의 이동을 갖고 탁월한 지터 제거 및 과도 응답을 제공할 수 있다.

주파수 검출기(300)는 전형적인 위상 주파수 검출기(PFD)가 아닌 것에 유의한다. 현존 PLL에서 PFD가 사용될 때, 일단 출력 주파수가 록/안정화되었으면, PFD는 올바른 출력 주파수를 유지하기 위해 입력 대 출력의 위상에서 미소한 변화에 응답하는 위상 검출기로서 효과적으로 동작한다. 즉, PFD는 위상의 함수로서 동작한다. 그러나, 검출기(308)는 위상으로부터 추출함으로써 위상 차원에서 주파수를 검출하지 않는다. 그보다는, 검출기(308)는 주파수 차원에서 직접 주파수를 검출한다. 이것은 입력 주파수와 NCO 랩 이벤트 -이들 둘 다 이들의 신호의 주파수의 펄스를 제공한다- 의 존재에만 응답한다. 검출기(308)는 이들 펄스에만 감응하기 때문에, 주파수의 함수로서 직접 동작한다.

도 4는 본 명세서의 교시에 따라, 주파수 검출기(400)를 도시하는 블록도이다. 주파수 검출기(400)는 예를 들어 도 2의 주파수 검출기(204) 및 증분 제어기(208)를 포함하는 실시예를 나타낼 수 있다. 주파수 검출기(400)는 도 3의 NCO 랩 검출(304) 및 검출기(308)와 실질적으로 유사할 수 있는 NCO 랩 검출(404) 및 검출기(408)를 포함한다. 가산기(410), 데이터("D") 플립-플롭(412), 및 논리 OR 게이트(414)가 함께 증분 제어기(208)의 기능을 제공하기 위한 추가 요소를 제공할 수 있다.

이 구성에서, D 플립-플롭(412)은 적분기로서 동작한다. 구체적으로, 가산기(410)는 검출기(408)의 k 출력을 수신하고, 추가 입력으로서 D 플립-플롭(412)의 비-반전("Q") 출력을 수신한다. 가산기(410)는 이들 입력을 합산하여 D 플립-플롭(412)의 D 입력에 제공한다.

D 플립-플롭(412)의 인에이블 입력은 OR 게이트(414)에 결합된다. 따라서, OR 게이트(414)의 출력이 하이일 때, D 플립-플롭(412)은 인에이블된다. OR 게이트(414)의 출력이 로우일 때, D 플립-플롭(412)이 디스에이블된다.

OR 게이트(414)는 이의 입력으로서 NCO 랩 검출(404)의 출력 펄스 및 f_Sin의 펄스를 수신한다. 따라서, 신호 중 어느 하나가 펄스될 때, OR 게이트(414)의 출력은 하이가 된다. 검출기는 전형적인 위상 검출기가 행하는 것과 같이 신호 자체를 XOR 하지 않고, f_Sin의 에지/펄스 이벤트 및 NCO 랩에 기초하여 임펄스를 공급한다. 이것은 오버댐핑된 응답이 생성한다. 플립-플롭(412)은 이들 신호 이벤트에서만 인에이블된다.

이 구성의 결과로서, 적분기 값은 f_Sin 펄스에서 증가된다. 적분기 값은 NCO 랩 이벤트에서 감소된다. 주파수 검출기(400)의 출력은 증분 신호이다.

도 5는 본 명세서의 교시에 따라, DPLL의 선택된 요소를 도시하는 블록도이다. 주파수 검출기(500)는 증분 제어기(208)와 NCO(212)가 조합된 주파수 검출기(204)의 예일 수 있거나, 상이한 회로일 수 있다. 주파수 검출기(500)는 NCO 랩 검출(504), 검출기(508), 가산기(510), D 플립-플롭(512), 및 OR 게이트(514)를 포함하며, 이는 각각 도 4의 요소(404, 408, 410, 412, 414)와 실질적으로 유사할 수 있다. 새로 추가된 요소(516, 520)는 NCO(212)의 기능적 등가를 제공한다.

가산기(516) 및 D 플립-플롭(520)은 또 다른 적분기를 제공하는데, 이는 이들의 출력으로서, NCO 랩 검출(504)에의 입력인 NCO 카운트 신호를 제공한다.

가산기(516)는 이의 입력으로서 D 플립-플롭(512)으로부터 증분 펄스, 및 D 플립-플롭(520)의 비반전("Q") 출력으로부터 NCO 카운트의 피드백을 수신한다. 이들 두 신호의 합은 D 플립-플롭(520)의 D 입력에 제공된다. D 플립-플롭(520)의 출력은 NCO 카운트 신호이며, 이는 NCO 랩 검출(504)을 구동하기 위해 사용된다.

이 피드백 구성은 주파수 제어 루프를 완성한다.

위에서 논의된 바와 같이, NCO 카운트는 고속 또는 저속 모드에서 동작할 수 있다. 저속 방향에서 록하였을 때는 NCO 속도를 높이기 위해 증분기엔 일반적으로 더 많은 "업" 신호가 있다. 고속 방향에서 록하였을 때, NCO를 느리게 하기 위해 증분기에는 더 많은 "다운" 신호가 있다. 결국 NCO 카운트와 f_Sin는 거의 1:1 비율에 도달한다(즉, NCO 카운트 펄스는 대략 f_Sin 펄스만큼 빈번하게 발생한다). 이 시점에서, f_Sin의 위치는 NCO 램프를 따라 두 지점 사이에서 앞뒤로 바운싱을 시작한다. 관측된 f_Sin에서 순시적 증가는 더 많은 "m+1" 증분을 야기하고, 이는 NCO 속도가 증가시킨다. 즉, m+1는 경사 증가를 나타낸다. 관측된 f_Sin의 순시적 감소는 더 많은 "m" 증분을 야기하여, 이는 NCO 속도를 감소시킨다. 달리 말하여, m는 m+1보다 경사가 작아, 덜 공격적인 k를 나타낸다. 록하는 행동은 다음에 의해 수학적으로 설명될 수 있다.

t₁<t₂이라면, f_{s_in}은 NCO보다 더 느리며; T₂>T₁을 원한다:

t₁>t₂이라면, f_s _{_in}은 NCO보다 더 빠르며; T₂<T₁을 원한다:

도 6은 본 명세서의 교시에 따라, PLL(600)의 상세도를 도시한 블록도이다. PLL(600)은 주파수 검출기(204), 증분 제어기(208), NCO(212) 및 도 2의 위상 조정된 NCO(216), 또는 다른 회로를 포함하는 실시예를 나타낼 수 있다. PLL(600)은 NCO 랩 검출(604), 검출기(608), 가산기(610), D 플립-플롭(612), OR 게이트(614), 가산기(616) 및 D 플립-플롭(620)을 포함하며, 이들은, 각각, 도 5의 요소(504, 508, 510, 512, 514, 516, 520)와 실질적으로 유사할 수 있다. PLL(600)에는 가산기(624), D 플립-플롭(628), 및 위상 조정기(632)가 새롭게 추가된다.

가산기(624), D 플립-플롭(628), 및 위상 조정기(632)는 위상 조정된 NCO(216), 또는 다른 회로의 실시예를 나타낼 수 있다. 가산기(624)는 D 플립-플롭(620)으로부터 NCO 카운트 출력을 수신하고, 위상 조정기(632)로부터 +p 또는 -p(예를 들어, 증가된 위상 또는 감소된 위상) 신호를 입력으로서 수신한다. 이들 신호의 합은 D 플립-플롭(628)의 D 입력에 제공된다. D 플립-플롭(628)의 비반전("Q") 출력은 위상 조정기(632)에 NCO 오프셋 펄스로서 제공된다. 이들 요소는 위상 일관성을 위해 위상 검출 및 오프셋을 제공한다.

NCO 루프는 f_Sin에 대해 임의의 위상에 록할 수 있기 때문에(위상은 f_Sin와 로컬 클록(mclk) 사이의 비율의 "분수" 부분을 나타낸다), 제2 위상 조정된 NCO가 오프셋과 함께 추가된다. f_Sin와 제2 NCO 사이의 위상이 모니터링되고, 증분 오프셋 조정은 f_Sin에 대한 NCO 카운트의 차이간에 일관된 위상 정도를 유지하기 위해 행해진다. 이 구성에서, 위상 조정기(632)는 NCO 오프셋과 f_Sin 사이의 일관된 180°위상차를 유지하도록 구성된다. 이 180°위상차는 신호들을 위상을 벗어나도록 직접 정렬한다. 이것은 특히 데이터 전송을 용이하게 하는 것과 관련하여 디지털 신호 처리에서 도움을 줄 수 있다. 그러나, 이것은 비제한적인 예로서 이해되어야 하고, 위상 조정기(632)는 NCO 오프셋 및 f_Sin를 서로에 대해 임의의 원하는 위상으로 유지하도록 구성될 수도 있을 것이다. 예를 들어, NCO 오프셋은 직접 f_Sin와 동위상을 유지하거나 0°와 360°사이의 임의의 다른 위상 각도로 유지될 수도 있을 것이다.

도 7은 본 명세서의 교시에 따라, PLL(700)의 상세도를 도시한 블록도이다. PLL(700)은 도 2의 주파수 검출기(204), 증분 제어기(208), NCO(212), 위상 조정된 NCO(216), 평균화 필터(228), 및 록 검출기(232)의 요소들, 또는 상이한 회로를 나타낼 수 있다.

PLL(700)은 NCO 랩 검출(704), 검출기(708), 가산기(710), D 플립-플롭(712), OR 게이트(714), 가산기(716), D 플립-플롭(720), 가산기(724), D 플립-플롭(728), 및 위상 조정기(732)를 포함하며, 이들은 도 6의 요소(604, 608, 610, 612, 614, 616, 620, 624, 628, 632)와 실질적으로 유사하다.

PLL(700)은 NCO 랩 검출(736), 1:1 검출기(744), 홀드오프(740), 및 가산기(752) 및 D 플립-플롭(750)을 포함하는 평균화 블록(748)을 더 추가한다.

NCO 랩이 충분한 샘플들을 위해 하나의 f_Sin 윈도우 내에 남아 있을 때, 루프는 록된 것으로 간주된다. 따라서, NCO 랩 검출(736)은 NCO가 랩 어라운드할 때를 검출한다. 이것은 704와 유사하거나 동일한 기능일 수 있으며, 일부 경우엔, NCO 랩 검출(736)은 NCO 랩 검출(704)로부터의 추가 출력에 의해 간단히 제공될 수 있다. 1:1 검출기(744)는 또한 f_Sin를 수신하고, NCO 랩 및 f_Sin이 충분한 수의 사이클에 대해 1:1 비율로 매칭된 때를 검출한다.

평균화 회로(748)는 다수의 사이클에 대해 적분 덤프 평균을 검출하는 적분 덤프 록 검출기이다(도 2의 필터리스 DPLL(200)의 평균화 필터(228) 참조). 평균화 회로(748)에 의해 결정된 바와 같이 NCO 랩 및 f_Sin가 충분한 수의 사이클에 대해 1:1 비를 가질 때, 루프는 록된 것으로 간주된다. 이 시점에서, 주파수 검출기 게인(k)을 감소될 수 있다. 그러나 k에 순시적이고 급격한 감소는 실질적 과도를 구동할 수 있다. 따라서, 평균화 회로(748)는 다수의 사이클에 걸쳐 평균화된 출력을 제공할 수 있다.

홀드오프 블록(740)은 블록(748)의 평균 또는 검출기(708)의 k 값 간에 선택하기 위한 선택 신호를 제공한다.

동작에서, 검출기(708)가 록된 것을 검출하였을 때, 잠재적으로 실질적으로 더 작은 값으로 k를 즉시 감소시킨다. 그러나, 회로에서 과도한 노이즈를 피하기 위해, 홀드오프(740)는 평균화 회로(748)로부터의 평균 출력이 새로운 k 값 대신에 D 플립-플롭(712)에 입력으로서 선택되도록, 홀드오프 입력을 제공한다. 다수의 평균화 사이클(예를 들면, 2¹⁴평균 사이클) 후에, 시스템은 새로운 k 값으로 안정화되었고, 이어 홀드오프 신호는 검출기(708)로부터 k 출력을 선택할 수 있게 로우가 될 수 있다.

도 8은 본 명세서의 교시에 따라, 비동기 샘플 레이트 컨버터(ASRC)의 선택된 요소의 블록도이다. ASRC(800)는 DPLL(804)을 포함하는데, 이는 본 명세서에 도시된 PLL 또는 DPLL 중 임의의 것을 포함할 수 있다. 예를 들어, DPLL(804)은 도 2의 필터리스 DPLL(200)의 하나 이상의 요소를 포함할 수 있다.

도 2의 샘플 레이트 컨버터(201)에 도시된 바와 같이, 필터리스 DPLL(200)은 분할된 샘플 레이트 출력을 제공하는 비트 선택 블록(220)을 포함할 수 있다. 예를 들어, 비트 선택(220)은 DPLL(804)에 의해 제공된 클록 레이트의 1/2, 1/4, 1/8, 또는 일부 다른 분수 또는 배수의 출력 비트를 제공할 수 있다. 이들 오버샘플 또는 언더샘플된 레이트는 본 명세서의 교시에 따라 샘플 레이트 컨버터와 같은 ASRC(800)의 여러 요소들에 제공될 수 있다. ASRC(800)는 예를 들어 도 2의 필터리스 DPLL(200) 또는 또 다른 회로에 의해 제공될 수 있는 DPLL(804)을 포함한다. 필터리스 DPLL(200)에 도시된 바와 같이, 비트 선택 블록(220)은 위상 조정된 NCO 클록의 분수 또는 배수 출력을 구동하기 위해 제공될 수 있다. 예를 들어, 비트 선택(220)은 클록의 1/2, 1/4, 1/8, 1/3 또는 임의의 다른 분수, 또는 클록의 배수의 주파수를 구동할 수 있다. 도 8의 ASRC(800)에 도시된 바와 같이, DPLL(804)은 ASRC(800) 내의 다양한 요소에 적절한 클록 신호를 제공할 수 있다. 이들 요소는 음성를 포함한다.

ASRC(800)이 입력 오디오 데이터의 샘플 레이트를 변경하기 때문에, 필터링은 이미징 및 앨리어싱 아티팩트를 제거한다. 이것은, 다른 블록이 다른 목적을 위해 사용될 수도 있지만, 복수의 스테이지에 의해, 예를 들면, 정수 보간(808), 분수 보간(812), 및 정수 데시메이션(824)에 의해 제공될 수 있다.

필터리스 DPLL(804)은 정수 보간(808), 분수 보간(812), 및 정수 데시메이션(824) 각각에 적절한 클록(예를 들어, 풀 클록 또는 분수 클록)을 구동한다. DPLL로부터의 비트 선택 출력은, 적절할 때, 상이한 스테이지를 구동할 수 있고, 델타 출력(224, 도 2)은 분수 보간 스테이지(812)에서 분수를 제어한다.

도 9는 본 명세서의 교시에 따라, 헤드셋을 조작하는 사용자를 도시한 것이다. 개시된 실시예는 오디오 서브시스템의 잠재적 사용 경우를 도시하는데, 이는 여기에 도시된 하나 이상의 DPLL을 포함하여 도 9에 도시된 요소의 일부 또는 전부를 비제한적인 예로서 포함할 수 있다. 이 예시에서, 사용자(904)는 헤드셋(908)을 조작한다. 헤드셋(908)은 오디오 입력(910)을 제공할 수 있는 오디오 소스(912)에 연결한다.

오디오 소스(912)는, 예시적이고 비제한적인 예로서, 홈 엔터테인먼트 센터 스피커, 포터블 스피커, 콘서트 스피커, 셀 폰, 스마트폰, 포터블 MP3 플레이어, 임의의 다른 포터블 음악 플레이어, 태블릿, 랩탑, 또는 포터블 비디오 디바이스일 수 있다. 오디오 소스(912)는 또한 이를테면 의료 분야에 사용되는 디바이스, 통신을 위해 사용되는 디바이스, 제조 맥락에서 사용되는 디바이스, 파일럿 헤드셋, 아마추어 라디오, 임의의 다른 종류의 라디오, 스튜디오 모니터, 음악 또는 비디오 제작 장치, 딕타폰, 또는 오디오 신호의 전자적 전달을 용이하게 하는 임의의 다른 디바이스와 같은, 비-엔터테인먼트 디바이스일 수도 있을 것이다.

오디오 입력(910)은 예를 들어 비제한적 예로서 표준 3.5mm 오디오 잭(또는 다른 오디오 잭), 7mm 잭, 또는 2-프롱 비행기 헤드폰 잭을 통해 제공되는 아날로그 오디오 입력일 수 있다. 오디오 입력(910)은 범용 직렬 버스(USB), 블루투스, 이더넷, 또는 다른 디지털 유선 또는 무선 통신 매체를 통해 제공되는 디지털 데이터와 같은 디지털 오디오일 수도 있을 것이다.

오디오 입력(910)은 헤드셋(908)에 제공되고, 사용자(904)는 헤드셋(908)을 통해 오디오를 청취 또는 모니터링한다. 헤드셋(908)은 예시적이고 비제한적인 예로서, 이어버드, 헤드폰, 핸즈프리 디바이스, 음성 및 오디오 능력을 구비한 헤드셋, 블루투스 헤드셋, 일부 다른 무선 헤드셋, 또는 다른 오디오 청취 디바이스일 수 있다. 헤드셋(908)이 예시로서 제공되지만, 스피커 또는 다른 파형 드라이버를 포함하는 임의의 적합한 오디오 드라이버가 본원에서 사용될 수도 있음에 유의한다. 또한, 본 명세서의 교시로부터 이익을 얻는 신호 처리 응용의 예로서 오디오가 여기에서 예시되어 있지만, 다른 응용도 이용가능하다는 것을 이해해야 한다. 예를 들어, 표준 무선 검출 및 레인징(레이더), 광 검출 및 거리 레인징(라이더), 그라운드 관통 레이더, 서베잉, 광물 탐사, 신호 컨디셔닝, 신호 생성, 및 많은 다른 응용은 주기적 파형의 생성, 처리 및 샘플링을 포함한다. 이들 응용들 중 어느 것이든 본원의 교시로부터 이익을 얻을 수 있을 것이다.

일부 경우에, 사용자(904)는 주변 노이즈(916)를 경험하는 환경에 있을 수 있다. 주변 노이즈(916)는 사용자(908)의 헤드셋(906)의 사용 및/또는 향유를 어느 정도 간섭할 수 있다. 단지 하나의 예시적이고 비제한적인 예를 제공하기 위해, 사용자(904)는 비행기에서 음악을 듣거나 비디오를 시청하고 있을 수 있다. 비행기에는 엔진 사운드, 다른 승객 또는 승무원의 대화로부터의 노이즈, 및 다른 주변 비행기 사운드를 포함하여 사용자가 오디오나 비디오를 즐기는 것을 방해하는 많은 주변 사운드가 있다. 헤드셋(908)의 유틸리티를 향상시키고, 일부 경우에 오디오 입력(910)의 사용자의 즐거움을 증가시키기 위해, 헤드셋(908)은 노이즈 소거를 제공할 수 있다. 노이즈 소거는 오디오 입력(910)으로부터 주변 노이즈가 어느 정도 필터링되는 방법이다. 이것은 수동 및 능동 노이즈 소거를 모두 포함할 수 있다. 수동 노이즈 소거는, 예를 들어, 패딩, 커버, 및 주변 노이즈를 수동적으로 차단하는 다른 요소와 같은 구조적 성분을 포함할 수 있는 헤드셋(908)의 구조에 의해 제공될 수 있다.

능동 노이즈 소거(능동 노이즈 감소라고도 함)는 주변 노이즈(916)을 샘플링하고 주변 노이즈(916)에 가능한한 가깝게 매칭되고 주변 노이즈(916)과 직접 위상이 다른 파형을 생성함으로써 전자적으로 제공될 수 있다. 오디오 입력(910)에 노이즈 소거 신호를 믹싱함으로써, 헤드셋(908)은 주변 노이즈(916)와의 파괴적 간섭을 경험한다. 이것은 사용자(904)가 주변 노이즈(916)으로부터 방해받지 않고 오디오 입력(910)을 더 잘 들을 수 있게 하는 유리한 효과를 갖는다.

도 10은 본 명세서의 교시에 따라, 노이즈 소거 헤드셋의 블록도이다. 노이즈 소거 헤드셋(1000)은 도 9의 헤드셋(908)의 예 또는 실시예, 또는 임의의 다른 적절한 회로 또는 구조일 수 있다.

노이즈 소거 헤드셋(1000)은 청취를 위해 사용자에게 출력되는 실제 오디오 파형을 구동하는 드라이버(1030)를 포함한다. 여기에서 드라이버(1030)는 노이즈 소거 헤드셋(1000)의 드라이버로서 도시되어 있지만, 임의의 적합한 정현 파형 드라이버일 수도 있음에 유의한다. 이것은 오디오 드라이버, 기계식 드라이버, 또는 전기 신호 드라이버일 수도 있을 것이다. 유사하게, 노이즈 소거 헤드셋(1000)이 본 명세서의 교시의 예시적인 응용으로서 제공되지만, 이것은 비제한적인 예인 것으로서 이해되어야 한다. 도 1에서와 같이, 다른 응용은 예시적인 예로서, 홈 엔터테인먼트 센터 스피커, 포터블 스피커, 콘서트 스피커, 셀폰, 스마트폰, 포터블 MP3 플레이어, 임의의 다른 포터블 음악 플레이어, 태블릿, 랩탑, 또는 포터블 비디오 디바이스를 포함할 수 있다. 비-엔터테인먼트 응용은 의료 분야에서 사용되는 디바이스, 통신을 위해 사용되는 디바이스, 제조 맥락에서 사용되는 디바이스, 파일럿 헤드셋, 아마추어 라디오, 임의의 다른 종류의 라디오, 스튜디오 모니터, 음악 또는 비디오 제작 장치, 딕타폰, 또는 오디오 신호의 전자적 전달을 용이하게 하는 임의의 다른 디바이스를 포함할 수 있다.

도 10에 대한 나머지 설명에서, 본원에 교시는 노이즈 소거 헤드셋(1000)에 구현되는 것으로 가정한다. 이 경우, 드라이버(1030)는 소형 헤드셋 드라이버일 수 있다.

이전의 도면들에 도시된 바와 같이, 노이즈 소거 헤드셋(1000)은 노이즈 소거 헤드셋(1000)의 유틸리티 또는 즐거움을 가로막거나 감소시킬 수 있는 주변 노이즈를 받을 수 있다. 따라서, 노이즈 소거 헤드셋(1000)은 환경으로부터 주변 노이즈를 이것이 소거될 수 있도를 수신하는 노이즈 픽업(1004)을 포함한다. 노이즈 픽업(1004)은 주변 노이즈를 능동 노이즈 소거(ANC)/신호 프로세서(1020)에 제공할 수 있다. 신호 프로세서(1020)는 예를 들어 디지털 및 아날로그 오디오 입력을 수신하고, 인코딩 및/또는 디코딩하고, 능동 노이즈 소거를 제공하고, 다른 신호 컨디셔닝(예를 들어, 오디오 향상을 포함한)을 제공하고, 결과적인 오디오 신호를 아날로그 파형으로서 드라이버(1030)에 구동하는, 믹싱-신호 회로일 수 있다.

노이즈 소거 헤드셋(1000)은 직접 아날로그 오디오 입력을 수신하기 위해 사용되는 오디오 잭(1008)을 포함한다. 아날로그 오디오 입력이 수신되는 경우, 아날로그 데이터는 ANC/신호 프로세서(1020)에 직접 제공되고, 오디오에 신호 처리가 수행된다. 이것은 신호를 인코딩, 디코딩 또는 처리할 뿐만 아니라, 신호를 디지털 포맷으로 변환하는 것을 포함함에 유의한다. 일부 경우에, 신호 처리는 디지털 도메인에서가 아니라 아날로그 도메인에서 수행됨에 유의한다.

일부 경우에, 노이즈 소거 헤드셋(1000)은 또한 디지털 데이터 인터페이스(1012)를 포함한다. 디지털 데이터 인터페이스(1012)는 예를 들어 USB, 이더넷, 블루투스, 또는 다른 유선 또는 무선 디지털 데이터 인터페이스일 수 있다. 디지털 오디오 데이터가 노이즈 소거 헤드셋(1000)에서 수신되었을 때, 데이터는 아날로그 도메인에서 직접 처리될 수 없다. 따라서, 이 경우에, 오디오 신호의 인코딩 및 디코딩을 제공할 수 있고, 일부 경우엔, 디지털 도메인 오디오 데이터를 ANC 신호 프로세서(1020)에서 아날로그 도메인에서 처리될 수 있는 아날로그 도메인 오디오 데이터로 변환하는 오디오 코덱(1016)에 데이터가 제공될 수 있다.

도 11은 본 명세서의 교시에 따라, 오디오 프로세서의 선택된 요소의 블록도이다. 오디오 프로세서(1100)는 본원에 기술된 필터리스 DPLL을 포함하여 이 명세서의 교시로부터 이익을 얻을 수 있는 회로 또는 응용의 예이다.

오디오 프로세서(1100)의 선택된 요소만이 여기에 도시되었다. 이것은 도면을 단순화하고 어떤 성분에 대한 응용을 설명하기 위한 것이다. 이 도면에서 어떤 성분의 사용은 이들 성분이 필요하다는 것을 의미하는 것으로 의도되지 않으며, 어떤 성분의 생략은 이들 성분이 생략되어야 함을 의미하려는 것이 아니다. 또한, 본원에 도시된 블록은 일반적으로 전적으로 기능적이며, 모든 경우에 개별 또는 잘 정의된 회로를 나타내지 않을 수 있다. 많은 전자 시스템에서, 다양한 성분 및 시스템은 서로에게 피드백 및 신호를 제공하며, 따라서 어디에서 하나의 시스템 또는 서브시스템이 끝나고 또 다른 시스템이 시작하는지를 정확하게 결정하는 것은 항시 가능하지는 않다.

예시적인 예로서, 오디오 프로세서(1100)는 마이크로폰 입력을 위한 DC 바이어스를 생성하는 마이크로폰 바이어스 생성기(1108)를 포함한다. 이것은 헤드셋과 같은 마이크로폰 및 스피커를 모두 갖는 실시예를 위한 것이며, 마이크로폰 바이어스 생성기(1108)는 마이크로폰이 정확한 전압에서 동작하는 것을 보장하는 것을 돕는다.

파워 관리자(1112)는 파워 컨디셔닝, DC 출력 전압과 같은 정상 전압 서플라이, 및 다른 시스템 성분에의 파워 분배를 제공한다.

저 드롭아웃(LDO) 전압 레귤레이터(1116)는 다른 시스템 성분에 적절한 전압이 제공되도록 하는 것을 돕는 전압 레귤레이터이다.

PLL(1140) 및 클록 발진기(1144)는 함께하여, 회로 내에서 동작하기 위한 로컬 클록 신호인 mclk를 제공할 수 있다. PLL(1140)이 본 명세서에서 설명된 바와 같이 필터리스 DPLL일 수 있지만, 보다 통상적인 설계의 단순한 아날로그 PLL일 수도 있음에 유의한다.

멀티플렉서(1128)는 예를 들어 디지털 마이크로폰 입력(1104) 및 아날로그-디지털 컨버터(ADC) 입력(1124)으로부터의 입력을 멀티플렉싱한다. 이것은 아날로그 또는 오디오 입력을 수신하는 능력을 제공한다.

직렬 I/O 블록(1156)은 2개의 개별 블록, 즉 1156-1 및 1156-2로 분할된다. 직렬 I/O 블록(1156)은 직렬화된 디지털 데이터를 송수신하며, 상이한 입력 및 출력 클록을 가질 수 있다. 직렬 I/O 블록(1156)은 여기에서는 입력을 수신하고 출력을 구동하는 것을 설명하기 위해 2개의 개별 블록으로서 도시되어 있지만, 2개의 기능은 실제로 입력 및 출력 핀 모두를 갖는 단일의 개별 블록 또는 다른 구성에 위치될 수 있다. 유사하게, 양방향 ASRC(1160)는 2개의 논리 블록, ASRC(1160-1, 1160-2)로 분할된다. 직렬 I/O 블록(1156)에서와 같이, 이들은 실제로 단일 이산 블록 상에 위치될 수 있다. ASRC(1160)의 양방향 특성을 설명하기 위해 2개의 논리 블록이 여기에 별도로 도시된다. 어느 방향으로든 클록에 위상 및/또는 주파수 미스매칭이 있을 수 있으므로, ASRC(1160-1)은 클록을 직렬 I/O 블록(1156-1)에 구동하여 따라서 수신기의 클록을 매칭시킨다. ASRC(1160-2)는 클럭을 직렬 I/O 블록(1156-2)에 구동할 수 있고, 따라서 발신자의 클럭에 매칭시킬 수 있다.

양방향 ASRC(1160)는 입력 ASRC 및 출력 ASRC를 모두 포함하고, 예시적인 비제한적 예로서, 도 2의 샘플 레이트 컨버터(SRC)(201) 및/또는 도 8의 ASRC(800)와 같은 ASRC의 서로 구별되는 실시예들을 포함할 수 있다. ASRC(1160)는 예시로서, 도 2의 필터리스 DPLL(200)과 같은 하나 이상의 필터리스 DPLL을 포함할 수 있다.

양방향 ASRC(1160)은 컨버터가 놓인 시스템에 비동기적인 신호의 샘플링 레이트를 변환할 수 있기 때문에 비동기적이다. 즉, ASRC에의 소스 데이터(또는 DPLL에의 소스 'f_Sin')는 동일한 클럭을 통해 ASRC의 시스템에 결합되지 않은 외부 시스템에서 올 수 있다. 따라서 두 시스템은 어떤 점에서도 타이밍 관점에서 명시적으로 동기화될 필요는 없다. 변환되는 샘플링 주파수들 간에 관계는 넓은 범위의 분수에 걸쳐 있을 수 있으며 임의의 특정한 분수 또는 배수에 고정될 필요는 없다. DPLL가 두 샘플 레이트 간의 관계를 지속적으로 모니터링하고 그에 따라 자체 조정하기 때문에 ASRC가 이를 수행할 수 있다.

I/O 신호 라우팅(1136)은 오디오 프로세서(1100)의 다양한 성분들 사이에 신호의 라우팅을 제공한다. I/O 신호 라우팅(1136)은 디지털 오디오 출력 신호를 디지털-아날로그 컨버터(DAC)(1164)에 제공하고, 이는 디지털 오디오를 아날로그 오디오로 변환하고, 이어 아날로그 오디오를 출력 증폭기(1170)에 구동하여 오디오 파형을 드라이버에 구동한다.

DSP 코어(1148)는 입력/출력 신호를 수신하고 오디오 처리를 제공한다. DSP 코어(1148)는 예시적이고 비제한적인 예로서 바이쿼드 필터, 리미터, 볼륨 제어, 및 오디오 믹싱을 포함할 수 있다. 오디오 처리는 인코딩, 디코딩, 능동 노이즈 소거, 오디오 향상, 및 다른 오디오 처리 기술을 포함할 수 있다. 일부 경우 사용자가 선택할 수 있는 내부 기능의 제어를 위해 제어 인터페이스(1152)가 제공된다. 제어 인터페이스(1152)는 또한 자체-부팅 기능을 제공할 수 있다.

도면을 참조하여 위에서 논의된 활동은 오디오 신호 처리를 수반하는 임의의 집적회로에 적용가능하고, 다른 종의 신호 처리(예를 들어, 제스처 신호 처리, 비디오 신호 처리, 오디오 신호 처리, 아날로그-디지털 변환, 디지털-아날로그 변환))를 수행하는 회로, 특히 전용 소프트웨어 프로그램 또는 알고리즘 -이 중 일부는 디지털화된 실시간 데이터 처리와 관련될 수 있다- 을 실행할 수 있는 것들과 더 조합될 수 있음에 유의한다. 어떤 실시예는 멀티-DSP, 멀티-ASIC, 또는 멀티-SoC 신호 처리, 플로팅 포인트 처리, 신호/제어 처리, 고정된-기능 처리, 마이크로컨트롤러 응용, 등에 관계될 수 있다. 어떤 맥락에서, 본원에서 논의된 특징은 오디오 헤드셋, 노이즈 소거 헤드폰, 이어버드, 스튜디오 모니터, 컴퓨터 오디오 시스템, 홈 시어터 오디오, 콘서트 스피커, 및 다른 오디오 시스템 및 서브시스템에 적용가능할 수 있다. 본원에 교시는 또한 의료 시스템, 과학 기기, 무선 및 유선 통신, 레이더, 산업 프로세스 제어, 오디오 및 비디오 장비, 전류 감지, 기기(매우 정밀할 수 있는), 및 다른 디지털-처리-기반 시스템과 같은, 다른 시스템 또는 서브시스템과 조합될 수 있다.

또한, 위에서 논의된 어떤 실시예는 오디오 또는 비디오 장비, 의료 이미징, 환자 모니터링, 의료 기기, 및 가정 건강관리를 위한 디지털 신호 처리 기술에 제공될 수 있다. 이것은 예를 들어 폐 모니터, 가속도계, 심박수 모니터, 또는 페이스메이커를 이들을 위한 주변장치와 함께 포함할 수도 있을 것이다. 다른 응용은 안전 시스템(예를 들면, 안정성 제어 시스템, 운전자 보조 시스템, 제동 시스템, 모든 종류의 인포테인먼트 및 내부 응용)을 위한 자동차 기술을 포함할 수 있다. 또한, 파워트레인 시스템(예를 들면, 하이브리드 및 전기 자동차 내)은 배터리 모니터링, 제어 시스템, 보고 제어, 유지보수 활동, 등에서 고정밀 데이터 변환, 렌더링, 및 디스플레이 제품을 사용할 수 있다. 또 다른 예시적인 시나리오에서, 본 개시의 교시는 생산성, 에너지 효율, 및 신뢰성을 유도하는 것을 돕는 프로세스 제어 시스템을 포함하는 산업 시장에서 적용가능할 수 있다. 소비자 응용에서, 상술한 신호 처리 회로의 교시는 이미지 처리, 자동 초점, 및 이미지 안정화(예를 들어, 디지털 스틸 카메라, 캠코더, 등)에 사용될 수 있다. 다른 소비자 응용은 홈 시어터 시스템, DVD 레코더, 및 고화질 텔레비전을 위한 오디오 및 비디오 프로세서를 포함할 수 있다. 다른 소비자 응용은 진보된 터치 스크린 제어기(예를 들어, 임의의 유형의 포터블 미디어 디바이스를 위한)를 포함할 수 있다. 따라서, 이러한 기술은 용이하게 스마트폰, 태블릿, 보안 시스템, PC, 게이밍 기술, 가상현실, 시뮬레이션 훈련, 등의 일부가 될 수도 있을 것이다.

구현예

다음 예는 예시로서 제공된다.

예 1은 루프-대역폭 트레이드오프를 피하도록 적응된 디지털 위상-록 루프(DPLL) 회로를 포함하며, 회로는 외부 주파수 입력 및 피드백 주파수 입력을 가지며, 외부 주파수 입력과 피드백 주파수 입력 간에 주파수 차이를 측정하여 임펄스 신호를 구동하는 회로를 포함하며, 임펄스 신호는 차이가 양이라면 제1 종들이고 차이가 음이라면 제2 종들인, 주파수 차원 주파수 검출기; 및 출력 클록을 구동하고 임펄스 신호에 응답하여 출력 클록의 주파수를 조정하는 회로를 포함하는 NCO(number-controlled oscillator)로서, NCO의 출력은 주파수 차원 주파수 검출기의 피드백 주파수 입력을 제공하는, NCO를 포함한다.

예 2는 예 1의 DPLL 회로를 포함하고, 주파수 차원 주파수 검출기는 NCO 카운터가 랩 어라운드된 것을 결정하기 위해 랩 검출기를 포함한다.

예 3은 예 1의 DPLL 회로를 포함하며, 제1 종은 양이고 제2 종은 음이다.

예 4는 예 1의 DPLL 회로를 포함하고, 차이를 측정하기 위한 회로는 증분 제어기를 제공하기 위한 적분기를 포함한다.

예 5는 예 1의 DPLL 회로를 포함하고, 외부 주파수 입력에 대한 출력 클록의 위상을 조정하기 위해 위상 조정 NCO 회로를 더 포함한다.

예 6은 예 5의 DPLL 회로를 포함하고, 위상 조정 NCO는 외부 주파수 입력에 대해 출력 클록을 180도로 조정하도록 구성된다.

예 7은 예 1의 DPLL 회로를 포함하고, 주파수 차원 주파수 검출기는 구성가능한 게인 k을 제공하도록 구성된다.

예 8은 예 7의 DPLL 회로를 포함하며, 주파수 차원 주파수 검출기는 초기화 모드에서 게인 k₀을 갖고 동작하고, 출력 클록의 주파수가 n 사이클 동안 외부 입력의 주파수와 매칭되는지를 결정하여 게인을 k₁로 줄이기 위한 1:1 검출 회로를 더 포함한다.

예 9는 예 8의 DPLL 회로를 포함하고, k₀와 k₁ 사이에서 점진적으로 조정되도록 배치된 평균화 필터를 더 포함한다.

예 10은 예 7의 DPLL 회로를 포함하며, 출력 클록이 외부 입력에 록되었다는 것을 결정하기 위해 록 검출 회로를 더 포함한다.

예 11은 예 7의 DPLL 회로를 포함하며, k를 조정하기 위한 제어 입력을 더 포함한다.

예 12는 예 1의 DPLL 회로를 포함하고, 출력 클록의 배수 또는 분수를 제공하기 위한 비트 선택 회로를 더 포함한다.

예 13은 예 1의 DPLL 회로를 포함하며, 로컬 클록 주파수에서 외부 입력을 샘플링하기 위한 리타이머를 더 포함한다.

예 14는 예 1 내지 13 중 어느 하나의 DPLL 회로를 포함하는 IP(intellectual property) 블록을 포함한다.

예 15는 예 1-14 중 어느 하나의 DPLL을 포함하는 집적회로를 포함한다.

예 16은 제1 클록 레이트를 갖는 제1 클록으로부터 입력 데이터를 수신하도록 구성된 입력 포트; 제2 클록 레이트를 갖는 제2 클록으로부터 동작하도록 구성된 신호 컨디셔닝 회로; 및 제1 클록을 수신하기 위한 입력 포트 및 제2 클록을 수신하기 위한 피드백 포트를 가지며, 제1 클록 레이트와 제2 클록 레이트 간에 주파수 차이를 측정하고 임펄스를 구동하는 수단을 포함하며, 임펄스 신호는 차이가 양이면 양("업")이고, 차이가 음이면 음("다운")인 주파수 검출기; 및 임펄스에 응답하여 제2 클록 주파수를 조정하도록 구성된 NCO로서 NCO의 출력은 제2 클록을 제공하는 NCO를 포함하는, 위상 록 루프(PLL)를 포함하는, 외부 신호를 로컬 클록에 재-클럭킹하는 샘플 레이트 컨버터(SRC)를 포함한다.

예 17은 예 16의 SRC를 포함하며, 제2 클록 레이트는 제1 클록 레이트의 배수 또는 분수 값이다.

예 18은 예 16의 SRC를 포함하며, 주파수 검출기는 NCO 카운터가 랩 어라운드된 것을 결정하기 위해 랩 검출기를 포함한다.

예 19는 예 16의 SRC를 포함하며, 차이를 측정하기 위한 회로는 증분 제어기를 제공하기 위한 적분기를 포함한다.

예 20은 예 16의 SRC를 포함하며, PLL은 외부 주파수 입력에 대한 출력 클록의 위상을 조정하기 위해 위상 조정 NCO 회로를 더 포함한다.

예 21은 예 20의 SRC를 포함하며, 위상 조정 NCO는 외부 주파수 입력에 대해 출력 클록을 180도로 조정하도록 구성된다.

예 22는 예 16의 SRC를 포함하며, 주파수 검출기는 구성가능한 게인 k을 제공하도록 구성된다.

예 23은 예 22의 SRC를 포함하고, 주파수 검출기는 초기화 모드에서 게인 k₀을 갖고 동작하고, 출력 클록의 주파수가 n 사이클 동안 외부 입력의 주파수와 매칭되는지를 결정하여 게인을 k₁로 줄이기 위한 1:1 검출 회로를 더 포함한다.

예 24는 예 23의 SRC를 포함하고, PLL은 k₀와 k₁ 사이에서 점진적으로 조정되도록 배치된 평균화 필터를 더 포함한다.

예 25는 예 22의 SRC를 포함하고, 제2 클록 주파수가 제1 클록 주파수에 록된 것을 결정하기위한 록 검출 회로를 더 포함한다.

예 26은 예 22의 SRC를 포함하고, k를 조정하기 위한 제어 입력을 더 포함한다.

예 27은 예 16의 SRC를 포함하고, 제2 클록의 배수 또는 분수를 제공하기 위한 비트 선택 회로를 더 포함한다.

예 28은 예 16의 SRC를 포함하며, 로컬 클록 주파수에서 외부 입력을 샘플링하기 위한 리타이머를 더 포함한다.

예 29는 예 16의 SRC를 포함하며, SRC는 비동기 SRC이다.

예 30은 예 16의 SRC를 포함하며, SRC는 양방향 SRC이다.

예 31은 예 16-29 중 어느 하나의 SRC를 포함하는 IP(intellectual property) 블록을 포함한다.

예 32는 예 16-29 중 어느 하나의 SRC를 포함하는 집적회로를 포함한다.

예 33은 제1 클록 레이트로 오디오 데이터를 수신하기 위한 오디오 입력; 처리된 오디오 데이터를 제공하기 위한 오디오 프로세서 회로로서, 오디오 프로세서 회로는 제2 클록 레이트에서 동작하는 신호 컨디셔닝 회로, 및 제1 클록 레이트를 샘플하기 위한 제1 입력 및 제2 클록 레이트를 샘플하기 위한 피드백 입력을 가지며, 제1 클록 레이트와 제2 클록 레이트 간에 주파수 차이를 측정하고 임펄스를 구동하는 회로를 포함하며, 임펄스 신호는 차이가 양이면 양이고 차이가 음이면 음인 주파수 검출기; 및 임펄스에 응답하여 제2 클록 주파수를 조정하도록 구성된 NCO로서 NCO의 출력은 제2 클록 레이트에서 동작하는 NCO를 포함하는, 위상 록 루프(PLL)를 포함하는, 오디오 프로세서 회로; 및 처리된 오디오 데이터를 구동하는 드라이버를 포함하는, 오디오 디바이스를 포함한다.

예 34는 예 33의 오디오 디바이스를 포함하며, 제2 클록 레이트는 제1 클록 레이트의 배수 또는 분수 값이다.

예 35는 예 33의 오디오 디바이스를 포함하며, 주파수 검출기는 NCO 카운터가 랩 어라운드된 것을 결정하기 위해 랩 검출기를 포함한다.

예 36은 예 33의 오디오 디바이스를 포함하며, 차이를 측정하기 위한 회로는 증분 제어기를 제공하는 적분기를 포함한다.

예 37은 예 33의 오디오 디바이스를 포함하며, PLL은 외부 주파수 입력에 대한 출력 클록의 위상을 조정하기 위해 위상 조정 NCO 회로를 더 포함한다.

예 38은 예 37의 오디오 디바이스를 포함하며, 위상 조정 NCO는 외부 주파수 입력에 대해 출력 클록을 180도로 조정하도록 구성된다.

예 39는 예 33의 오디오 디바이스를 포함하며, 주파수 검출기는 구성가능한 게인 k을 제공하도록 구성된다.

예 40은 예 39의 오디오 디바이스를 포함하고, 주파수 검출기는 초기화 모드에서 게인 k₀을 갖고 동작하고, 출력 클록의 주파수가 n 사이클 동안 외부 입력의 주파수와 매칭되는지를 결정하여 게인을 k₁로 줄이기 위한 1:1 검출 회로를 더 포함한다.

예 41은 예 40의 오디오 디바이스를 포함하고, PLL은 k₀와 k₁ 사이에서 점진적으로 조정되도록 배치된 평균화 필터를 더 포함한다.

예 42는 예 40의 오디오 디바이스를 포함하고, 제2 클럭 주파수가 제1 클럭 주파수에 록된 것을 결정하기 위한 록 검출 회로를 더 포함한다.

예 43은 예 39의 오디오 장치를 포함하고, k를 조정하기 위한 제어 입력을 더 포함한다.

예 44는 예 33의 오디오 디바이스를 포함하고, 제2 클록의 배수 또는 분수를 제공하기 위한 비트 선택 회로를 더 포함한다.

예 45는 예 33의 오디오 디바이스를 포함하며, 로컬 클록 주파수에서 외부 입력을 샘플링하기 위한 리타이머를 더 포함한다.

예 46은 예 33의 오디오 디바이스를 포함하며, SRC는 비동기 SRC이다.

예 47은 예 33의 오디오 디바이스를 포함하며, SRC는 양방향 SRC이다.

예 48은 예 33의 오디오 디바이스를 포함하며, 오디오 입력은 아날로그 오디오 입력을 포함한다.

예 49는 예 33의 오디오 디바이스를 포함하며, 오디오 입력은 디지털 오디오 입력을 포함한다.

예 50은 예 33의 오디오 디바이스를 포함하며, 오디오 입력은 블루투스 입력을 포함한다.

예 51은 예 33의 오디오 디바이스를 포함하며, 오디오 입력은 범용 직렬 버스(USB) 입력을 포함한다.

예 52는 예 33-51 중 어느 하나의 오디오 디바이스를 포함하며, 오디오 프로세서 회로는 능동 노이즈 소거(ANC)를 포함한다.

예 53은 예 33-51 중 어느 하나의 오디오 디바이스를 포함하며, 오디오 프로세서 회로는 사운드 향상 회로를 포함한다.

예 54는 예 52 또는 53의 오디오 디바이스를 포함하는 헤드폰을 포함한다.

예 55는 예 52 또는 53의 오디오 디바이스를 포함하는 이어버드를 포함한다.

예 56은 예 52 또는 53의 오디오 디바이스를 포함하는 헤드셋을 포함한다.

전술한 것은 당업자가 본 개시의 측면을 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개괄한다. 당업자는 이들이 동일한 목적을 수행하고 및/또는 본원에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.

본 개시의 특정 실시예는 SoC(system-on-a-chip) 중앙 처리 유닛(CPU) 패키지를 용이하게 포함할 수 있다. SoC는 컴퓨터 또는 다른 전자 시스템의 성분을 단일 칩에 집적하는 집적회로(IC)를 나타낸다. 이것은 디지털, 아날로그, 믹싱 신호 및 라디오 주파수 기능을 내포할 수 있는데, 이들 모두는 단일 칩 기판에 제공될 수 있다. 다른 실시예는 단일 전자 패키지 내에 위치되고 전자 패키지를 통해 서로 밀접하게 상호작용하도록 구성된 복수의 칩을 갖는 멀티-칩-모듈(MCM)을 포함할 수 있다. ASIC 또는 SoC의 임의의 모듈, 기능 또는 블록 요소는 적절한 경우, IP 블록의 논리적 세부 사항을 공개하지 않고 별도로 배포할 수 있는, 재사용가능한 "블랙 박스" IP(intellectual property) 블록 내에 제공될 수 있다. 다양한 다른 실시예에서, 디지털 신호 처리 기능은 ASIC(application-specific integrated circuit), FPGA(field-programmable gate array), 및 다른 반도체 칩에서 하나 이상의 실리콘 코어에 구현될 수 있다.

일부 경우에, 본 명세서의 교시는 실행될 때 본원에 개시된 방법 또는 기능을 수행하게 프로그램가능 디바이스(프로세서 또는 DSP와 같은)에 명령하는 실행가능 명령을 저장한 하나 이상의 유형의 비일시적 컴퓨터 판독가능 매체에 인코딩될 수 있다. 본원에 교시가 하드웨어 디바이스(ASIC, IP 블록, 또는 SoC와 같은)에 적어도 부분적으로 구현되는 경우, 비일시적 매체는 본원에 개시된 방법 또는 기능을 수행하기 위해 로직으로 하드웨어 프로그램된 하드웨어 디바이스를 포함할 수도 있을 것이다. 교시는 또한 개시된 하드웨어 요소를 생성하기 위해 제조 프로세스를 프로그램하기 위해 사용될 수 있는, 레지스터 전송 레벨(RTL) 또는 이외 VHDL 또는 베릴로그와 같은 다른 하드웨어 디스크립션 언어의 형태로 실시될 수도 있을 것이다.

예시적 구현에서, 본원에 개괄된 처리 활동의 적어도 일부는 또한 소프트웨어로 구현될 수 있다. 일부 실시예에서, 이들 특징 중 하나 이상은 개시된 도면의 요소 외부에 제공되거나 또는 의도된 기능을 달성하기 위해 임의의 적절한 방식으로 통합될 수 있는 하드웨어로 구현될 수 있다. 다양한 성분은 본원에 개괄된 동작을 달성하기 위해 공조할 수 있는 소프트웨어(또는 레시프로케이트 소프트웨어)를 포함할 수 있다. 또 다른 실시예에서, 이들 요소는 동작을 용이하게 하는 임의의 적합한 알고리즘, 하드웨어, 소프트웨어, 성분, 모듈, 인터페이스 또는 객체를 포함할 수 있다.

또한, 설명된 마이크로프로세서와 관련된 성분 중 일부는 제거되거나 아니면 통합될 수 있다. 일반적인 면에서, 도면에 도시된 배열은 이들의 표현에서 보다 논리적일 수 있는 반면, 물리적 아키텍처는 이들 요소의 다양한 순열, 조합 및/또는 하이브리드를 포함할 수 있다. 무수한 가능한 설계 구성이 본원에 개괄된 동작 목적을 달성하기 위해 사용될 수 있음을 주목해야 한다. 따라서, 관련된 인프라구조는 무수히 많은 대체 배열, 설계 선택, 디바이스 가능성, 하드웨어 구성, 소프트웨어 구현, 장비 옵션, 등을 갖는다.

적절하게 구성된 임의의 프로세서 성분은 본원에 상세히 설명된 동작을 달성하기 위해 데이터와 관련된 임의의 유형의 명령을 실행할 수 있다. 본원에 개시된 임의의 프로세서는 요소 또는 아티클(예를 들어, 데이터)을 하나의 상태 또는 상황에서 또 다른 상태 또는 상황으로 전환할 수도 있을 것이다. 다른 예에서, 본원에 개괄된 일부 활동은 고정된 로직 또는 프로그램가능 로직(예를 들어, 프로세서에 의해 실행되는 소프트웨어 및/또는 컴퓨터 명령)으로 구현될 수 있고, 본원에서 식별된 요소는 프로그램가능 프로세서, 프로그램가능 디지털 로직(예를 들어, FPGA, 소거가능 프로그램가능 판독전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독전용 메모리(EEPROM), 디지털 로직, 소프트웨어, 코드, 전자 명령를 포함하는 ASIC, 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, 자기 또는 광학 카드, 전자 명령을 저장하기에 적합한 다른 유형의 기계 판독 능 매체, 또는 이들의 임의의 적절한 조합의 일부 유형일 수 있다. 동작에서, 프로세서는 임의의 적합한 유형의 비일시적 저장 매체(예를 들어, 랜덤 액세스 메모리(RAM), 판독전용 메모리(ROM), FPGA, EPROM, 전기적 소거가능 프로그램가능 ROM(EEPROM), 등), 소프트웨어, 하드웨어, 또는 임의의 적절한 성분, 디바이스, 요소, 또는 적합하고 특정 요구에 기초한 대상에 정보를 저장할 수 있다. 또한, 프로세서에서 추적, 전송, 수신 또는 저장되는 정보는 특정 요구 및 구현에 기초하여, 임의의 데이터베이스, 레지스터, 테이블, 캐시, 큐, 제어 목록, 또는 저장 구조에 제공될 수 있으며, 이들 모두는 임의의 적절한 시간 프레임에서 참조될 수 있을 것이다. 본원에서 논의된 임의의 메모리 아이템은 광범위한 용어 '메모리' 내에 포함되는 것으로 해석되어야 한다. 유사하게, 본원에 기술된 임의의 잠재적 처리 요소, 모듈 및 기계는 광범위한 용어 '마이크로프로세서' 또는 '프로세서' 내에 포함되는 것으로 해석되어야 한다. 또한, 다양한 실시예에서, 본원에 설명된 프로세서, 메모리, 네트워크 카드, 버스, 저장 디바이스, 관련 주변장치, 및 다른 하드웨어 요소는 이들 하드웨어 요소의 기능을 에뮬레이트 또는 가상화하도록 소프트웨어 또는 펌웨어에 의해 구성된 프로세서, 메모리 및 기타 관련 디바이스에 의해 실현될 수 있다.

본원에 기술된 기능의 전부 또는 일부를 구현하는 컴퓨터 프로그램 로직은 소스 코드 형태, 컴퓨터 실행가능 형태, 하드웨어 디스크립션 형태, 및 다양한 중간 형태(예를 들어, 마스크 워크, 또는 어셈블러, 컴파일러, 링커 또는 로케이터에 의해 생성된 형태)를 포함하는, 그러나 어떠한 식으로든 이에 한정되지는 않는 다양한 형태로 구현된다. 예에서, 소스 코드는 객체 코드, 어셈블리 언어, 또는 OpenCL, RTL, 베릴로그, VHDL, 포트란, C, C++, JAVA, 또는 다양한 운영체제 또는 운영 환경에서 사용하기 위한 HTML와 같은 하이-레벨 언어와 같은 다양한 프로그래밍 언어로 구현 된 일련의 컴퓨터 프로그램 명령을 포함한다. 소스 코드는 다양한 데이터 구조 및 통신 메시지를 정의하고 사용할 수 있다. 소스 코드는 컴퓨터 실행가능 형태일 수 있거나(예를 들어, 인터프리터를 통해), 소스 코드는 컴퓨터 실행가능 형태로 변환될 수 있다(예를 들어, 번역기, 어셈블러, 또는 컴파일러를 통해).

위에 실시예의 논의에서, 커패시터, 버퍼, 그래픽 요소, 인터커넥트 보드, 클록, DDR, 카메라 센서, 분할기, 인덕터, 저항기, 증폭기, 스위치, 디지털 코어, 트랜지스터, 및/또는 다른 성분은 특정한 회로 요구를 수용하기 위해 쉽게 교체되거나, 대체되거나, 또는 아니면 수정될 수 있다. 또한, 보완 전자 디바이스, 하드웨어, 비일시적 소프트웨어, 등의 사용은 본 개시의 교시를 구현하기 위해 똑같이 실행가능한 옵션을 제공한다는 점에 유의해야 한다.

하나의 예시적 실시예에서, 도면의 임의의 수의 전기 회로는 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는 전자 디바이스의 내부 전자 시스템의 다양한 성분을 보유할 수 있고 또한 다른 주변장치를 위한 커넥터를 제공할 수 있는 일반적인 회로 보드일 수 있다. 보다 구체적으로, 보드는 시스템의 다른 성분이 전기적으로 통신할 수 있는 전기 연결을 제공할 수 있다. 임의의 적합한 프로세서(디지털 신호 프로세서, 마이크로프로세서, 지원 칩셋, 등을 포함한), 메모리 요소, 등은 특정 구성 요구, 처리 요망, 컴퓨터 설계, 등에 기초하여 보드에 적적절하게 결합될 수 있다. 외부 스토리지, 추가의 센서, 오디오/비디오 디스플레이를 위한 제어기, 및 주변 디바이스와 같은 다른 성분은 플러그인 카드로서 보드에, 또는 케이블을 통해 부착되거나, 보드 자체에 통합될 수 있다. 또 다른 예시적 실시예에서, 도면의 전기 회로는 독립형 모듈(예를 들어, 특정 응용 또는 기능을 수행하도록 구성된 관련된 성분 및 회로를 갖는 디바이스)로서서 구현되거나 전자 디바이스의 응용 특정 하드웨어에 플러그인 모듈로서 구현될 수 있다.

본원서에 제공된 다수의 예에서, 상호작용은 2, 3, 4 또는 그 이상의 전기 성분의 관점에서 기술될 수 있음에 유의한다. 그러나, 이것은 명확성과 예의 목적으로만 행해졌다. 시스템은 임의의 적절한 방식으로 합체될 수 있음을 이해해야 한다. 유사한 설계 대안에 따라, 도면의 도시된 성분, 모듈, 및 요소의 임의의 것은 다양한 가능한 구성으로 조합될 수 있으며, 이들 모두는 명백히 이 명세서의 넓은 범위 내에 있다. 어떤 경우에, 제한된 수의 전기 요소를 참조함으로써만 주어진 흐름 세트의 하나 이상의 기능을 설명하는 것이 더 쉬울 수 있다. 도면의 전기 회로 및 이의 교시는 쉽게 확장가능하고 보다 복잡하고/정교한 배열 및 구성 뿐만 아니라 많은 수의 성분을 수용할 수 있음을 이해해야 한다. 따라서, 제공된 예는 무수히 많은 다른 아키텍처에 잠재적으로 적용될 수 있는 전기 회로의 범위를 제한하거나 이의 넓은 교시를 방해하지 않아야 한다.

다수의 다른 변경, 대체, 변형, 변화 및 수정이 당업자에게 확인될 수 있으며, 본 개시는 첨부된 청구항의 위 내에 속하는 모든 그러한 변경, 대체, 변형, 변화 및 수정을 포함하도록 의도된다. 미국 특허청(USPTO), 및 추가로 본원에 첨부된 청구항을 해석함에 있어 이 출원에 발행된 임의의 특허의 임의의 독자를 돕기 위해, 출원인은 (a) 출원인이 "수단" 또는 "단계"라는 단어가 특정 청구범위에 특정하게 사용되지 않는 한, 첨부된 청구항의 어느 것이든 본원의 출원일에 존재하는 것으로서 35 U.S.C §112(f)를 적용하려 의도하지 않으며; (b) 명세서의 어떠한 진술에 의해서든, 첨부된 청구범위에 달리 반영되지 않는 어떠한 방식으로든 본 개시를 제한하려고 의도하지 않음을 유념해두고자 한다.

Claims

루프-대역폭 트레이드오프를 피하도록 적응된 디지털 위상-록 루프(DPLL) 회로에 있어서,
외부 주파수 입력 및 피드백 주파수 입력을 가지며, 상기 외부 주파수 입력과 상기 피드백 주파수 입력 간에 주파수 차이를 측정하여 임펄스 신호를 구동하는 회로를 포함하며, 상기 임펄스 신호는 상기 차이가 양이라면 제1 종들이고 상기 차이가 음이라면 제2 종들인, 주파수 차원 주파수 검출기; 및
출력 클록을 구동하고 상기 임펄스 신호에 응답하여 상기 출력 클록의 상기 주파수를 조정하는 회로를 포함하는 NCO(number-controlled oscillator)로서, 상기 NCO의 출력은 상기 주파수 차원 주파수 검출기의 상기 피드백 주파수 입력을 제공하는, 상기 NCO를 포함하는, DPLL 회로.
청구항 1에 있어서, 상기 주파수 차원 주파수 검출기는 NCO 카운터가 랩 어라운드된 것으로 결정하기 위해 랩 검출기를 포함하는, DPLL 회로.
청구항 1에 있어서, 상기 제1 종들은 양이고 상기 제2 종들은 음인, DPLL 회로.
청구항 1에 있어서, 차이를 측정하기 위한 상기 회로는 증분 제어기를 제공하기 위한 적분기를 포함하는, DPLL 회로.
청구항 1에 있어서, 상기 외부 주파수 입력에 대한 상기 출력 클록의 위상을 조정하기 위한 위상 조정 NCO 회로를 더 포함하는, DPLL 회로.
청구항 5에 있어서, 상기 위상 조정 NCO는 상기 외부 주파수 입력에 대해 상기 출력 클록을 180도로 조정하도록 구성되는, DPLL 회로.
청구항 1에 있어서, 상기 주파수 차원 주파수 검출기는 구성가능 게인 k을 제공하도록 구성된, DPLL 회로.
청구항 7에 있어서, 상기 주파수 차원 주파수 검출기는 초기화 모드에서 게인 k₀을 갖고 동작하고, 상기 출력 클록의 상기 주파수가 n 사이클 동안 상기 외부 입력의 상기 주파수와 매칭되는지를 결정하여 상기 게인을 k₁로 줄이기 위한 1:1 검출 회로를 더 포함하는 DPLL 회로.
청구항 8에 있어서, k₀ 와 k₁사이를 점진적으로 조정하도록 배치된 평균화 필터를 더 포함하는, DPLL 회로.
청구항 7에 있어서, 상기 출력 클록이 상기 외부 입력에 록되어 있음을 결정하기 위한 록 검출 회로를 더 포함하는, DPLL 회로.
청구항 7에 있어서, k를 조정하기 위한 제어 입력을 더 포함하는, DPLL 회로.
청구항 1에 있어서, 상기 출력 클록의 배수 또는 분수를 제공하기 위한 비트 선택 회로를 더 포함하는, DPLL 회로.
청구항 1에 있어서, 로컬 클록 주파수의 상기 외부 입력을 샘플링하기 위한 리타이머를 더 포함하는, DPLL 회로.
청구항 1의 상기 DPLL 회로를 포함하는 IP(intellectual property) 블록.
청구항 1의 상기 DPLL을 포함하는 집적회로.
외부 신호를 로컬 클록에 재-클럭킹하는 샘플 레이트 컨버터(SRC)에 있어서,
제1 클록 레이트를 갖는 제1 클록으로부터 입력 데이터를 수신하도록 구성된 입력 포트;
제2 클록 레이트를 갖는 제2 클록으로부터 동작하도록 구성된 신호 컨디셔닝 회로; 및
위상 록 루프(PLL)로서, 상기 제1 클록을 수신하기 위한 입력 포트 및 상기 제2 클록을 수신하기 위한 피드백 포트를 가지며, 상기 제1 클록 레이트와 상기 제2 클록 레이트 간에 주파수 차이를 측정하고 임펄스를 구동하는 수단을 포함하며, 상기 임펄스 신호는 상기 차이가 양이면 양("업")이고, 상기 차이가 음이면 음("다운")인 주파수 검출기; 및
상기 임펄스에 응답하여 상기 제2 클록 주파수를 조정하도록 구성된 NCO로서 상기 NCO의 출력은 상기 제2 클록을 제공하는 상기 NCO를 포함하는, 위상 록 루프를 포함하는, 샘플 레이트 컨버터.
청구항 16에 있어서, 상기 SRC는 비동기식 SRC인, 샘플 레이트 컨버터.
청구항 16에 있어서, 상기 SRC는 양방향 SRC인, 샘플 레이트 컨버터.
오디오 디바이스에 있어서,
제1 클록 레이트로 오디오 데이터를 수신하기 위한 오디오 입력;
처리된 오디오 데이터를 제공하기 위한 오디오 프로세서 회로로서, 상기 오디오 프로세서 회로는 제2 클록 레이트에서 동작하는 신호 컨디셔닝 회로, 및
상기 제1 클록 레이트를 샘플하기 위한 제1 입력 및 상기 제2 클록 레이트를 샘플하기 위한 피드백 입력을 가지며, 상기 제1 클록 레이트와 상기 제2 클록 레이트 간에 주파수 차이를 측정하고 임펄스를 구동하는 회로를 포함하며, 상기 임펄스 신호는 상기 차이가 양이면 양이고 상기 차이가 음이면 음인 주파수 검출기; 및 상기 임펄스에 응답하여 상기 제2 클록 주파수를 조정하도록 구성된 NCO로서 상기 NCO의 출력은 상기 제2 클록 레이트에서 동작하는 상기 NCO를 포함하는, 위상 록 루프(PLL)를 포함하는, 상기 오디오 프로세서 회로; 및
상기 처리된 오디오 데이터를 구동하는 드라이버를 포함하는, 오디오 디바이스.
청구항 19에 있어서, 상기 오디오 프로세서 회로는 능동 노이즈 소거(ANC)를 포함하는, 오디오 디바이스.