JP6909289B2 - デジタルにオーバーサンプリングされるセンサシステムにおける時間遅延、装置及び方法 - Google Patents

Description

本発明は、概して、サンプリングされるシステムに関し、より詳細には、デジタルにオーバーサンプリングされるセンサシステムにおける時間遅延、装置及び方法に関する。

自然界に存在する場の量は、一般にアナログ信号であり、その振幅は、時間と共に変化し続ける。これらの場の量の例は、音圧、振動、光等である。場の量の測定は、アナログセンサ又はデジタルセンサで行われる。デジタル電子機器は、デジタル信号で動作する。アナログ信号をデジタル電子機器につなぐ際に技術的な問題が発生し、その技術的手段を用いた技術的解決策が必要である。

本発明は、本発明の実施形態を解説するために使用される以下の説明及び添付の図面を参照することによって最もよく理解されるであろう。本発明は、実施形態において例として解説されており、添付の図面の図において限定されず、図中では同様の参照記号が類似の要素を示す。

デジタルセンサシステムを示す。 本発明の実施形態による、アナログ−デジタル変換器（ＡＤＣ）システム内のオーバーサンプリングされた信号の時間遅延を示す。 本発明の実施形態による図２Ａの２つの信号を示す。 本発明の実施形態による、シグマ−デルタ変調及びパルス密度変調（ＰＤＭ）を利用する、オーバーサンプリングされるシステムを示す。 本発明の実施形態による図２Ｃのシステムの応用を示す。 本発明の実施形態によるパルス密度変調（ＰＤＭ）受信機の構成を示す。 本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機のステージ間に時間遅延を設けることを示す。 本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機の異なるステージ間に時間遅延を設けることを示す。 本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機内のまた別の場所に時間遅延を設けることを示す。 本発明の実施形態による、アナログ−デジタル変換器（ＡＤＣ）システムにおけるブログラム可能な時間遅延を示す。 本発明の実施形態による、複数のセンサのための時間遅延を示す。 本発明の実施形態による、１つのセンサからの出力に適用される複数の時間遅延を示す。 本発明の実施形態によるビームフォーミングを示す。 本発明の実施形態による、非整数遅延によって提供される増大した分解能を示す。 本発明の実施形態による、オーバーサンプリングされるシステムに時間遅延を付与するプロセスを示す。 本発明の実施形態による、ビームフォーミングプロセスにおいて、オーバーサンプリングされるシステムに付与された時間遅延を使用するプロセスを示す。 その中で本発明の実施形態が使用され得るデータ処理システムを示す。

本発明の実施形態の以下の詳細な説明において、添付の図面が参照され、図中では同様の参照記号が類似の要素を示し、また本発明が実践され得る具体的な実施形態が例として示される。これらの実施形態は、当業者が本発明を実行できるようにするのに十分に詳細に説明される。他の場合、この説明の理解を曖昧にしないために、よく知られた回路、構造及び技術は詳細に示されない。したがって、以下の詳細は、限定的な意味でなく、本発明の範囲は、付属の特許請求の範囲によってのみ定義される。

オーバーサンプリングされたデジタル信号に時間遅延を適用するためのシステム及び方法が記載される。様々な実施形態において、時間遅延は、アナログ−デジタル変換器（ＡＤＣ）における信号処理中、デジタル信号のオーバーサンプリングされるドメイン内の様々な場所に適用される。

図１は、概して１００において、デジタルセンサシステムを示す。図１に関して、アナログの場の量１０２がデジタルセンサシステム１０４によって検知される。図１において１０４に示されているように、デジタルセンサシステムは、デジタルセンサを含み、これは、典型的には、アナログ信号１０２をオーバーサンプリングするように構成される。デジタルセンサシステム１０４内において、オーバーサンプリングされた信号は、受信機に入力され、これは、オーバーサンプリングされた信号を間引き及びローパスフィルタ処理することにより、１０６においてベースバンドサンプリングレートで信号を出力し、これは、アナログの場の量１０２のデジタル表現である。時間遅延は、１０８において、デジタルベースバンド信号に付与され得る。時間遅延１０８は、様々な長さであり得、２つの部分、すなわち整数部分及び非整数部分で表現され得る。第一の部分１１４は、整数遅延と呼ぶことができ、「整数」は、整数のベースバンドサンプリングレートサイクル数を指す。第二の部分１１０は、非整数遅延と呼ぶことができ、「非整数」は、ベースバンドサンプリングレート周期の一部を指す。デジタル信号１０６の時間遅延デジタル形態が１１６で出力される。時間遅延されたデジタル信号１１６は、ビームフォーミング等のその後の各種のプロセスで使用できる。

図２Ａは、概して２００において、本発明の実施形態による、アナログ−デジタル変換器（ＡＤＣ）システム内でオーバーサンプリングされた信号を時間遅延させることを示す。図２Ａに関して、時間遅延は、ＡＤＣのオーバーサンプリングされるドメインに挿入される。各種の実施形態において、時間遅延は、デジタルにオーバーサンプリングされたセンサ出力信号と、オーバーサンプリングされたデジタル出力信号を処理するために使用される受信機との間に挿入される。動作中、アナログの場の量２０２は、デジタルセンサ２１２に入射する。デジタルセンサ２１２は、２１４において、入射したアナログの場を、オーバーサンプリングされたデジタル出力信号に変換し、これは、信号２１４のビットストリーム内の信号の位相情報を保存する。各種の実施形態において、オーバーサンプリングされた信号２１４は、パルス密度変調（ＰＤＭ）信号として提供される。他の実施形態において、オーバーサンプリングされた信号をデジタル化するために他のデジタル化方式を使用できる。オーバーサンプリングされるセンサ２１２内で行われるオーバーサンプリングは、サンプリングクロック周波数で行われる。サンプリングクロック信号は、データ処理システム又は専用のデジタル信号処理システム（ＤＳＰ）のクロックによって外部から提供されることが多く、これは、デジタルセンサ２１２をサンプリングするために使用される所望のサンプリングクロック周波数まで分割される。他の実施形態において、サンプリングクロックは、デジタルセンサを有する同じ集積回路上においてローカルで提供され得る。

オーバーサンプリングされたデジタル信号２１４は、遅延要素２１６に入力され、オーバーサンプリングされたデジタル信号に時間遅延「Δｔ」が付与されてから２１８において出力される。遅延要素２１６において、オーバーサンプリングされたデジタル信号２１４に付与された時間遅延Δｔは、整数のサンプリングクロックサイクル数によって表される。遅延要素２１６で「非整数遅延」を付与することが望ましい場合、２１６で付与されるであろうサンプリングクロックサイクルの最大数は、サンプリングクロック周波数をベースバンドサンプリングレートで割った比に等しく、これは、本明細書では可変値「Ｒ」で示される。Ｒについて、以下の図面に関連して後により十分に説明する。他の実施形態では、システムは、式（３）の拘束Ｒを設けずに構成されることに留意されたい。このような場合、遅延要素２１６によって付与される遅延は、式（３）の上限Ｒを超える。

各種の実施形態において、遅延要素２１６は、バッファとして実装され、これは、プログラム可能であり得る。他の実施形態において、遅延要素は、遅延ラインとして実装され、遅延ラインは、ブログラム可能遅延ラインであり得る。また別の実施形態において、遅延要素は、遅延を提供するように構成される回路で実装され、遅延は、プログラム可能であり得る。プログラム可能な遅延要素２１６により、遅延Δｔの大きさを必要に応じて調節することができる。ビームフォーミングに関して、プログラム可能な遅延により、２つ以上のセンサによって形成されたビームを異なる方向に向けることができる。ビームフォーミングについて、以下の図面に関連して後により十分に説明する。

遅延要素２１６からの出力信号は、遅延されたオーバーサンプリングされたデジタル信号２１８であり、これは、受信機モジュール２２０に入力される。受信機モジュール２２０は、ローパスフィルタ処理及び間引きの機能を果たす。ローパスフィルタ処理により、オーバーサンプリングプロセスに起因する高周波数ノイズが除去され、間引きにより、サンプリング周波数がベースバンドサンプリングレートまで低下される。ベースバンドデジタル信号は、２２２において、受信機モジュール２２０から出力される。ベースバンド信号２２２は、関心対象の用途によって規定されるバンド幅と、デジタル化方式に応じて、デジタルセンサ２１２から出力されるオーバーサンプリングされたデジタル信号２１４に関して増大したダイナミックレンジを有するデジタル信号である。

アナログの場の量２０４の正弦波表現の図は、時間２０６及び振幅２０８の関数として示されている。マーカ２１０は、場の量２０４のピークｔ１を示す。オーバーサンプリングされたデジタル信号に時間遅延「Δｔ」が付与され、受信機２２０において上述の後処理が行われた後、本明細書の説明として、２２２の信号がアナログ信号に再び変換されると、これは、２２４に示されるようになり、時間遅延された振幅２２４は、Δｔだけ時間遅延され、その結果、信号２２４のピーク振幅は、２１９に示されているようにｔ１＋Δｔに遅延される。このようにして、時間遅延は、図２Ａにおいて上述したシステムのオーバーサンプリングされたデジタル信号に付与される。時間遅延の付与は、遅延要素２１６の挿入によって実現され、これは、１つの実施形態ではバッファを、図のように、オーバーサンプリングされたデジタルセンサ出力２１４と、受信されたモジュール２２０への入力との間に挿入することにより、各種の実施形態で実現できる。以下の図において説明するような代替的な実施形態において、時間遅延要素は、受信機モジュールのステージ間に挿入される。したがって、本発明の実施形態は、受信機モジュール２２０への入力上に時間遅延要素を導入することに限定されない。

各種の実施形態において、デジタルセンサ２１２で行われるオーバーサンプリングは、アナログ−デジタル変換（ＡＤＣ）プロセスにおいてシグマ−デルタ変調器で実現され、これは、２１４において、アナログ信号２５６（図２Ｂ）のデジタル化を表す１ビットの深度のパルス密度変調（ＰＤＭ）されたオーバーサンプリングされたデジタル信号を出力する。解説のみを目的として、本発明の実施形態を限定することなく、オーバーサンプリングされたデジタル信号２１４の図は、２５２において、時間ドメインにおけるパルス密度変調（ＰＤＭ）された信号として提示され、図２Ｂにおいて拡大図で再び示されることに留意されたい。２５２において、オーバーサンプリングされたデジタル信号は、アナログ信号２５６のピークを示すマーカ２５４と共に示されている。

遅延要素２１６によって付与された時間遅延Δｔの適用後の時間遅延されたオーバーサンプリングされたデジタル出力信号２１８は、２６２で示され、オーバーサンプリングされたデジタル信号は、Δｔだけ時間遅延されているアナログ信号２５６のピークを示すマーカ２５４と共に示されており、ここで、ピークが２６４に示されている。

図２Ａ及び図２Ｂの２５２、２６２で示される解説のための例は、アナログ信号の１つの波長が１００回サンプリングされたオーバーサンプリングを示す。それによっていかなる限定も黙示されず、この例は、単に解説のために提供される。図２Ｂは、概して２５０において、本発明の実施形態による図２Ａの２つの信号を示す。

図２Ａに戻ると、前述のように、サンプリングクロック周波数は、可変値ｆ_ＳＦによって表され、ベースバンドサンプリング周波数は、可変値ｆ_ｂｂによって与えられる。式（１）は、オーバーサンプリング条件のための要件であり、ｆ_ＳＦ＞ｆ_ｂｂである。サンプリングクロック周波数とベースバンド周波数との比は、式（２）により、Ｒ＝ｆ_ＳＦ／ｆ_ｂｂとして与えられる。１ビットの深度のアナログ−デジタル変換方式において、Ｒは、オーバーサンプリングされたデジタル信号２１４に「非整数」の時間遅延を適用することを目的としてベースバンドサンプリング周期を分割できるサブインターバルの数を表す。パルス密度変調（ＰＤＭ）は、１ビットの深度のこのようなデジタル変換方式であり、符号は、ビット値によって示され、「１」は、プラスの極性のパルス（＋Ａ）に対応し、「０」は、マイナスの極性のパルス（−Ａ）に対応する。式（３）は、非整数遅延がサンプリングクロックサイクル数Ｎに基づいて１≦Ｎ≦Ｒの範囲から選択され得ることを示し、遅延要素２１６によって適用される時間遅延は、式（４）により、Δｔ＝Ｎ*τ_ＳＦとして与えられる。ここで、τ_ＳＦは、サンプリングクロックの周期である。ここで、前述のように、「非整数遅延」は、ベースバンドサンプリングレートサイクルの一部を指す。

他のアナログ−デジタル変換デジタル化方式がデジタルセンサ２１２で使用される場合、結果として得られるデジタルビットストリームは、１ビット深度以外であり得ることに留意されたい。このような場合でも、２１２におけるオーバーサンプリングされたデジタル信号は、遅延要素２１６によって依然として遅延され得、遅延は、デジタルセンサ２１２で「サンプル」をエンコードするために何ビット使用されるかにかかわらず、「サンプル」の倍数となる。最小時間遅延増分は、デジタルセンサ２１２で使用されるアナログ−デジタル変換デジタル化方式のビット深度に依存する。したがって、式（４）は、次のように式（５）に変更される：Δｔ＝Ｎ*（Ｍ*τ_ＳＦ）。ここで、τ_ＳＦは、サンプリングクロックの周期であり、Ｍは、デジタル化方式のビット深度であり、積Ｎ^＊Ｍは、式（６）によって与えられ、これは、１≦Ｎ*Ｍ≦Ｒであり、ここで、Ｎは、非整数遅延に関して式（６）の制約を前提とする整数である。他の実施形態において、システムは、式（６）の拘束Ｒなしに構成されることに留意されたい。このような場合、遅延要素２１６によって付与される遅延は、式（６）の上限Ｒを超える。したがって、システムが、オーバーサンプリングされたデジタル信号に付与する時間遅延は、ベースバンドサンプリング周期の一部であるか又はベースバンドサンプリング周期より大きいことができる。

例えば、１つの非限定的な実施形態において、単に解説のためであるが、２ビット振幅変調デジタル化方式では、アナログ信号のデジタル表現のために２ビットを用いて４つの振幅状態が確立される。この例では、Ｍ＝２であり、これは、オーバーサンプリングされたデジタル信号に適用できる時間遅延の大きさが連続する２つのサンプリングクロックサイクルの整数（倍数）、例えば２、４、６、８等となり、したがって、オーバーサンプリングされたデジタル信号が、Ｍ＝２のこの例では一度に２ビット遅延されることを意味する。アナログ−デジタルエンコード方式が２ビットの深度であるとき、２１６において１つのサンプリングクロックサイクル又は３つのサンプリングクロックサイクルの遅延を導入すると、アナログ信号の予想値、すなわちサンプルを表現するために連続する２ビットが必要であるため、システムにノイズが導入されるであろう。

様々な種類のデジタルセンサが２１２で使用可能である。例えば、場の量の検出に使用されるセンサの幾つかの非限定的な例は、空中又は水中の音響圧力変動等の圧力変動を検出するために使用されるセンサである。周波数範囲は、音声スペクトルの下端から超音波範囲にわたり得る。センサは、振動又は電磁エネルギー等の場の量を検出するためにも使用できる。以下の説明及び関係する図面は、デジタルマイクロフォンに関連して示されているが、説明は、デジタルマイクロフォン以外のセンサにも適用でき、オーバーサンプリングされるデジタルドメイン内に時間遅延が導入されるアナログ−デジタル変換（ＡＤＣ）中に使用されるオーバーサンプリング式センサ全般に適用される。

図２Ｃは、概して２７０において、本発明の実施形態によるシグマ−デルタ変調及びパルス密度変調（ＰＤＭ）を用いる、オーバーサンプリングされるシステムを示す。図２Ｃに関して、デジタルマイクロフォンが２７２で示されている。デジタルマイクロフォン２７２は、音響場２７３に応答する。デジタルマイクロフォン２７２は、電気カプセルマイクロフォンの形態をとり得るか、又は微小電気機械システム（ＭＥＭＳ）技術を用いて集積回路上の構成要素として製作され得る。幾つかの実施形態において、ＭＥＭＳデジタルマイクロフォンは、集積回路上の構造物として製作され、これは、ベースプレートを有するコンデンサを形成する膜を使用する。音波によって膜が振動し、それがキャパシタンスの振動を生じさせ、それが集積回路内で感知、増幅、処理される。

ＭＥＭＳデジタルマイクロフォンは、マイクロフォンによって感知されるアナログ信号のオーバーサンプリングされたデジタル出力を生成するシグマ−デルタ変調器で構成できる。シグマ−デルタ変調器で構成されるデジタルＭＥＭＳマイクロフォンには、電源及びサンプリングクロック信号が供給される。各種の実施形態において、デジタルマイクロフォンは、オーバーサンプリングされたパルス密度変調（ＰＤＭ）信号を出力する。クロック信号は、デジタルデータ処理システムからの外部クロック信号として提供でき、又はサンプリングクロック信号は、デジタルマイクロフォンを格納する集積回路パッケージの一部としてローカルで提供することもできる。ＭＥＭＳ技術と、アナログ−デジタル変換のためのシグマ−デルタ変調とを用いたデジタルマイクロフォンは、様々なサンプリングクロック周波数で動作するように設計できる。一般的なサンプリングクロック周波数は、１ＭＨｚ〜５ＭＨｚの範囲内である。ここで挙げるサンプリングクロック周波数は、解説のためにすぎず、本発明の実施形態を限定しない。

幾つかのベースバンド音声信号の応用分野で周波数範囲が確立されており、これらの範囲及び音声信号にとって望ましいダイナミックレンジにより、デジタルマイクロフォン２７２に使用されるサンプリングクロック周波数に要求事項が設けられる。例えば、電話通信、コンパクトディスク（ＣＤ）フォーマットなどのすべては、本明細書に記載される本発明の実施形態を通じて適応できるベースバンド音声信号に対する要求事項を有する。幾つかの非限定的な例は、例えば、パルスコード変調（ＰＣＭ）オーディオであり、これらは、様々なダイナミックレンジ及びサンプルレートで提供でき、１つ又は複数の実施形態では、これらは、４８ｋＨｚにおいて１サンプルあたり１６ビットで提供できる。他の非限定的な例は、４４．１ｋＨｚにおける１６ビットＣＤ品質ステレオＰＣＭである。電話通信は、異なる仕様で適応できる。非限定的な例は、８ｋＨｚにおいて１サンプルあたり１２ビットのＰＣＭオーディオである。ベースバンド音声フォーマットの上記の例は、例示のために提供されているにすぎず、本発明の実施形態を限定しない。

オーバーサンプリングされたデジタル出力２７４は、前述のように遅延要素２７６に入力される。遅延要素２７６は、オーバーサンプリングされたデジタル信号に時間遅延を適用し、２７８において、時間遅延されたオーバーサンプリングされたデジタル信号を出力する。

オーバーサンプリングされたデジタル信号２７８は、ＰＤＭ受信機モジュール２８０に入力される。各種の実施形態において、ＰＤＭ受信機モジュール２８０は、入力信号をパルスコード変調（ＰＣＭ）フォーマットに変換し、代替的にＰＤＭ−ＰＣＭ変換モジュール２８０と呼ぶこともできるが、これは、本発明の実施形態を限定しない。ＰＤＭ受信機モジュール２８０は、時間遅延されたオーバーサンプリングされたデジタル信号２７８を間引きし且つローパスフィルタ処理して、２８２において、時間遅延されたＰＣＭベースバンドデジタル信号を出力する。当業者であれば、ＰＣＭフォーマットは、デジタル音声信号等のデジタル信号と使用されるデジタルデータフォーマットであることがわかるであろう。２８０等のＰＤＭ受信機モジュール並びに実施形態のこの説明中の他の図面において説明される他の受信機モジュールは、ＰＣＭフォーマット以外のフォーマットへの変換で実装でき、本明細書に記載のＰＣＭフォーマットへの変換に関する説明は、本発明の実施形態へのいかなる限定も黙示しない。

前述のように、時間遅延要素２７６は、オーバーサンプリングされたデジタル信号２７４に非整数時間遅延を適用できる。幾つかの実施形態において、システム設計は、ベースバンド信号２８６に適用される時間遅延全体が、２７６における非整数遅延の寄与及び２８４における整数遅延の寄与から構成されるというものである。他の実施形態において、遅延全体が遅延要素２７６によって適用される。

デジタルマイクロフォンシステムにおいて、ベースバンドステージでの非整数遅延の実現は、演算集約的であり、本明細書に記載の本発明の実施形態により、オーバーサンプリングされた信号のドメインに非整数遅延を導入することによって排除される。図２Ａの式（１）、（２）及び（３）は、図２Ｃのデジタルマイクロフォンシステムに適用される。ここで、デジタルマイクロフォン２７２は、サンプリングクロック周波数ｆ_ＳＦによって駆動され、ベースバンドサンプリング周波数は、ｆ_ｂｂによって与えられ、したがって式（１）からｆ_ＳＦ＞ｆ_ｂｂである。サンプリングクロック周波数とベースバンドサンプリング周波数との比は、式（２）により、Ｒ＝ｆ_ＳＦ／ｆ_ｓｓとして与えられる。式（３）は、非整数遅延がサンプリングクロックサイクル数Ｎに基づいて範囲１≦Ｎ≦Ｒから選択され得ることを示し、遅延要素２７６によって適用される時間遅延は、式（４）により、Δｔ＝Ｎ^＊τ_ＳＦとして与えられる。ここで、τ_ＳＦは、サンプリングクロックの周期である。各種の実施形態において、ＰＤＭ受信機モジュール２８０は、以下の図面に関連して後に説明するようなステージのシーケンスで構成される。

図３は、概して３００において、本発明の実施形態による図２Ｃのシステムの応用を示す。図３に関して、デジタルマイクロフォンシステムの非限定的な例に４つのステージのＰＤＭ受信機モジュールが設けられている。アナログの場の量、例えば音響場３０２がデジタルマイクロフォン３０４によって感知される。デジタルマイクロフォン３０４は、１ビットシグマ−デルタ変調を利用してアナログ−デジタル変換（ＡＤＣ）を行う。１つの非限定的な実施形態において、デジタルマイクロフォン３０４は、２．０４８ＭＨｚのサンプリングクロック周波数で駆動され、３０６において、オーバーサンプリングされたデジタル出力信号を出力する。図３の例において、ベースバンドサンプリング周波数は、１６ｋＨｚであるように選択される。式２（図２Ａ）から、Ｒ＝２，０４８，０００／１６，０００＝１２８である。したがって、ベースバンドサンプリング周波数の周期は、サンプリングクロックサイクル数Ｎに関係する時間遅延Δｔを１≦Ｎ≦１２８の範囲から選択することにより、１２８によって分割され得る。この例では、遅延要素３０８によって適用される時間遅延は、図２Ｂからの式（４）により、Δｔ＝Ｎ^＊τ_ＳＦとして与えられ、ここで、τ_ＳＦは、２．０４８ＭＨｚのサンプリングクロック周波数の周期であり、これは、４．８８２８×１０^−７秒に等しい。したがって、図２Ｂからの式（４）は、非整数遅延としてΔｔ＝Ｎ^＊４．８８２８×１０^−７を与える。

１つ又は複数の実施形態において、時間遅延要素３０８は、１ビット深度及び１２８ビット幅のバッファで実装される。１バイトあたり８ビットにおいて、この例で時間遅延要素３０８に必要なバッファのサイズは、１６バイトである。１６バイトは、非常に小さいバッファであり、これは、オーバーサンプリングされたデジタル信号に非整数時間遅延を付与するために必要なシステム及びプロセスを、ベースバンドドメイン内でのフィルタ処理及び又は後処理の適用を通じてベースバンド信号に非整数時間遅延を付与する既存のシステムよりはるかに資源集約性の低いものとする。時間遅延要素３０８は、制御可能であるように構成でき、それにより、オーバーサンプリングされたデジタル信号に付与される時間遅延は、制御線３１０を用いて設定できる。コントローラは、ビームフォーミング用途のための可動型マイクロフォンアレイを提供する本発明の実施形態による１つ又は複数のデジタルマイクロフォンで構成できる。複数のマイクロフォンを有するコントローラの利用は、以下の図面に関連して後により十分に説明する。

図３には、ＰＤＭ受信機モジュール３１４が示され、これは、１つの実施形態において、図３において３３２で拡大図も示されている４つの主なステージに基づく構成を有する。時間遅延要素３０８は、オーバーサンプリングされたデジタル信号に遅延を付与し、３１２において、時間遅延されたオーバーサンプリングされたデジタル信号を出力する。オーバーサンプリングされたデジタル信号３１２は、ＰＤＭ受信機モジュール３１４に入力され、第一のステージ３１６に入る。この例を目的として、ＰＤＭ受信機モジュール３１４の第一のステージは、カスケード積分コム（ＣＩＣ）フィルタ構造である。積分器は、新しいサンプルの各々を追加して値のその都度の合計を保持し、コムフィルタは、最も古いサンプルを捨てる。ＣＩＣフィルタは、積分器及びコムのステージのカスケード構造である。最後の構成要素は、デシメータであり、これは、サンプリングレートを２の倍数で減らす。図３の例では、ＣＩＣフィルタは、８：１の間引きを行い、これにより、ＣＩＣ ３１６のステージ後、３１８において、サンプリングクロック周波数２．０４８ＭＨｚは、２５６ｋＨｚまで減少する。ＣＩＣステージ３１６は、入力デジタル信号３１２をローパスフィルタ処理することにより、３１８での出力デジタル信号のダイナミックレンジを増大させる。

図３の例において、ＰＤＭ受信機モジュール３１４の第二のステージは、ハーフバンドフィルタ３２０である。ハーフバンドフィルタ３２０は、係数２：１で間引くことにより、入力信号３１８のサンプリングレートを出力３２２で２５６ｋＨｚから１２８ｋＨｚに減少させる。ハーフバンドフィルタ３２０は、ローパスフィルタ処理をさらに行い、３２２での信号のダイナミックレンジをさらに増大させる。

同様に、図３の例において、ＰＤＭ受信機モジュール３１４の第三のステージもハーフバンドフィルタ３２４である。ハーフバンドフィルタ３２４は、係数２：１で間引きを行うことにより、入力信号３２２のサンプリングレートを出力３２６で１２８ｋＨｚから６４ｋＨｚに減少させる。ハーフバンドフィルタ３２４は、ローパスフィルタ処理をさらに行い、３２６で信号のダイナミックレンジをさらに増大させる。

図３の例において、ＰＤＭ受信機モジュール３１４の第四のステージは、ローパスフィルタ３２８であり、これは、係数４：１で間引くことにより、３２６での入力デジタル信号を６４ｋＨｚのサンプルレートから３３０で１６ｋＨｚのベースバンドサンプルレートに減少させる。有限インパルス応答（ＦＩＲ）フィルタ構造又は無限インパルス応答（ＩＩＲ）フィルタ構造は、上述のＰＤＭ受信機モジュール３１４のステージにおいて、例えばローパスフィルタ３２８等において使用できる。したがって、ＰＤＭ受信機モジュールは、３１２において、２．０４８ＭＨｚのサンプリングレートの時間遅延されたオーバーサンプリングされたデジタル信号を入力として受信し、３３０において、１６ｋＨｚのベースバンドサンプリングレートのベースバンド信号を出力し、これは、幾つかの実施形態では音響信号である。エイリアシングを除去するために、ベースバンド信号の有益な周波数範囲は、係数１／２でベースバンドサンプリングレートから低下させて、最大有益周波数Ｆ_{ＮＹＱＵＩＳＴ}≦ｆ_ｂｂ／２（ここで、ｆ_ｂｂは、ベースバンドサンプルレートである）を要求するナイキストサンプリング基準を満足することに留意されたい。

図４は、概して４００において、本発明の実施形態によるパルス密度変調（ＰＤＭ）受信機の構成を示す。図４に関して、図３の時間遅延要素３０８の代替的な位置が示されている。時間遅延要素４１６の初期位置は、図３の時間遅延要素３０８の位置に対応する。この初期位置において、前述のように、時間遅延要素４１６は、オーバーサンプリングされたデジタル信号を遅延させ、３１２において、時間遅延されたデジタル信号を出力する。

時間遅延要素は、ＰＤＭモジュール３１４のオーバーサンプリングされるドメイン全体に配置できる。図４において、遅延要素の第一の代替的な場所は、第一のステージ４０２と第二のステージ４０６との間の４１８において場所４１８で示されている。この代替的な場所では、１つの実施形態において、時間遅延要素４１６は、除かれ、３１２は、オーバーサンプリングされたデジタル信号を示し、時間遅延は、３１４の内部で適用される。遅延要素が４１８に配置されると、非整数遅延要素の数は、４０２の出力であり、４１８での時間遅延要素への入力である、４０４に存在するサンプリングレートを３３０でのベースバンドサンプリングレートで割ることによって得られる。図３の非限定的な例に関して、Ｒ＝２５６ｋＨｚ／１６ｋＨｚ＝１６である。したがって、時間遅延要素が位置４１８にあるときに付与できる非整数遅延は、図２Ｂからの式（４）により、Δｔ＝Ｎ^＊τ_ＳＦとして計算され、ここで、２５６ｋＨｚのサンプリングレート周期の周期は、３．９０６２５×１０^−６秒に等しい。したがって、図２Ｂからの式（４）は、Δｔ＝Ｎ^＊３．９０６２５×１０^−６秒を与える。

図４において、遅延要素の第二の代替的な場所は、第二のステージ４０６と第三のステージ４１０との間の４２０において場所４２０に示されている。この代替的な場所では、１つの実施形態において、時間遅延要素４１６は、除かれ、３１２は、オーバーサンプリングされたデジタル信号を表し、時間遅延は、３１４の内部で適用される。時間遅延要素が４２０に配置されると、非整数遅延要素の数は、４０６の出力であり、４２０での時間遅延要素への入力である、４０８に存在するサンプリングレートを３３０でのベースバンドサンプリングレートで割ることによって得られる。図３の非限定的な例に関して、Ｒ＝１２８ｋＨｚ／１６ｋＨｚ＝８である。したがって、時間遅延要素が位置４２０にあるときに付与できる非整数遅延は、図２Ｂからの式（４）により、Δｔ＝Ｎ^＊τ_ＳＦとして計算され、ここで、τ_ＳＦは、１２８ｋＨｚのサンプリングレート周期の周期であり、これは、７．８１２５×１０^−６秒に等しい。したがって、図２Ｂからの式（４）は、Δｔ＝Ｎ^＊７．８１２５×１０^−６秒を与える。

図４において、遅延要素の第三の代替的な場所は、第三のステージ４１０と第四のステージ４１４との間の４２２において場所４２２に示されている。この代替的な場所では、１つの実施形態において、時間遅延要素４１６は、除かれ、３１２は、オーバーサンプリングされたデジタル信号を表し、時間遅延は、３１４の内部で適用される。時間遅延要素が４２２に配置されると、非整数遅延要素の数は、４１０の出力であり、４２２での時間遅延要素への入力である、４１２に存在するサンプリングレートを３３０でのベースバンドサンプリングレートで割ることによって得られる。図３の例に関して、Ｒ＝６４ｋＨｚ／１６ｋＨｚ＝４である。したがって、時間遅延要素が位置４２２にあるときに付与できる非整数遅延は、図２Ｂからの式（４）により、Δｔ＝Ｎ^＊τ_ＳＦとして計算され、ここで、τ_ＳＦは、６４ｋＨｚのサンプリングレート周期の周期であり、これは、１．５６２５×１０^−５秒に等しい。したがって、図２Ｂからの式（４）は、Δｔ＝Ｎ^＊１．５６２５×１０^−５秒を与える。他の実施形態において、時間遅延要素は、複数の場所、すなわち４１６、４１８、４２０及び４２２の１つ又は複数に配置できる。

図５は、概して５００において、本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機のステージ間に時間遅延を設けることを示す。図５に関して、ＰＤＭ受信機モジュール５８０は、５７８のオーバーサンプリングされたデジタル入力信号と共に示されている。オーバーサンプリングされたデジタル入力信号５７８は、様々な実施形態において、例えば図２Ｃの２７２等のデジタルマイクロフォンから発せられる。ＰＤＭ受信機モジュール２８０は、第一のステージ５０２、第二のステージ５１０、第三のステージ５１４及びｉ番目のステージ５１８までを有するように構成される。各ステージは、間引き及びローパスフィルタ処理の一方又は両方を提供できる。時間遅延要素５０６は、第一のステージ５０２と第二のステージ５１０との間に配置される。動作中、オーバーサンプリングされたデジタル信号５７８は、例えば、デジタルマイクロフォン又は前述のような他の種類のデジタルセンサから発せられる。

オーバーサンプリングされたデジタル信号５７８は、ＰＤＭ受信機モジュール５８０の第一のステージ５０２に入力され、ここで、信号は、間引きされ且つローパスフィルタ処理される。第一のステージ５０２の出力は、次に５０４で時間遅延要素５０６に入力される。時間遅延要素５０６の出力は、５０８で第二のステージ５１０に入力される。第二のステージ５１０は、出力５１２において間引き及びローパスフィルタ処理をさらに実行し、第三のステージ５１４への入力を提供する。第三のステージ５１４は、出力５１６において間引き及びローパスフィルタ処理をさらに実行し、ｉ番目のステージ５１８への入力を提供する。ｉ番目のステージ５１８は、ＰＤＭ受信機モジュール５８０からの出力５８２を提供し、これは、ベースバンドサンプリングレートであるように構成できる。他の各種の実施形態において、時間遅延要素５０６は、ＰＤＭ受信機モジュール５８０の他のステージ間に設けることもできる。

図６は、概して６００において、本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機の異なるステージ間に時間遅延を設けることを示す。図６に関して、図５のＰＤＭ受信機モジュール５８０は、５０２、５１０、５１４、５１８までのステージと共に示されている。図６では、時間遅延要素は、第二のステージ５１０と第三のステージ５１４との間に挿入される。第二のステージ５１０からの出力６０４は、時間遅延要素６０２に入力される。時間遅延要素６０２からの出力６０６は、中間サンプリングレートでの時間遅延デジタル信号である。

図７は、概して７００において、本発明の実施形態による、パルス密度変調（ＰＤＭ）受信機内のまた別の場所に時間遅延を設けることを示す。図７に関して、図５のＰＤＭ受信機モジュール５８０は、５０２、５１０、５１４、５１８までのステージと共に示されている。図７では、時間遅延要素は、ｉ−１番目のステージ５１４とｉ番目のステージ５１８との間に挿入される。ｉ−１番目のステージ５１４からの出力７０４は、時間遅延要素７０２で時間遅延される。時間遅延要素７０２からの出力７０６は、中間サンプリングレートでの時間遅延デジタル信号であり、これは、ｉ番目のステージ５１８に入力され、さらに処理されてから５８２でＰＤＭ受信機モジュール５８０から出力される。出力５８２のサンプリング周波数は、減少したサンプルレートであり、これは、幾つかの実施形態において、システムからの所望の出力信号のベースバンドサンプルレートであり得る。

図８は、概して８００において、本発明の実施形態によるアナログ−デジタル変換器（ＡＤＣ）システムにおけるプログラム可能な時間遅延を示す。図８に関して、アナログの場の量は、８０２によって表され、これは、各種の実施形態において、デジタルマイクロフォン、振動センサ、電磁エネルギーセンサなどであるデジタルセンサ８０４に入射する。本明細書の説明のために、デジタルセンサ８０４は、デジタルマイクロフォンを指すが、それによって限定が示唆されることはない。入射した場８０２に応答して、デジタルマイクロフォン８０４は、８０６において、オーバーサンプリングされたデジタル信号を出力する。オーバーサンプリングされたデジタル信号出力８０６は、時間遅延要素８０８に入力され、これは、８１０において、時間遅延されたオーバーサンプリングされたデジタル出力を出力する。時間遅延されたオーバーサンプリングされたデジタル出力８１０は、ＰＤＭ受信機モジュール８１２に入力される。ＰＤＭ受信機モジュール８１２は、前述のような単段又は多段アーキテクチャで構成され得る。８１４において、ＰＤＭ受信機モジュール８１２からの出力は、任意に、８１６で時間遅延されてから８２２で出力されるようにすることができる。幾つかの実施形態において、コントローラ８１８は、制御信号８２０を時間遅延要素８０８に提供する。幾つかの実施形態において、時間遅延要素８１６がシステムと共に構成されると、コントローラ８１８又は別のコントローラは、８２２において、制御信号を時間遅延要素８１６に提供する。

各種の実施形態において、８０８等の時間遅延要素は、バッファとして又はバッファを含むように構成でき、バッファは、多数の値を有し、各値は、デジタルセンサ８０４内で使用されるサンプリングクロックの異なるクロックサイクル数に対応する。各種の実施形態において、時間遅延要素８０８は、入力デジタル信号８０６に一定の時間遅延を提供するように構成され得、又は時間遅延要素８０８は、プログラム可能であり得る。動作中、コントローラ８１８は、制御信号８２０を提供し、これは、サンプリングクロックサイクル数を特定するために使用され、時間遅延要素８０８は、時間遅延を入力信号８０６に提供するためにこれを使用する。

同様に、システム内に存在する場合、８１６等の時間遅延要素は、バッファとして又はバッファを含むように構成でき、バッファは、多数の値を有し、各値は、ＰＤＭ受信機モジュール８１２の出力に対応するより低いサンプルレートでの異なるサイクル数に対応する。各種の実施形態において、時間遅延要素８１６は、入力デジタル信号８１４に一定の時間遅延を提供するように構成され得、又は時間遅延要素８１６は、プログラム可能であり得る。動作中、コントローラ８１８は、制御信号８２２を提供し、これは、より低いサンプルレートのサイクル数を特定するために使用され、時間遅延要素８１６は、時間遅延を入力信号８１４に提供するためにこれを使用する。したがって、システムが出力８２２で入力８０６に関して付与する時間遅延全体は、時間遅延要素８０８と、時間遅延要素８１６によって付与される時間遅延との合計である。

図９Ａは、概して９００において、本発明の実施形態による複数のセンサのための時間遅延を示す。図９Ａに関して、アナログの場の量は、９０２によって表され、これは、９２０、９４０、９６０までのデジタルセンサによって示される一般数であるｎ個のセンサに入射し、これは、各種の実施形態において、デジタルマイクロフォン、振動センサ、電磁エネルギーセンサ等である。本明細書の説明のために、デジタルセンサ９２０、９４０及び９６０は、デジタルマイクロフォンを指すが、それによって限定が示唆されることはない。各デジタルマイクロフォンは、９０６、９０８及び９１０によって示される信号伝送路を有する。コントローラ９０４は、時間遅延を調節するために使用され、これは、マイクロフォンの信号路の各々を遅延させるために使用される。

動作中、時間遅延Δｔ_１は、デジタルマイクロフォン９２０のための９１２におけるデジタル信号出力に関連する。同様に、時間遅延Δｔ_２は、デジタルマイクロフォン９４０のための９１４におけるデジタル信号出力に関連する。また、時間遅延Δｔ_ｎは、デジタルマイクロフォン９６０のための９１６におけるデジタル信号出力に関連する。コントローラ９０４は、９０６、９０８、９１０までの各信号路に１つ又は複数の制御信号を供給するために使用される。前の図面において前述したように、時間遅延要素９２４に供給される制御信号９２２は、時間遅延要素９２４により、マイクロフォン９２０によって受信されたオーバーサンプリングされたデジタル信号に適用される時間遅延を指定するために使用される。任意に、コントローラ９０４は、制御信号９２８を時間遅延要素９３０（そのシステム構成内にある場合）に供給できる。同様に、時間遅延要素９４４に供給される制御信号９４２は、時間遅延要素９４４により、マイクロフォン９４０から受信されたオーバーサンプリングされたデジタル信号に適用される時間遅延を指定するために使用される。任意に、コントローラ９０４は、制御信号を時間遅延要素９５０（そのシステム構成内にある場合）に供給できる。制御信号は、後続のマイクロフォン信号路に必要に応じて供給され、最後に、マイクロフォン信号路９１０内において、制御信号９６２は、時間遅延要素９６４に供給され、これは、時間遅延要素９６４により、マイクロフォン９６０から受信されたオーバーサンプリングされたデジタル信号に適用される時間遅延を指定するために使用される。任意に、コントローラ９０４は、制御信号９６８を時間遅延要素９７０（そのシステム構成内にある場合）に供給できる。

時間遅延要素９２４は、上の図面において述べたように、ＰＤＭ受信機モジュール９２６内の、例えばＰＤＭ受信機モジュール９２６のステージ間に配置できることに留意されたい。同様に、限定することなく、上の図面において述べたように、時間遅延要素９４４は、ＰＤＭ受信機モジュール９４６内の、例えばＰＤＭ受信機モジュール９４６のステージ間に配置でき、時間遅延要素９６４は、ＰＤＭ受信機モジュール９６６内の、例えばＰＤＭ受信機モジュール９６６のステージ間に配置できる。９０６、９０８、９１０までのマイクロフォン信号路は、同じように構成する必要はない。例えば、１つ又は複数のマイクロフォン信号路は、デジタルマイクロフォンとＰＤＭ受信機モジュールとの間に時間遅延要素を挿入して構成でき、別のマイクロフォン信号路は、ＰＤＭ受信機モジュールの内部に時間遅延要素を挿入して構成できる。

各種の実施形態において、コントローラ９０４は、時間遅延されたマイクロフォン信号９１２、９１４、９１６についてビームフォーミングを実行するために、必要に応じてマイクロフォン９２０、９４０、９６０のアレイを誘導するために使用される。図９Ａにおいて説明したように、一般数ｎのマイクロフォンが述べられているが、ビームフォーミングは、わずかに２つのマイクロフォンで実行でき、これについて図１０に関連して後に説明する。

図９Ｂは、概して９８０において、本発明の実施形態による、１つのセンサからの出力に適用される複数の時間遅延を示す。図９Ｂに関して、アナログの場の量は、９０２によって表され、これは、各種の実施形態において、デジタルマイクロフォン、振動センサ、電磁エネルギーセンサなどであるデジタルセンサ９２０に入射する。本明細書の説明のために、デジタルセンサ９２０は、デジタルマイクロフォンを指すが、それによって限定が示唆されることはない。デジタルマイクロフォン９２０は、信号９１２を出力し、これは、９８２において、９８４〜９８６で示されるｎ個のレプリカに複製（分割）される。マイクロフォン９２０の信号９１２の各レプリカは、９０６〜９１０で示される信号伝送路を有する。コントローラ９０４は、時間遅延を調節するために使用され、これらは、マイクロフォン信号路のレプリカ９８４〜９８６の各々を遅延させるために使用される。

動作中、信号９１２は、ｎ個のレプリカ９８４〜９８６を生成するために９８２に入力される。各種の実施形態において、９８２は、ｎ分割スプリッタである。他の実施形態において、９８２での複製は、他の手段によって実現される。幾つかの実施形態において、複製は、ソフトウェアで実行される。時間遅延Δｔ_１は、９２４において、デジタルマイクロフォン９２０のための９８４でのデジタル信号出力に関連する。同様に、時間遅延Δｔ_ｎは、９６４において、デジタルマイクロフォン９２０のための９８６でのデジタル信号出力に関連する。コントローラ９０４は、１つ又は複数の制御信号を各信号路９０６〜９１０に供給するために使用される。前の図面において上述したように、時間遅延要素９２４に供給された制御信号９２２は、時間遅延要素９２４により、マイクロフォン９２０から受信されたオーバーサンプリングされたデジタル信号に適用される時間遅延を指定するために使用される。任意で、コントローラ９０４は、時間遅延要素９３０（そのシステム構成内にある場合）に制御信号９２８を供給できる。制御信号は、後続のマイクロフォン信号路に必要に応じて供給され、最後に、マイクロフォン信号路９１０内において、制御信号９６２は、時間遅延要素９６４に供給され、これは、時間遅延要素９６４により、９８６において、マイクロフォン９２０から受信されたオーバーサンプリングされたデジタル信号に適用される時間遅延を指定するために使用される。任意に、コントローラ９０４は、制御信号９６８を時間遅延要素９７０（そのシステム構成内にある場合）に供給できる。

時間遅延要素９２４は、上の図面において述べたように、ＰＤＭ受信機モジュール９２６内の、例えばＰＤＭ受信機モジュール９２６のステージ間に配置できることに留意されたい。同様に、限定することなく、上の図面において述べたように、時間遅延要素９６４は、ＰＤＭ受信機モジュール９６６内の、例えばＰＤＭ受信機モジュール９６６のステージ間に配置できる。マイクロフォン信号路９０６〜９１０は、同じように構成する必要はない。例えば、１つ又は複数のマイクロフォン信号路は、デジタルマイクロフォンとＰＤＭ受信機モジュールとの間に時間遅延要素を挿入して構成でき、別のマイクロフォン信号路は、ＰＤＭ受信機モジュールの内部に時間遅延要素を挿入して構成できる。

各種の実施形態において、コントローラ９０４は、時間遅延されたマイクロフォン信号９１２〜９１６についてビームフォーミングを実行するために、必要に応じて１つのマイクロフォン９２０から得られた信号のアレイを誘導するために使用される。図９Ｂにおいて説明したように、１つのマイクロフォンからの一般数ｎ回だけ遅延された信号が述べられている。しかしながら、ビームフォーミングは、図１０に関して以下に説明するように、１つのマイクロフォンからのわずかに２回だけ時間遅延された信号（ｎ＝２）でも実行できる。したがって、幾つかの実施形態において、ｎ分割スプリッタは、１つの入力から２つの出力（ｎ＝２）を供給するスプリッタである。

図１０は、概して１０００において、本発明の実施形態によるビームフォーミングを示す。図１０に関して、アナログの場の量は、１００２によって表され、これは、デジタルセンサ１００４及び１００６に入射する。１つ又は複数の実施形態において、デジタルセンサ１００４及び１００６は、デジタルマイクロフォンであるが、それによって限定が示唆されることはない。デジタルマイクロフォン１００４は、オーバーサンプリングされたデジタル信号を出力し、これは、時間遅延要素１００８で時間遅延される。任意で、ゲインは、１０１０で調節され、これは、１０１６での信号出力の振幅を増大又は縮小する。第二のマイクロフォン１００６は、オーバーサンプリングされたデジタル信号を出力し、これは、時間遅延要素１０１２で時間遅延される。任意で、ゲインは、１０１４で調節され、これは、１０１８での信号出力の振幅を増大又は縮小する。

信号１０１６及び１０１８は、１０２０で算術ブロックに入力され、１０２２でビームフォーミングされた出力が提供される。システムの実装及びその中での信号の処理に応じて、算術ブロック１０２０は、そのビームフォーミング動作にとっての必要性に応じて入力１０１６及び１０１８の加算又は減算を実行できる。図１０において、ビームフォーミングは、２つのマイクロフォンについて示されているが、ビームフォーミングは、一般数のマイクロフォンで実行できる。図１０の例は、解説のためにのみ提供されており、本発明の実施形態を限定しない。

図１１Ａ及び１１Ｂは、本発明の実施形態による、非整数遅延によって提供される増大した分解能を示す。図１１Ａ及び図１１Ｂの両方に関して、前述のように、「非整数遅延」は、実施形態のこの説明ではベースバンドサンプリングレートサイクルの一部を指すために使用される。ビームフォーミングに関して、時間における増大した分解能は、空間における増大した分解能に対応し、これは、ビームフォーミングプロセスにとって有利である。

式（７）は、周波数ｆの信号と周期τとの関係を規定する。前述のように、時間遅延は、アナログ−デジタル変換器（ＡＤＣ）プロセスの出力に導入でき、これは、式（８）によって与えられるシステムのベースバンドサンプリングレートに基づく整数時間遅延を有する。同様に、オーバーサンプリングされるドメイン内のサンプリングクロック周波数に時間遅延が導入される場合、時間遅延は、式（９）によって与えられる。

式（８）及び（９）は、図２Ａの式（２）に代入され、式（１０）が得られる。Δｔ_{非整数遅延}に関する式（１０）を解くと、式（１１）、Δｔ_{非整数遅延}＝Δｔ_整数遅延／Ｒが得られる。

ナイキストサンプリングの定理では、サンプリング周波数ｆ_ｓで測定可能なエイリアスのない最高周波数「ｆ_{ＮＹＱＵＩＳＴ}」がｆ_{ＮＹＱＵＩＳＴ}＝ｆ_ｘ／２と定義されると述べられており、これに関して、関係のあるサンプリング周波数ｆ_ｓは、ベースバンドサンプリングレートｆ_ｂｂである。したがって、ｆ_{ＮＹＱＵＩＳＴ}＝ｆ_ｂｂ／２である。

これらの波形の周期は、図１１Ｂに示されている。１１０２は、本発明の実施形態によるデジタルセンサのオーバーサンプリングに使用されるサンプリングクロック周波数に対応する周期の図である。１１０４は、オーバーサンプリングされた信号の間引き後のサンプリングレートに対応するベースバンドサンプリングレートの周期の図である。周期１１０２及び１１０４間の関係は、式（１０）によって与えられる。１１０４は、ベースバンド信号に適用可能な整数時間遅延も表す。１１０６は、システムのためのナイキスト周波数に対応する波形の周期を表す。ナイキスト波長１１０６は、エイリアシングを生じさせずに処理できる場の量の最短波長（及び最高周波数）である。

１１０２によって定性的に表される非整数時間遅延は、ベースバンド信号１１０６に適用でき、１１０４によって表される整数時間遅延から実現できる空間分解能より改善された空間分解能を表す。

上の図面において示されるような場の量は、媒質内の波の伝播を表す。音響波の伝播の場合、関係する媒質は、空気又は水の何れかであり、空気中の音速は、名目上、毎秒３４０メートルである。音速は、媒質の物性の変化と共に変化し、例えば空気及び水の場合、音速は、温度、圧力及び塩分濃度（水）と共に変化する。本明細書で提示される非限定的な例において、毎秒３４０メートルという名目上の値は、解説を目的として使用されており、それによって限定が示唆されることはない。

非整数時間遅延により、ビームフォーミングに使用されるシステムの空間分解能を、整数時間遅延で実現可能な空間分解能より増大させることができる。空間分解能は、Ｃ及びΔｔ_{非整数遅延}に関してΔｘによって与えられ、Δｘ＝Ｃ^＊Δｔ_{非整数遅延}である。

他の実施形態において、前述のように、時間遅延要素は、例えば、ＰＤＭ受信機モジュール等のデジタルオーバーサンプリングセンサのための受信機モジュール内に挿入できる。このような場合、周期１１０２は、中間サンプリングレートを表す。間引かれ且つローパスフィルタ処理された信号に導入される時間遅延を、オーバーサンプリングされるドメイン内で生成するために使用されるサンプリングクロックサイクル又は中間サンプリングレートサイクル数は、前述のように変更できる。

前述のオーバーサンプリングされるシステムにおいて、各種の非限定的な実施形態では、可変値Ｒは、（デジタルマイクロフォンでの）サンプリングクロック周波数とベースバンドでのサンプリングレートとの比を表すために使用される。図３の非限定的な例において、ｆ_ＳＦが２．０４８ＭＨｚに等しく、ｆ_ｂｂが１６ｋＨｚに等しい場合、図２Ａの式２から、Ｒ＝ｆ_ＳＦ／ｆ_ｂｂ＝１２８となる。この非限定的な例における図１１Ａの式（１０）から、整数のサンプリングレートに関してＲが表す最小非整数は、１／１２８である。他の非整数時間遅延の値は、本明細書に記載の技術により、例えばｆ_ＳＦでの追加のクロックサイクル若しくは追加の中間サンプリングレートサイクルのために時間遅延を行うことにより、又はデジタルセンサ内のＡＤＣを駆動するために使用されるサンプリングクロック周波数を変化させることにより実現される。

図１２は、概して１２００において、本発明の実施形態によるオーバーサンプリングされるシステムに時間遅延を付与するプロセスを示す。図１２に関して、プロセスは、ブロック１２０２で始まる。ブロック１２０４において、サンプリングクロックサイクルと、アナログ−デジタル変換器（ＡＤＣ）プロセスで使用されるデジタル化方式によって生成されるアナログ信号のデジタル表現との間の関係が確立される。幾つかの例において、これは、前述のパルス密度変調（ＰＤＭ）等の１ビット深度のプロセスである。他の実施形態において、プロセスは、１ビット深度以外であり、したがって複数ビットの深度である。ブロック１２０６において、ある時間遅延に必要なクロックサイクル数は、ＡＤＣで使用されるエンコーディング方式のビット深度を考慮して計算される。ブロック１２０８において、オーバーサンプリングされたデジタル信号は、ブロック１２０６で計算された時間遅延を表すクロックサイクル数だけ遅延される。プロセスは、ブロック１２１０で停止する。

図１３は、概して１３００において、本発明の実施形態による、ビームフォーミングプロセスにおいて、オーバーサンプリングされるシステムに付与される時間遅延を使用するプロセスを示す。図１３に関して、プロセスは、ブロック１３０２で開始する。ブロック１３０４において、時間遅延は、ビームフォーミングプロセスのために選択される。ブロック１３０６において、ブロック１３０４からの時間遅延は、デジタルにオーバーサンプリングされた信号に、その信号のためのオーバーサンプリングされるドメイン内において適用される。その信号のためのオーバーサンプリングされるドメインは、上の図において説明したように、デジタルセンサと、デジタルセンサのための受信機モジュールとの間であり得、又は他の実施形態では、時間遅延は、受信機モジュール内のある場所に挿入される。また別の実施形態において、時間遅延は、オーバーサンプリングされるドメイン内の複数の場所に挿入される。ブロック１３０８において、ビームフォーミングプロセスは、関心対象の場の量を表す時間遅延されたデジタル信号で実行される。ブロック１３０８でビームフォーミングプロセスに適用される時間遅延は、ベースバンドサンプリングに関する非整数時間遅延であり得、又は、それは、非整数時間遅延と整数時間遅延との合計であり得る。幾つかの実施形態において、オーバーサンプリングされるドメイン内に適用される時間遅延の大きさは、ベースバンドドメイン内のサンプリング間隔（又はクロックサイクル）持続時間を超える可能性がある。したがって、「非整数遅延」という用語の使用は、本発明の実施形態を限定せず、本明細書では、幾つかの実施形態において遅延の相対的大きさを説明するために使用される。ここで、整数時間遅延は、ベースバンドサンプリングレートサイクル数である。プロセスは、ブロック１３１０で終了する。

図１４は、概して１４００において、本発明の実施形態が使用され得るデータ処理システムを示す。ブロック図は、ハイレベル概念図であり、様々な方法において様々な構成で実装され得る。図１４に関して、バスシステム１４０２は、中央処理ユニット（ＣＰＵ）１４０４、リードオンリメモリ（ＲＯＭ）１４０６、ランダムアクセスメモリ（ＲＡＭ）１４０８、ストレージ１４１０、ディスプレイ１４２０、オーディオ１４２２、キーボード１４２４、ポインタ１４２６、データ取得ユニット（ＤＡＵ）１４２８及び通信１４３０を相互接続する。バスシステム１４０２は、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）、アドバンストグラフィックスポート（ＡＧＰ）、スモールコンピュータシステムインタフェース（ＳＣＳＩ）、米国電気電子技術者協会（ＩＥＥＥ）標準第１３９４号（ＦｉｒｅＷｉｒｅ）、ユニバーサルシリアルバス（ＵＳＢ）又はカスタムアプリケーションのために設計された専用バス等のバスの１つ又は複数であり得る。ＣＰＵ１４０４は、単独、複数又はさらには分散型コンピューティングリソース又はデジタル信号処理（ＤＳＰ）チップであり得る。ストレージ１４１０は、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、ハードディスク（ＨＤ）、光ディスク、テープ、フラッシュ、メモリスティック、ビデオレコーダなどであり得る。信号処理システム１４００は、単独のマイクロフォン又は複数のマイクロフォン（例えば、第一のマイクロフォン、第二のマイクロフォンなど）から入力された音響信号を受信するために使用される音響信号処理システムであり得る。音響信号処理システムの実際の実施例に応じて、音響信号処理システムは、ブロック図の構成要素の幾つか、全部、それを超えるもの又は再配置したものを含み得ることに留意されたい。幾つかの実施形態において、システム１４００のある態様は、ソフトウェアで実行される。一方、幾つかの実施形態では、システム１４００の態様は、デジタル信号処理（ＤＳＰ）チップ１４４０又は同じく１４４０によって表すことができるシステムオンチップ（ＳＯＣ）等の専用のハードウェア並びに当業者によって知られ、理解されているような専用のハードウェアとソフトウェアとの組合せで実行される。

したがって、各種の実施形態において、音響信号データは、１４２９で受信され、音響信号処理システム１４００によって処理される。このようなデータは、１４３２において、通信インタフェース１４３０を介して伝送され、離れた場所でさらに処理され得る。例えば、イントラネット又はインターネット等のネットワークとの接続は、当業者であればわかるように、１４３２を介して得られ、それにより、音響信号処理システム１４００は、離れた場所にある他のデータ処理装置又はシステムと通信できる。

例えば、本発明の実施形態は、デスクトップコンピュータ又はワークステーションとして構成されるコンピュータシステム１４００、例えばＷＩＮＤＯＷＳ（登録商標）ＸＰ Ｈｏｍｅ又はＷＩＮＤＯＷＳ（登録商標）ＸＰ Ｐｒｏｆｅｓｓｉｏｎａｌ、ＷＩＮＤＯＷＳ（登録商標）１０ Ｈｏｍｅ又はＷＩＮＤＯＷＳ（登録商標）１０ Ｐｒｏｆｅｓｓｉｏｎａｌ、Ｌｉｎｕｘ（登録商標）、Ｕｎｉｘ等のオペレーティングシステムの入ったＷＩＮＤＯＷＳ（登録商標）互換コンピュータ、並びにＯＳ Ｘ等のオペレーティングシステムの入ったＡＰＰＬＥ ＣＯＭＰＵＴＥＲ社製コンピュータ上に実装できる。代替的に又はこのような実装と共に、本発明の実施形態は、Ｂｌｕｅｔｏｏｔｈ（登録商標）通信チャネルで使用するように構成されるスピーカ、イヤホン、ビデオモニタ等のデバイスと共に構成できる。また別の実施形態において、本発明の実施形態は、スマートフォン、タブレットコンピュータ、眼鏡、ニアツーアイ（ｎｅａｒ−ｔｏ−ｅｙｅ）（ＮＴＥ）ヘッドセット等のウェアラブルデバイスなどのモバイルデバイスによって実装されるように構成される。

各種の実施形態において、前の図面で説明したシステムの構成要素及びシステムは、集積回路デバイス内で実装でき、これは、集積回路を収容した集積回路パッケージを含み得る。幾つかの実施形態において、システムの構成要素及びシステムは、１つの集積回路ダイで実装される。他の実施形態において、システムの構成要素及びシステムは、集積回路デバイスの複数の集積回路ダイ内で実装され、これは、集積回路を収容するマルチチップパッケージを含み得る。

本発明の実施形態について論じ、理解するために、技術及び方法を説明するために各種の用語が当業者によって使用されることを理解されたい。さらに、説明では、説明を目的として本発明の十分な理解のために様々な具体的な詳細が示されている。しかしながら、本発明は、これらの具体的な詳細なしに実行され得ることが当業者に明白である。幾つかの例において、よく知られた構造及び装置は、本発明を曖昧にすることがないように、詳細にではなくブロック図の形態で示されている。これらの実施形態は、当業者が本発明を実施できるようにするために十分に詳細に説明されており、他の実施形態が利用され得、また本発明の範囲から逸脱せずに論理的、機械的、電気的及び他の変更形態がなされ得ることを理解されたい。

説明の幾つかの部分は、例えば、コンピュータメモリ内のデータビットに対する操作のアルゴリズム及び記号による表現で提示され得る。このアルゴリズムによる記述及び表現は、他の当業者に自らの作業の内容を最も効果的に伝えるために、データ処理の当業者によって使用される手段である。アルゴリズムは、ここでは及び一般に、所望の結果をもたらす自己矛盾のない一連の行為であるとみなされる。これらの行為は、物理的な数量の物理的操作を必要とするものである。通常、ただし必ずとは限らないが、これらの数量は、記憶、伝送、合算、比較及び他の操作が可能な電気又は磁気信号の形態をとる。場合により、主に通常の利用を理由として、ビット、値、要素、記号、文字、項、数、波形、データ、時系列等としてこれらの信号を指すことが好都合であることが明らかとなっている。

しかしながら、念頭に置くべき点として、これら及び同様の用語は、適切な物理的量に関連付けられることになり、これらの数量に適用される好都合なラベルにすぎない。議論から明らかな特段の別の記載がない限り、説明全体を通じて「処理する」、又は「演算する」、又は「計算する」、又は「特定する」、又は「表示する」等の用語を利用する議論は、コンピュータシステムのレジスタ及びメモリ内の物理的（電子的）量として表現されるデータを操作して、コンピュータシステムのメモリ又はレジスタ内の物理的量として同様に表現される他のデータに変換するコンピュータシステム若しくは同様の電子コンピューティングデバイス又は他のこのような情報記憶、伝送若しくは表示装置の動作及びプロセスを指し得ることが理解される。

本明細書における動作を実行する装置は、本発明を実施できる。この装置は、必要な目的のために特に構成され得、又はコンピュータに記憶されたコンピュータプログラムによって選択的にアクティベート若しくは再構成される汎用コンピュータを含み得る。このようなコンピュータプログラムは、コンピュータ可読記憶媒体、例えば、これらに限定されないが、フロッピディスク、ハードディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、磁気光ディスク等のあらゆる種類のディスク、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、エレクトリカリプログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取専用メモリ（ＥＥＰＲＯＭ）、ＦＬＡＳＨメモリ、磁気若しくは光カード等、又は電子的命令をコンピュータにローカルで若しくはコンピュータにリモートで記憶するのに適したあらゆる種類の媒体に記憶され得る。

本明細書において提示されているアルゴリズム及び表示は、本質的に何れかの特定のコンピュータ又は他の装置に関連付けられることはない。各種の汎用システムは、本明細書中の教示によるプログラムと共に使用され得、又はより専門化された装置に必要な方法を実行するように指示することが好都合であると判明し得る。例えば、本発明による方法の何れも、ハードワイヤード回路において、汎用プロセッサをプログラムすることにより、又はハードウェアとソフトウェアとの任意の組合せでも実装できる。当業者であれば、本発明は、ハンドヘルドデバイス、マルチプロセッサシステム、マイクロプロセッサベース若しくはプログラム可能民生用電子機器、デジタル信号処理（ＤＳＰ）デバイス、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータ及びその他を含め、上述のもの以外のコンピュータシステム構成でも実践できることが容易にわかるであろう。本発明は、通信ネットワークを通じて連結されたリモート処理デバイスによってタスクが実行される分散型コンピューティング環境でも実践できる。他の例において、上の図面において説明した本発明の実施形態は、システムオンチップ（ＳＯＣ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、デジタル信号処理（ＤＳＰ）チップ、コーデック集積回路（ＩＣ）を用いるか、又はハードウェア及びソフトウェアの他の実装において実装できる。

本発明の方法は、コンピュータソフトウェアを用いて実装され得る。公認の標準に適合するプログラミング言語で記述されていれば、方法を実装するように設計された一連の指示は、各種のハードウェアプラットフォーム上で実行するため及び各種のオペレーティングシステムとのインタフェースのために編集できる。さらに、本発明は、何れの特定のプログラミング言語に関しても説明されていない。各種のプログラミング言語を用いて、本明細書に記載の本発明の教示を実行し得ることがわかるであろう。加えて、当技術分野では、ソフトウェアを、１つの形態又はその他（例えば、プログラム、手順、アプリケーション、ドライバ等）においてある動作をとるか又は結果を招くものと言うことが一般的である。このような表現は、コンピュータによるソフトウェアの実行によってコンピュータのプロセッサにある動作を実行させるか又は結果を生成させることを単に簡単に述べているものである。

通信、プロトコル、アプリケーション、実装、メカニズムなどを説明するために当業者によって各種の用語及び技術が使用されることを理解されたい。このような１つの技術は、アルゴリズム又は数学的表現による技術の実装の説明である。すなわち、技術は、例えば、コンピュータ上でのコードの実行として実装され得るが、その技術の表現は、式、アルゴリズム、数学的表現、フロー図又はフローチャートとして伝え、通信する方が適切で簡便であり得る。したがって、当業者であれば、Ａ＋Ｂ＝Ｃというブロックは、ハードウェア及び／又はソフトウェアでのその実装が２つの入力（Ａ及びＢ）をとり、総和出力（Ｃ）を生成する加法関数であると認識するであろう。したがって、式、アルゴリズム又は数学的表現を記述のために使用することは、少なくともハードウェア及び／又はソフトウェアにおける物理的実施形態を有する（本発明の技術が実践され、また実施形態として実装され得るコンピュータシステム等）ことを理解されたい。

非一時的機械可読媒体は、機械（例えば、コンピュータ）によって判読可能な形態で情報を記憶するためのあらゆるメカニズムを含むことが理解される。例えば、機械可読媒体は、コンピュータ可読媒体と同義語であり、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなどを含むが、伝搬された信号（例えば、搬送波、赤外線信号、デジタル信号など）を介して電気、光、音響又は他の情報を伝達する他の形態を除く。

この説明で使用される限り、「１つの実施形態」若しくは「ある実施形態」又は同様の語句は、説明されている特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。この説明における「１つの実施形態」への言及は、必ずしも同じ実施形態を指すとは限らず、このような実施形態が相互に排他的でもない。或いは、「１つの実施形態」は、本発明に実施形態が１つのみあることを示唆しない。例えば、「１つの実施形態」で説明された特徴、構造、行為等は、他の実施形態にも含まれ得る。したがって、本発明は、本明細書に記載される実施形態の様々な組合せ及び／又は統合を含み得る。

したがって、本発明の実施形態は、各種の音響システムで使用できる。このようなシステムの幾つかの非限定的な例は、これに限定されないが、企業のコールセンタ、工業用及び一般的なモバイル用途に適した電話通信用オーディオヘッドセット、入力ライン（ワイヤ、ケーブル又は他のコネクタ）を備え、眼鏡フレーム、ニアツーアイ（ＮＴＥ）ヘッドセットディスプレイ若しくはヘッドセットコンピューティングデバイス上又はその中に装着されたインライン「イヤバッド」ヘッドセット、工業、軍事及び航空応用等の非常に騒音の大きい環境のためのロングブームヘッドセット、並びに構造的コストを生じずに劇場若しくはシンフォニホール品質の音響を提供するために使用できるグースネックデスクトップ型マイクロフォンである。

本発明を幾つかの実施形態に関して説明したが、当業者であれば、本発明は、説明された実施形態に限定されず、付属の特許請求の範囲の趣旨及び範囲内で改良及び変更を加えて実践され得ることがわかるであろう。したがって、説明は、限定的ではなく、例示とみなされるものとする。

Claims (45)

1. デジタル信号を時間遅延させるシステムであって、
   アナログの場の量に応答するデジタルセンサであって、オーバーサンプリングされたデジタル出力信号をサンプリングクロック周波数で出力するように構成されるデジタルセンサと、
   前記オーバーサンプリングされたデジタル出力信号を入力として受信し、且つ時間遅延されたオーバーサンプリングされたデジタル出力信号を出力するように構成される第１時間遅延要素であって、前記時間遅延されたオーバーサンプリングされたデジタル出力信号は非整数遅延によって時間遅延され、前記非整数遅延は、整数のサンプリングクロックサイクル数と前記サンプリングクロックの周期の積に等しい、第１時間遅延要素と、
   フィルタであって、前記フィルタは、前記時間遅延されたオーバーサンプリングされたデジタル出力信号を入力として受信するように構成され、前記フィルタは、前記時間遅延されたオーバーサンプリングされたデジタル出力信号をローパスフィルタ処理し且つより低いサンプリングレートまで間引きし、及びローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を出力し、前記より低いサンプリングレートは、前記サンプリングクロック周波数より低い、フィルタと、
   前記ローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を入力として受信し、且つ整数遅延を付与するように構成される第２時間遅延要素であって、前記整数遅延は、前記より低いサンプリングレートにおける整数のサイクル数と前記より低いサンプリングレートの周期の積であり、前記整数遅延は前記ローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号に適用される、第２時間遅延要素と、
   前記非整数遅延および前記整数遅延を設定する制御信号を供給するように構成されるコントローラと、を含むシステム。
2. 前記デジタルセンサは、シグマ−デルタ変調器であり、及び前記オーバーサンプリングされたデジタル出力信号は、パルス密度変調（ＰＤＭ）信号である、請求項１に記載のシステム。
3. 前記オーバーサンプリングされたデジタル出力信号は、パルス密度変調（ＰＤＭ）信号である、請求項１に記載のシステム。
4. 前記デジタルセンサは、デジタルマイクロフォンである、請求項１に記載のシステム。
5. 前記デジタルマイクロフォンは、微小電気機械システム（ＭＥＭＳ）センサを利用する、請求項４に記載のシステム。
6. 前記アナログの場の量は、音響圧力場である、請求項１に記載のシステム。
7. 前記整数のサンプルクロックサイクル数は、１〜前記サンプリングクロック周波数をベースバンドサンプリングレートで割ったものの範囲から選択される、請求項１に記載のシステム。
8. 前記フィルタは、ＰＤＭ受信機である、請求項３に記載のシステム。
9. 前記フィルタは、
   前記時間遅延されたオーバーサンプリングされたデジタル出力信号をローパスフィルタ処理し且つ第一の中間サンプリングレートまで間引きする第一のステージと、
   前記第一のステージからの出力を入力として受信するように構成され、前記入力をベースバンドサンプレートまで間引きし、且つ前記入力をベースバンド信号バンド幅までフィルタ処理する第二のステージとをさらに含む多段フィルタである、請求項８に記載のシステム。
10. 前記フィルタは、
    前記時間遅延されたオーバーサンプリングされたデジタル出力信号を第一のステージの入力信号として受信し、前記第一のステージの入力信号をローパスフィルタ処理し且つ第一の中間サンプリングレートまで間引きして、第一のステージの出力信号を形成する第一のステージと、
    前記第一のステージの出力信号を第二のステージの入力信号として受信し、前記第二のステージの入力信号をローパスフィルタ処理し且つ第二の中間サンプリングレートまで間引きして、第二のステージの出力信号を形成する第二のステージと、
    前記第二のステージの出力信号を第三のステージの入力信号として受信し、前記第三のステへージの入力信号をベースバンドサンプリングレートまで間引きし、且つ前記第三のステージの入力信号をベースバンド信号バンド幅までフィルタ処理する第三のステージとをさらに含む多段フィルタであって、前記第一の中間サンプリングレートは、前記サンプリングクロックレートより低く、前記第二の中間サンプリングレートは、前記第一の中間サンプリングレートより低く、及び前記ベースバンドサンプリングレートは、前記第二の中間サンプリングレートより低い、請求項８に記載のシステム。
11. 前記より低いサンプリングレートは、ベースバンドサンプリングレートであり、及び前記ローパスフィルタ処理され、間引きされ、時間遅延されたデジタル出力信号は、第二の信号でのビームフォーミングプロセスで使用され、前記第二の信号は、前記場の量のデジタル測定結果である、請求項７に記載のシステム。
12. デジタル信号を時間遅延させるシステムであって、
    アナログの場の量に応答するセンサ要素と、
    シグマ−デルタ変調器であって、前記センサ要素は、前記シグマ−デルタ変調器に電気的に連結され、且つ前記アナログの場の量に応答してサンプリングクロック周波数でパルス密度変調（ＰＤＭ）出力信号を生成するように構成される、シグマ−デルタ変調器と、
    前記ＰＤＭ出力信号を受信し、且つ遅延されたＰＤＭ出力信号を出力するように電気的に構成される第１時間遅延要素であって、前記遅延されたＰＤＭ出力信号は、前記サンプリングクロック周波数のサイクル数と前記サンプリングクロックの周期の積に等しい非整数時間遅延によって遅延される、第１時間遅延要素と、
    間引きモジュールであって、前記間引きモジュールは、前記遅延されたＰＤＭ出力信号を入力として受信するように構成され、前記間引きモジュールは、前記遅延されたＰＤＭ出力信号をローパスフィルタ処理し且つより低いサンプリングレートまで間引きし、及びローパスフィルタ処理され、間引きされ、遅延されたＰＤＭ出力信号を出力し、前記より低いサンプリングレートは、前記サンプリングクロック周波数より低い、間引きモジュールと、
    前記ローパスフィルタ処理され、間引きされ、遅延されたＰＤＭ出力信号を入力として受信し、且つ整数遅延を付与するように構成される第２時間遅延要素であって、前記整数遅延は前記より低いサンプリングレートにおける整数のサイクル数と前記より低いサンプリングレートの周期の積であり、前記整数遅延は前記ローパスフィルタ処理され、間引きされ、遅延されたＰＤＭ出力信号に適用される、第２時間遅延要素と、
    前記非整数遅延および前記整数遅延を設定する制御信号を供給するように構成されるコントローラと、を含むシステム。
13. 前記間引きモジュールは、
    前記遅延されたＰＤＭ出力信号を第一のステージの入力信号として受信し、前記第一のステージの入力信号をローパスフィルタ処理し且つ第一の中間サンプリングレートまで間引きして、第一のステージの出力信号を形成する第一のステージであって、前記第一の中間サンプルレーティングは、前記サンプルクロック周波数より低い、第一のステージと、
    前記第一のステージの出力信号を第二のステージの入力信号として受信し、前記第二のステージの入力信号をローパスフィルタ処理し且つ前記より低いサンプリングレートまで間引きする第二のステージであって、前記より低いサンプリングレートは、前記第一の中間サンプリングレートより低い、第二のステージとをさらに含む、請求項１２に記載のシステム。
14. 前記間引きモジュールは、
    前記遅延されたＰＤＭ出力信号を第一のステージの入力信号として受信し、前記第一のステージの入力信号をローパスフィルタ処理し且つ第一の中間サンプリングレートまで間引きして、第一のステージの出力信号を形成する第一のステージであって、前記第一の中間サンプリングレーティングは、前記サンプリングクロック周波数より低い、第一のステージと、
    前記第一のステージの出力信号を第二のステージの入力信号として受信し、前記第二のステージの入力信号をローパスフィルタ処理し且つ第二の中間サンプリングレートまで間引きする第二のステージであって、前記第二の中間サンプリングレートは、前記第一の中間サンプリングレートより低い、第二のステージと、
    前記第二のステージの出力信号を第三のステージの入力信号として受信し、前記第三のステージの入力信号をローパスフィルタ処理し且つ前記より低いサンプリングレートまで間引きする第三のステージであって、前記より低いサンプリングレートは、前記第二の中間サンプリングレートより低い、第三のステージとをさらに含む、請求項１２に記載のシステム。
15. 前記第一のステージは、カスケード積分コム（ＣＩＣ）フィルタ構造を利用し、前記第二のステージは、２つのハーフバンドフィルタとして構成され、及び前記第三のステージは、ローパスフィルタとして構成される、請求項１４に記載のシステム。
16. サンプリングクロックは、２．０４８ＭＨｚで動作し、前記第一のステージは、８：１の間引きを提供し、前記第二のステージは、２つの２：１のハーフバンド間引きステージを提供し、前記第三のステージは、４：１の間引きを提供し、その結果、１６ｋＨｚのベースバンドサンプリングレートがもたらされ、前記間引きモジュール全体のローパスフィルタ処理は、シグマ−デルタ変調プロセスから高周波数成分をフィルタリングする、請求項１５に記載のシステム。
17. 前記サンプリングクロック周波数は、１ＭＨｚ〜４ＭＨｚ及びユーザが定義するサンプリングレートからなる群から選択される、請求項１６に記載のシステム。
18. 前記デジタルセンサは、デジタルマイクロフォンであり、及び前記場の量は、音響圧力である、請求項１７に記載のシステム。
19. 前記デジタルマイクロフォンは、微小電気機械システム（ＭＥＭＳ）センサを利用する、請求項１８に記載のシステム。
20. 前記第１時間遅延要素は、バッファであり、前記バッファの最小長さは、前記サンプリングクロック周波数を前記より低いサンプリングレートで割ったものに等しく、及び前記時間遅延は、前記バッファの値に等しい、請求項１２に記載のシステム。
21. 前記第１時間遅延は、前記制御信号で前記バッファの値を指定することによってプログラム可能である、請求項２０に記載のシステム。
22. 前記第１時間遅延要素は、遅延ラインで実装される、請求項１２に記載のシステム。
23. 前記遅延ラインによって提供される前記時間遅延は、前記制御信号でプログラム可能である、請求項２２に記載のシステム。
24. 前記非整数時間遅延は、ベースバンドサンプリング周期の一部である、請求項１２に記載のシステム。
25. 前記非整数時間遅延は、ベースバンドサンプリング周期より大きい、請求項１２に記載のシステム。
26. デジタル信号の時間遅延で使用される間引きモジュールであって、
    一般数Ｎ個のステージであって、前記間引きモジュールは、デジタルセンサからのオーバーサンプリングされたデジタル出力信号を入力として有する、一般数Ｎ個のステージと、
    ｉ番目のステージの入力信号をローパスフィルタ処理し且つｉ番目の中間サンプリングレートまで間引きして、ｉ番目のステージの出力信号を形成するｉ番目のステージであって、前記ｉ番目の中間サンプリングレーティングは、前記オーバーサンプリングされたデジタル出力信号を生成するために使用されるサンプリングクロック周波数より低い、ｉ番目のステージと、
    前記ｉ番目のステージの出力信号を非整数時間遅延によって遅延させる第１時間遅延要素であって、前記非整数時間遅延は、整数のｉ番目の中間サンプリングレートサイクル数とi番目の中間サンプリングレートの周期の積に等しく、前記第１時間遅延要素は、遅延されたｉ番目のステージの出力信号を出力する、第１時間遅延要素と、
    前記遅延されたｉ番目のステージの出力信号をｉ＋１番目のステージの入力信号として受信し、前記ｉ＋１番目のステージの入力信号をローパスフィルタ処理し且つｉ＋１番目の中間サンプリングレートまで間引きして、ｉ＋１番目のステージの出力信号を形成するｉ＋１番目のステージであって、前記ｉ＋１番目の中間サンプリングレートは、前記ｉ番目の中間サンプリングレートより低い、ｉ＋１番目のステージと、
    前記ｉ＋１番目のステージの出力信号を入力として受信し、且つ整数遅延を付与するように構成される第２時間遅延要素であって、前記整数遅延は、前記ｉ＋１番目の中間サンプリングレートにおける整数のサイクル数と前記ｉ＋１番目の中間サンプリングレートの周期の積に等しく、前記整数遅延は前記ｉ＋１番目のステージの出力信号に適用され、前記ｉ＋１番目の中間サンプリングレートはベースバンドサンプリングレートであり、前記ｉ＋１番目のステージの出力信号は、組み合わせ時間遅延によって時間遅延された前記間引きモジュールからの出力信号であり、前記組み合わせ時間遅延は前記非整数時間遅延および前記整数時間遅延の和である、第２時間遅延要素と、
    前記非整数時間遅延および前記整数時間遅延を設定する制御信号を供給するように構成されるコントローラと、を含む間引きモジュール。
27. 前記デジタルセンサは、デジタルマイクロフォンであり、及び前記組み合わせ時間遅延は、前記間引きモジュールからの前記出力信号でのビームフォーミング動作中に使用される、請求項２６に記載の間引きモジュール。
28. デジタル信号を遅延させる方法であって、
    アナログの場を感知するステップと、
    前記感知に応答して、オーバーサンプリングされたデジタル信号を出力するステップであって、前記オーバーサンプリングされたデジタル信号は、サンプリングクロックレートで生成される、ステップと、
    前記オーバーサンプリングされたデジタル信号を非整数時間遅延によって遅延させるステップであって、前記非整数時間遅延は、遅延されたオーバーサンプリングされたデジタル信号を生成するための整数のサンプリングクロックサイクル数と前記サンプリングクロックの周期の積に等しい、ステップと、
    前記遅延されたオーバーサンプリングされたデジタル信号に間引きと共にローパスフィルタを適用して、前記非整数時間遅延によって遅延されるベースバンドデジタル信号を出力するステップと、
    前記ベースバンドデジタル信号を整数時間遅延によって遅延させるステップであって、前記整数時間遅延は、ベースバンドサンプリングレートにおけるサイクル数と前記ベースバンドサンプリングレートの周期の積に等しい、ステップと、を含む方法。
29. 前記非整数時間遅延は、ベースバンドサンプリング周期の一部に等しい、請求項２８に記載の方法。
30. 前記非整数時間遅延は、ベースバンドサンプリング周期より長い、請求項２８に記載の方法。
31. 前記オーバーサンプリングされたデジタル信号は、１ビットより大きい深度のサンプルを生成するようにデジタル化される、請求項２８に記載の方法。
32. デジタルセンサからの信号を受信するステップであって、前記信号は、アナログの場に応答する、ステップと、
    前記受信に応答して、前記信号を処理して、オーバーサンプリングされたデジタル信号を生成するステップであって、前記オーバーサンプリングされたデジタル信号は、サンプリングクロックレートで生成される、ステップと、
    前記オーバーサンプリングされたデジタル信号を非整数時間遅延によって遅延させるステップであって、前記非整数時間遅延は、遅延されたオーバーサンプリングされたデジタル信号を生成するための整数のサンプリングクロックサイクル数と前記サンプリングクロックの周期の積に等しい、ステップと、
    前記遅延されたオーバーサンプリングされたデジタル信号に間引きと共にローパスフィルタを適用して、前記非整数時間遅延によって遅延されるベースバンドデジタル信号を出力するステップと、
    前記ベースバンドデジタル信号を整数時間遅延によって遅延させるステップであって、前記整数時間遅延は、ベースバンドサンプリングレートにおけるサンプリングクロックサイクル数とベースバンドサンプリングレートにおけるサンプリングクロックの周期の積である、ステップと、を含むステップをデータ処理システムに実行させるためのプログラムコードを記憶するコンピュータ可読記憶媒体。
33. 前記非整数時間遅延は、ベースバンドサンプリング周期の一部に等しい、請求項３２に記載のコンピュータ可読記憶媒体。
34. 前記非整数時間遅延は、ベースバンドサンプリング周期より長い、請求項３２に記載のコンピュータ可読記憶媒体。
35. 前記オーバーサンプリングされたデジタル信号は、１ビットより大きい深度のサンプルを生成するようにデジタル化される、請求項３２に記載のコンピュータ可読記憶媒体。
36. デジタル信号を遅延させるシステムであって、
    アナログの場の量を測定するための感知手段と、
    前記感知手段によって検出された信号をオーバーサンプリングして、オーバーサンプリングされたデジタル信号をもたらすオーバーサンプリング手段と、
    前記オーバーサンプリングされたデジタル信号に、整数のサンプリングクロックサイクル数と前記サンプリングクロックの周期の積である非整数時間遅延を適用して、遅延されたオーバーサンプリングされたデジタル信号をもたらす非整数遅延手段と、
    前記遅延されたオーバーサンプリングされたデジタル信号を受信し、及びローパスフィルタ処理し且つより低いサンプリングレートまで間引きする間引き手段と、
    前記遅延されたオーバーサンプリングされたデジタル信号に、より低いサンプリングレートのサイクル数と前記より低いサンプリングレートの周期の積である整数時間遅延を適用する整数遅延手段と、
    前記非整数時間遅延および前記整数時間遅延を調節して全体時間遅延を確立する制御手段であって、もたらされたデジタル信号は前記全体時間遅延によって遅延され、前記全体時間遅延は前記非整数時間遅延および前記整数時間遅延の和であり、かつ前記オーバーサンプリング手段によって導入されるノイズがない前記アナログの場の量のデジタル表現を含む、制御手段と、
    を含むシステム。
37. 前記間引き手段は、多段モジュールで実現される、請求項３６に記載のシステム。
38. 前記全体時間遅延は、ベースバンドサンプリング周期の一部に等しい、請求項３６に記載のシステム。
39. 前記全体時間遅延は、ベースバンドサンプリング周期より大きい、請求項３６に記載のシステム。
40. 前記オーバーサンプリングされたデジタル信号は、１ビットより大きい深度のサンプルを生成するようにデジタル化される、請求項３６に記載のシステム。
41. デジタル信号を時間遅延させるシステムであって、
    アナログの場の量に応答するデジタルセンサであって、オーバーサンプリングされたデジタル出力信号をサンプリングクロック周波数で出力するように構成されるデジタルセンサと、
    前記オーバーサンプリングされたデジタル出力信号を受信して、前記オーバーサンプリングされたデジタル出力信号の第一のレプリカと、前記オーバーサンプリングされたデジタル出力信号の第二のレプリカとを出力するレプリケータと、
    前記第一のレプリカを入力として受信し、且つ第一の時間遅延されたオーバーサンプリングされたデジタル出力信号を出力するように構成される第一の非整数時間遅延要素と、
    前記第一の時間遅延されたオーバーサンプリングされたデジタル出力信号を入力として受信するように構成され、前記第一の時間遅延されたオーバーサンプリングされたデジタル出力信号をローパスフィルタ処理し且つより低いサンプリングレートまで間引きし、及び第一のローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を出力する第一のフィルタであって、前記より低いサンプリングレートは、前記サンプリングクロック周波数より低い、第一のフィルタと、
    前記第一のローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を入力として受信し、且つ前記より低いサンプリングレートにおいて第一の時間遅延されたデジタル出力信号を出力するように構成される第一の整数時間遅延要素と、
    前記第二のレプリカを入力として受信し、且つ第二の時間遅延されたオーバーサンプリングされたデジタル出力信号を出力するように構成される第二の非整数時間遅延要素と、
    前記第二の時間遅延されたオーバーサンプリングされたデジタル出力信号を入力として受信するように構成され、前記第二の時間遅延されたオーバーサンプリングされたデジタル出力信号をローパスフィルタ処理し且つより低いサンプリングレートまで間引きし、及び第二のローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を出力する第二のフィルタと、
    前記第二のローパスフィルタ処理され、間引きされ、遅延されたデジタル出力信号を入力として受信し、且つ前記より低いサンプリングレートにおいて第二の時間遅延されたデジタル出力信号を出力するように構成される第二の整数時間遅延要素と、を含むシステム。
42. 前記レプリケータは、スプリッタである、請求項４１に記載のシステム。
43. 前記スプリッタは、ｎ分割スプリッタである、請求項４２に記載のシステム。
44. 前記第一の時間遅延されたデジタル出力信号及び前記第二の時間遅延されたデジタル出力信号は、ビームフォーミングのために使用される、請求項４１に記載のシステム。
45. シグマ−デルタ変調器をさらに含み、前記デジタルセンサは、前記シグマ−デルタ変調器に電気的に連結され、且つ前記アナログの場の量に応答して前記サンプリングクロック周波数でパルス密度変調（ＰＤＭ）出力信号を生成するように構成される、請求項４１に記載のシステム。
    

Images