JP2011172199A - ダイレクト・デジタル・シンセサイザ回路 - Google Patents

Abstract

【課題】 正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供する。
【解決手段】 周波数設定データをデータ分離部１で上位ビットと下位ビットに分離し、位相内挿補正値出力部１０が下位ビットの累積によるオーバーフローで補正パラメータ１を出力し、下位ビットの積分値から得られた補正値を補正パラメータ２として出力し、上位ビットのデータに補正パラメータ１を正弦波ＲＯＭアドレス生成部２で加算して積分して正弦波ＲＯＭテーブル５で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部６で直交成分に補正パラメータ２を乗算し、同相成分との差分を演算することで、位相補正を行うＤＤＳ回路である。
【選択図】 図１

Description

本発明は、無線通信の送受信装置に用いられるダイレクト・デジタル・シンセサイザ回路（ＤＤＳ回路又は直接デジタル周波数シンセサイザ）に係り、特に、メモリ規模を増大させることなく位相誤差を低減できるＤＤＳ回路に関する。

ＤＤＳ回路は、加算器とラッチ回路でアキュムレータを構成し、動作周波数（クロック）に同期して周波数設定値（周波数設定データ）を累積し、周波数設定値に比例した速度のノコギリ波形のデジタルデータが得られ、当該データは出力波形の位相に相当するので、波形データを記憶する正弦波ＲＯＭテーブルから対応する波形が得られるものである。

［従来のＤＤＳ回路：図６］
従来のＤＤＳ回路について図６を参照しながら説明する。図６は、従来のＤＤＳ回路の構成ブロック図である。
従来のＤＤＳ回路は、図６に示すように、加算器１０３と、ラッチ回路（Ｄ）１０４と、乗算器１１０と、正弦波ＲＯＭ（Read Only Memory）テーブル１０５と、Ｄ／Ａ（Digital／Analogue）コンバータ１０７と、フィルタ１０８とを有している。
尚、加算器１０３、ラッチ回路１０４、乗算器１１０でアキュムレータを構成している。

［従来のＤＤＳ回路の動作］
従来のＤＤＳ回路では、周波数設定データ（ＦＳＥＴ）が加算器１０３に入力され、加算器１０３ではラッチ回路１０４からの出力と加算してラッチ回路１０４に出力する。
ラッチ回路１０４は、動作周波数ｆｓでデータのラッチを行い、出力を加算器１０３と乗算器１１０に出力する。

乗算器１１０では、ラッチ回路１０４からの出力に１／２^n（２^-n）を乗算して丸め処理を行い、乗算器１１０からのデータに基づき正弦波ＲＯＭテーブル１０５を参照して正弦波データをＤ／Ａコンバータ１０７に出力する。

Ｄ／Ａコンバータ１０７では、正弦波データをデジタルからアナログに変換してフィルタ１０８に出力する。フィルタ１０８では、アナログ信号を平滑化して出力する。
このように、従来のＤＤＳ回路は動作するようになっている。

［従来のＤＤＳ回路における周波数設定精度］
図６において、動作周波数ｆｓ、所望周波数設定精度をｋとした場合、周波数設定データＦＳＥＴの必要ビット数Ａは、以下のようになる。
Ａ＝ｌｏｇ₂（ｆｓ／ｋ）
例えば、ｆｓ＝２００ＭＨｚ、ｋ＝０．１Ｈｚとした場合、
Ａ＝ｌｏｇ₂（２００ｅ⁶／０．１）＝約３０．９ つまり、３１ビット必要となる。

しかし、上記例の仕様で実際の回路を実現する場合、正弦波ＲＯＭテーブル１０５のデータ数が３１ｂｉｔ相当（＝２，１４７，４８３，６４８）必要になるため、回路規模が増大することになる。

図６では、現実的な回路規模に抑えるために、乗算器１１０で２^-nを乗算して丸め処理を行い、Ｂｂｉｔ相当にビット数を削減した場合、所望の周波数設定精度が得られないものとなっていた。

［関連技術］
尚、関連する先行技術として、特開平０６−２５２６４５号公報「直接デジタル周波数シンセサイザ」（出願人：日本電気株式会社／特許文献１）、特開平１１−０３１９２４号公報「直接デジタル周波数シンセサイザ」（出願人：三菱電機株式会社／特許文献２）、特表２０００−５０６７１３号公報「所望の関数に応答して信号振幅を発生する方法及びコンバータ」（出願人：ノキア テレコミュニカシオンス オサケ ユキチュア／特許文献３）、特開平０３−０８８５０４号公報「任意波形発生器」（出願人：横河電機株式会社／特許文献４）、特開平０５−２９１８２９号公報「任意波形発生器」（出願人：ソニー・テクトロニクス株式会社／特許文献５）、特開２００２−２８０８３８号公報「ダイレクト・デジタル・シンセサイザ」（出願人：安藤電気株式会社／特許文献６）がある。

特許文献１には、ＤＤＳにおいて、位相アキュムレータからの位相データの上位ビットにより正弦波信号及びコサイン波信号を生成し、位相データの下位ビットにより位相誤差信号を生成し、乗算器でコサイン波信号と位相誤差信号とを乗算してスプリアスキャンセル信号を合成し、減算器で正弦波信号からスプリアスキャンセル信号を減算してスプリアスのない正弦波信号を得ることが示されている。

特許文献２には、ＤＤＳにおいて、位相アキュムレータからの位相データの上位ビットに基づきメモリから正弦波の振幅データを出力し、当該上位ビットから余弦波を演算し、下位ビットから２πθ２を演算して乗算し、振幅補正値を出力し、正弦波の振幅データに振幅補正値を加算することが示されている。

特許文献３には、コンバータにおいて、分割手段がビットの変数データを上位ビットと下位ビットに分割し、上位ビットに基づいて直線の傾斜と定数項をメモリから出力し、下位ビットと定数項により原点を通過する直線に対応する振幅データを出力し、当該振幅データに定数項を加算して丸め処理を行うことが示されている。

特許文献４には、任意波形発生器において、ＤＡ変換器３からの出力に対して誤差補正テーブル１１に基づいて演算・制御回路１０が波形メモリ１の波形データを補正することが示されている。

特許文献５には、任意波形発生器において、歪検出手段が、測定波形データと基準波形データとを比較し、振幅歪及び微分係数歪を検出し、補正手段が、検出された歪に応じて波形メモリに記憶された波形データを補正することが示されている。

特許文献６には、ダイレクト・デジタル・シンセサイザにおいて、位相角−振幅変換テーブルからの振幅デジタル値を上位ビットと下位ビットに分割し、それぞれをＤＡ変換して減衰させ、振幅デジタル値をＤＡ変換する第１のＤＡ変換手段の出力に加算することが示されている。

特開平０６−２５２６４５号公報 特開平１１−０３１９２４号公報 特表２０００−５０６７１３号公報 特開平０３−０８８５０４号公報 特開平０５−２９１８２９号公報 特開２００２−２８０８３８号公報

しかしながら、従来のＤＤＳ回路では、所望の周波数設定精度を要求した場合、正弦波ＲＯＭテーブルのデータ数が増大し、回路規模が増大するという問題点があり、また、回路規模を抑えると所望の周波数設定精度が得られないという問題点があった。

［位相誤差：図７］
ここで、従来のＤＤＳ回路において、丸め処理における位相誤差について図７を参照しながら説明する。図７は、位相誤差を説明するための図である。
ＤＤＳ回路で生成する正弦波を複素座標上の円運動で考えた場合、図７に示すように、ｂｉｔ数Ａは「・」点となるが、ｂｉｔ数Ｂに丸めると「・」を「○」で囲った点のポイントしか動かず、間のポイントとの差が位相誤差となってしまう。

また、特許文献１では、演算式に適合するようスプリアスキャンセル信号をアナログ処理で生成するものであるから、設定周波数が変更になると、レベル調整等をやり直す必要があり、手間が掛かるものとなっていた。

また、特許文献２では、ｃｏｓ（２πθ１）と２πθ２を演算手段で実現してメモリ容量を小さくするものではあるが、そのために演算処理の構成が複雑になってしまうものであった。
特許文献３も、メモリサイズを小さくするものではあるが、演算処理の構成が複雑になってしまうものであった。

また、特許文献４は、メモリサイズを小さくするものではなく、演算・制御回路が波形メモリにおける波形データを補正するものであるから、波形メモリから波形データを出力する処理が複雑になってしまうものであった。
また、特許文献５も、メモリサイズを小さくするものではなく、補正手段が、検出された歪に応じて波形メモリに記憶された波形データを補正するものであるから、

また、特許文献６は、位相角−振幅変換テーブルからの振幅デジタル値を上位ビットと下位ビットに分割しているものの、振幅デジタル値のＤＡ変換出力を上位ビットと下位ビットの減衰値を加算しているに過ぎず、周波数設定データを上位ビットと下位ビットに分割するものではない。

本発明は上記実情に鑑みて為されたもので、正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、ダイレクト・デジタル・シンセサイザ回路であって、周波数設定データを上位ビットと下位ビットに分離する分離部と、下位ビットを累積してオーバーフローにより第１の補正パラメータを出力すると共に、累積した下位ビットを基に得られた補正値を第２の補正パラメータとして出力する位相内挿補正値出力部と、上位ビットに第１の補正パラメータを加算し、当該加算した値を積分する正弦波アドレス生成部と、正弦波の波形データを記憶し、正弦波アドレス生成部からの出力データに対応した波形データの同相成分と直交成分を出力する正弦波テーブルと、直交成分に第２の補正パラメータを乗算し、同相成分と当該乗算された値との差分値を演算する位相内挿補正部と、位相内挿補正部で演算された差分値をデジタルからアナログに変換する第１のＤ／Ａコンバータと、第１のＤ／Ａコンバータから出力されるアナログ信号を平滑化する第１のフィルタとを有することを特徴とする。

本発明は、上記ダイレクト・デジタル・シンセサイザ回路において、位相内挿補正部が、正弦波テーブルから出力される同相成分と位相内挿補正値出力部からの第２の補正パラメータとを乗算し、正弦波テーブルから出力される直交成分と当該乗算された値との加算値を演算するものであり、位相内挿補正部で演算された加算値をデジタルからアナログに変換する第２のＤ／Ａコンバータと、第２のＤ／Ａコンバータから出力されるアナログ信号を平滑化する第２のフィルタとを有することを特徴とする。

本発明は、上記ダイレクト・デジタル・シンセサイザ回路において、位相内挿補正値出力部が、下位ビットのデータを累積加算する積分を行う積分器と、積分器におけるオーバーフローを検出し、第１の補正パラメータを正弦波アドレス生成部に出力する飽和検出器と、積分器からの出力に対応付けて第２の補正パラメータを記憶し、積分器で積分された値が入力されると対応する第２の補正パラメータを出力する補正テーブルとを有することを特徴とする。

本発明は、上記ダイレクト・デジタル・シンセサイザ回路において、位相内挿補正値出力部の補正テーブルに記憶される第２の補正パラメータは、上位ビットにおける位相角に下位ビットの位相角を近似させるための値としたことを特徴とする。

本発明によれば、分離部が、周波数設定データを上位ビットと下位ビットに分離し、位相内挿補正値出力部が、下位ビットを累積してオーバーフローにより第１の補正パラメータを出力すると共に、累積した下位ビットを基に得られた補正値を第２の補正パラメータとして出力し、正弦波アドレス生成部が、上位ビットに第１の補正パラメータを加算し、当該加算した値を積分し、正弦波テーブルが、正弦波の波形データを記憶し、正弦波アドレス生成部からの出力データに対応した波形データの同相成分と直交成分を出力し、位相内挿補正部が、直交成分に第２の補正パラメータを乗算し、同相成分と当該乗算された値との差分値を演算し、第１のＤ／Ａコンバータが、位相内挿補正部で演算された差分値をデジタルからアナログに変換し、第１のフィルタが、第１のＤ／Ａコンバータから出力されるアナログ信号を平滑化するダイレクト・デジタル・シンセサイザ回路としているので、正弦波テーブルのメモリ規模を増大させることなく、位相補正を行うことで位相誤差を低減できる効果がある。

本発明の実施の形態に係るＤＤＳ回路の構成ブロック図である。 位相内挿補正値出力部の具体的構成図である。 位相補正の概要を説明する図である。 位相補正の動作１を説明する図である。 位相補正の動作２を説明する図である。 従来のＤＤＳ回路の構成ブロック図である。 位相誤差を説明するための図である。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るダイレクト・デジタル・シンセサイザ回路（ＤＤＳ回路）は、周波数設定データをデータ分離部で上位ビットと下位ビットに分離し、位相内挿補正値出力部で下位ビットの累積によるオーバーフローにより第１の補正パラメータを出力し、下位ビットの累積加算から得られた補正値を第２の補正パラメータとして出力し、上位ビットのデータに第１の補正パラメータを正弦波ＲＯＭアドレス生成部で加算して積分し、正弦波ＲＯＭテーブルのアドレスを生成し、正弦波ＲＯＭテーブルで対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部で直交成分に第２の補正パラメータを乗算し、同相成分との差分値を演算することで、位相補正を行うものであり、正弦波ＲＯＭテーブルのメモリ容量を増大させることなく、位相誤差を低減できるものである。

［ＤＤＳ回路の構成：図１］
本発明の実施の形態に係るＤＤＳ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＤＤＳ回路の構成ブロック図である。
本発明の実施の形態に係るＤＤＳ回路（本ＤＤＳ回路）は、図１に示すように、データ分離部１と、正弦波ＲＯＭアドレス生成部２と、正弦波ＲＯＭテーブル５と、位相内挿補正部６と、Ｄ／Ａコンバータ７ａ，７ｂと、フィルタ８ａ，８ｂと、位相内挿補正値出力部１０とを基本的に有している。
尚、正弦波ＲＯＭアドレス生成部２の一部は、アキュムレータを構成している。

［ＤＤＳ回路の各部］
本ＤＤＳ回路の各部について具体的に説明する。
データ分離部１は、周波数設定データＦＳＥＴ（Ａビット）を入力し、上位ビット（Ｂビット）と下位ビット（Ｃビット）に分離し、上位ビットを正弦波ＲＯＭアドレス生成部２に出力し、下位ビットを位相内挿補正値出力部１０に出力する。
従って、下位Ｃビット＝（Ａ−Ｂ）ビットとなる。

正弦波ＲＯＭアドレス生成部２は、データ分離部１から入力される上位ビットと位相内挿補正値出力部１０から入力される補正パラメータ１とを加算する加算器と、その加算器からの出力を積分する積分器とを有している。
正弦波ＲＯＭアドレス生成部２から出力されるデータは、Ｂビットであり、正弦波ＲＯＭテーブル５に出力される。

正弦波ＲＯＭテーブル５は、正弦波ＲＯＭアドレス生成部２から入力される周波数データに対して正弦波の値をテーブルとして記憶するメモリであり、入力される周波数データに対応した正弦波の値を同相成分Ｉ１と直交成分Ｑ１で位相内挿補正部６に出力する。

位相内挿補正部６は、正弦波ＲＯＭテーブル５から入力される同相成分Ｉ１と直交成分Ｑ１と、位相内挿補正値出力部１０から入力される補正パラメータ２とを用いて、位相内挿の補正を行い、位相誤差を低減し、補正された同相成分Ｉ３をＤ／Ａコンバータ７ａに、補正された直交成分Ｑ３をＤ／Ａコンバータ７ｂに出力する。
位相内挿補正部６の構成及び動作については後述する。

Ｄ／Ａコンバータ７ａは、位相内挿補正部６から入力される補正された同相成分Ｉ３をデジタルデータからアナログ信号に変換してフィルタ８ａに出力する。
Ｄ／Ａコンバータ７ｂは、位相内挿補正部６から入力される補正された直交成分Ｑ３をデジタルデータからアナログ信号に変換してフィルタ８ｂに出力する。
フィルタ８ａは、Ｄ／Ａコンバータ７ａから入力されたアナログ信号を平滑化して出力する。
フィルタ８ｂは、Ｄ／Ａコンバータ７ｂから入力されたアナログ信号を平滑化して出力する。
そして、フィルタ８ａから出力された同相成分のアナログ波形とフィルタ８ｂから出力された直交成分のアナログ波形から直交検波を行うようになっている。

位相内挿補正値出力部１０は、データ分離部１からの下位ビットを入力し、位相内挿の補正を行うための補正値を補正パラメータ１，２として算出し、補正パラメータ１を正弦波ＲＯＭアドレス生成部２に、補正パラメータ２を位相内挿補正部６に出力する。
位相内挿補正値出力部１０の具体的な構成及び動作については後述する。

［位相内挿補正値出力部１０：図２］
次に、位相内挿補正値出力部１０について図２を参照しながら説明する。図２は、位相内挿補正値出力部の具体的構成図である。
位相内挿補正値出力部１０は、図２に示すように、積分器１１と、飽和検出器１２と、補正ＲＯＭテーブル１３とを備えている。

［位相内挿補正値出力部１０の各部］
積分器１１は、データ分離部１からの下位ビットを入力し、入力データを積分して飽和検出器１２と補正ＲＯＭテーブル１３に出力する。
積分器１１は、動作周波数ｆｓで動作するデジタル演算器であり、初期値から累積加算する積分を行ってオーバーフローすると、また初期値から累積加算の積分を行う処理を繰返すものである。

飽和検出器１２は、積分器１１からの出力を監視し、下位ビットのオーバーフロー（飽和）を検出すると、補正パラメータ１を正弦波ＲＯＭアドレス生成部２に出力する。
補正パラメータ１は、データ分離部１からの上位ビットの値に対して加算される「１」の値となるものである。例えば、上位ビットが１４ビットであるとすると、１４ビットのデータで「１」を表すデータが補正パラメータ１ということになる。

補正ＲＯＭテーブル１３は、積分器１１から出力されるデジタルの積分値をアドレスとして、当該アドレスに対応する補正パラメータ２の値（補正値）が格納されている。尚、補正値は、下位ビットの積分値に応じて予め適正な補正値が演算又はシミュレーション等で求められて設定されている。
尚、補正ＲＯＭテーブル１３のアドレスは、係数Ｙとすると、Ｙ×（積分値）／（飽和積分値）で求められる。飽和積分値は、積分器１１がオーバーフローする場合の値である。

補正ＲＯＭテーブル１３の具体的動作は、積分器１１からの値を入力し、当該値をアドレスとして対応する補正パラメータ２を読み出し、位相内挿補正部６に補正パラメータ２を出力する。
この補正パラメータ２は、上位ビットにおける位相角θに下位ビットの位相角を近似させるための値となっている。
従って、補正パラメータ２は、下位ビットから算出される補正値の直交成分Ｑ（Ｑ２）を出力するものとなっている。
また、位相内挿補正値出力部１０において、補正ＲＯＭテーブル１３の代わりに、加算器、ラッチ回路、乗算器等を用いて演算処理にて対応する直交成分（Ｑ２）を出力させるようにしてもよい。

［位相内挿補正部６］
次に、位相内挿補正部６について説明する。
位相内挿補正部６は、複数の乗算器と、複数の加算器とを備えている。
位相内挿補正部６は、正弦波ＲＯＭテーブル５から出力された直交成分Ｑ１と位相内挿補正値出力部１０から出力された補正パラメータ２（Ｑ２）を乗算器で乗算し、正弦波ＲＯＭテーブル５から出力された同相成分Ｉ１と当該乗算されたデータとの差分を加算器（減算器）で演算して同相成分Ｉ３として出力するものである。
上記加算器は、同相成分Ｉ１のデータをプラス（＋）とし、乗算器からのデータを符号反転してマイナス（−）とし、両者を加算することで、差分を演算している。

また、位相内挿補正部６は、正弦波ＲＯＭテーブル５から出力された同相成分Ｉ１と位相内挿補正値出力部１０から出力された補正パラメータ２（Ｑ２）を乗算器で乗算し、当該乗算器からの出力と正弦波ＲＯＭテーブル５から出力された直交成分Ｑ１とを加算器で加算して直交成分Ｑ３として出力する。

［位相補正：図３］
次に、位相補正の概要について図３を参照しながら説明する。図３は、位相補正の概要を説明する図である。
正弦波を複素座標上の円運動で表現した場合、図３に示した３本の矢印の内、本当は角度（θ0）だけ移動させた中央の矢印が本来求めるポイントとすると、従来のＤＤＳ回路では、例えば、角度（θa）までしか移動できない下側の矢印のポイントに来てしまうものである。

本ＤＤＳ回路では、差分の角度（θ0−θa）分だけ追加で回転させて所望の角度（θ0）に持っていくことで、つまり、中央の矢印のポイントに移動させることで、所望のポイントに持っていく位相補正を行うものとなっている。

［位相補正の動作１，２：図４，５］
更に、位相補正の具体的な動作について図４、図５を参照しながら説明する。図４は、位相補正の動作１を説明する図であり、図５は、位相補正の動作２を説明する図である。
［位相補正の動作１：図４］
図４に、例えば、上位ビットの同相成分Ｉ１と直交成分Ｑ１の回転ベクトル［Ｉ１，Ｑ１］（ＤＤＳ生成ベクトル）を示し、下位ビットの同相成分Ｉ２と直交成分Ｑ２の補正用回転ベクトル［Ｉ２，Ｑ２］を示している。
そして、ＤＤＳ生成ベクトル［Ｉ１，Ｑ１］を補正用回転ベクトル［Ｉ２，Ｑ２］を用いて補正した位相補正後ベクトル［Ｉ３，Ｑ３］が示されている。

ここで、ＤＤＳ生成ベクトル［Ｉ１，Ｑ１］と補正用回転ベクトル［Ｉ２，Ｑ２］は、以下の式で表される。
［Ｉ１，Ｑ１］＝（Ｉ１＋ｊＱ１）
［Ｉ２，Ｑ２］＝（Ｉ２＋ｊＱ２）

更に、位相補正後ベクトル［Ｉ３，Ｑ３］は、ＤＤＳ生成ベクトルと補正用回転ベクトルを乗算したものであるから、
［Ｉ３，Ｑ３］＝（Ｉ１＋ｊＱ１）＊（Ｉ２＋ｊＱ２）
＝（Ｉ１・Ｉ２−Ｑ１・Ｑ２）＋ｊ（Ｉ２・Ｑ１＋Ｉ１・Ｑ２）

最終的には、位相補正後ベクトル［Ｉ３，Ｑ３］の実数部分（Ｉ１・Ｉ２−Ｑ１・Ｑ２）の演算結果を最終信号Ｉ３として出力することで、位相補正されたデータが得られるものである。
また、位相補正後ベクトル［Ｉ３，Ｑ３］の虚数部分（Ｉ２・Ｑ１＋Ｉ１・Ｑ２）の演算結果を最終信号Ｑ３として出力することで、位相補正されたデータが得られるものである。

［位相補正の動作２：図５］
上位ビット（Ｂビット）における位相角θは、θ＝２π／２^Bとなる。
下位ビット（Ｃビット）については、図５に示すように、２π＞＞θの場合であるので、ＸとＹの辺を備えた三角形とみなすことができ、ｔａｎθ＝Ｙ／Ｘで表すことができる。
Ｙ＝２^Cとすれば、Ｘ＝２^C／ｔａｎθに近似できる。

上述したＩ３の式は、Ｉ２＝Ｘ（一定値：Constant値）＝１とおくと、
Ｉ３＝Ｉ１・Ｉ２−Ｑ１・Ｑ２
＝Ｉ１−Ｑ１・Ｑ２
よって、上記Ｙ（＝Ｑ２）のみの補正パラメータとして生成することで補正処理を行うことが可能となるものである。

また、上述したＱ３の式は、Ｉ２＝Ｘ＝１とおくと、
Ｑ３＝Ｉ２・Ｑ１＋Ｉ１・Ｑ２
＝Ｑ１＋Ｉ１・Ｑ２
よって、上記Ｙ（＝Ｑ２）のみの補正パラメータとして生成することで補正処理を行うことが可能となるものである。

上記の式の演算を位相内挿補正部６の回路で実現している。
補正パラメータ２がＱ２に相当し、Ｉ１とＱ１は正弦波ＲＯＭテーブル５から出力されたデータであり、（Ｑ１・Ｑ２）の乗算が乗算器で実現され、Ｉ１−（Ｑ１・Ｑ２）の演算が加算器で実現されるものである。
また、（Ｉ１・Ｑ２）の乗算が乗算器で実現され、Ｑ１＋（Ｉ１・Ｑ２）の演算が加算器で実現されるものである。

［実施の形態の効果］
本ＤＤＳ回路によれば、周波数設定データをデータ分離部１で上位ビットと下位ビットに分離し、位相内挿補正値出力部１０が下位ビットの累積によるオーバーフローで補正パラメータ１を出力し、下位ビットの積分値から得られた補正値を補正パラメータ２として出力し、上位ビットのデータに補正パラメータ１を加算してアキュムレータで累積して正弦波ＲＯＭテーブル５で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部６で直交成分に補正パラメータ２を乗算し、それと同相成分との差分値を演算することで、位相補正を行うようにしているので、正弦波ＲＯＭテーブル５のメモリ容量を増大させることなく、位相誤差を低減できる効果がある。

また、本ＤＤＳ回路をスイープ周波数ジェネレータに適用することも可能である。

尚、請求項に記載の構成と実施形態の構成との対応を説明すると、正弦波アドレス生成部は正弦波ＲＯＭアドレス生成部２に、正弦波テーブルは正弦波ＲＯＭテーブル５に、補正テーブルは補正ＲＯＭテーブル１３に相当している。

本発明は、正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路に好適である。

１…データ分離部、 ２…正弦波ＲＯＭアドレス生成部、 ５…正弦波ＲＯＭテーブル、 ６…位相内挿補正部、 ７ａ，７ｂ…Ｄ／Ａコンバータ、 ８ａ，８ｂ…フィルタ、 １０…位相内挿補正値出力部、 １１…積分器、 １２…飽和検出器、 １３…補正ＲＯＭテーブル、 １０３…加算器、 １０４…ラッチ回路、 １０５…正弦波ＲＯＭテーブル、 １０７…Ｄ／Ａコンバータ、 １０８…フィルタ、 １１０…乗算器

Claims (4)

1. ダイレクト・デジタル・シンセサイザ回路であって、
   周波数設定データを上位ビットと下位ビットに分離する分離部と、
   前記下位ビットを累積してオーバーフローにより第１の補正パラメータを出力すると共に、前記累積した下位ビットを基に得られた補正値を第２の補正パラメータとして出力する位相内挿補正値出力部と、
   前記上位ビットに前記第１の補正パラメータを加算し、当該加算した値を積分する正弦波アドレス生成部と、
   正弦波の波形データを記憶し、前記正弦波アドレス生成部からの出力データに対応した波形データの同相成分と直交成分を出力する正弦波テーブルと、
   前記直交成分に前記第２の補正パラメータを乗算し、前記同相成分と当該乗算された値との差分値を演算する位相内挿補正部と、
   前記位相内挿補正部で演算された差分値をデジタルからアナログに変換する第１のＤ／Ａコンバータと、
   前記第１のＤ／Ａコンバータから出力されるアナログ信号を平滑化する第１のフィルタとを有することを特徴とするダイレクト・デジタル・シンセサイザ回路。
2. 位相内挿補正部は、正弦波テーブルから出力される同相成分と位相内挿補正値出力部からの第２の補正パラメータとを乗算し、前記正弦波テーブルから出力される直交成分と当該乗算された値との加算値を演算するものであり、
   前記位相内挿補正部で演算された加算値をデジタルからアナログに変換する第２のＤ／Ａコンバータと、
   前記第２のＤ／Ａコンバータから出力されるアナログ信号を平滑化する第２のフィルタとを有することを特徴とする請求項１記載のダイレクト・デジタル・シンセサイザ回路。
3. 位相内挿補正値出力部は、下位ビットのデータを累積加算する積分を行う積分器と、
   前記積分器におけるオーバーフローを検出し、第１の補正パラメータを正弦波アドレス生成部に出力する飽和検出器と、
   前記積分器からの出力に対応付けて第２の補正パラメータを記憶し、前記積分器で積分された値が入力されると対応する第２の補正パラメータを出力する補正テーブルとを有することを特徴とする請求項１又は２記載のダイレクト・デジタル・シンセサイザ回路。
4. 位相内挿補正値出力部の補正テーブルに記憶される第２の補正パラメータは、上位ビットにおける位相角に下位ビットの位相角を近似させるための値としたことを特徴とする請求項３記載のダイレクト・デジタル・シンセサイザ回路。

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