JP2017188786A - 数値制御波形発生器及びデジタル同期検波器 - Google Patents

Abstract

【課題】簡易な構成でスプリアスの発生を効果的に抑圧する数値制御波形発生器及びデジタル同期検波器を提供すること。【解決手段】本発明の数値制御波形発生器１は、基本波を表す各数値を含む数表１１を用いて所定の波形を発生させる数値制御波形発生器１において、前記基本波の波形の１周期、当該基本波に振幅軸と時間軸とのうち少なくとも一方に対して対称性がある場合には当該基本の１／２周期、又は当該基本波に振幅軸及び時間軸の夫々に対して対称性がある場合には１／４周期を予め設定されたＰ個（Ｐは、１以上の整数値）の素数で、均等分割したときにおける、各時刻（各タイミング）での各振幅値を、前記各数値として含む数表１１と、所定の読み出し方を変える制御を実行することで、当該基本波の整数倍周波数の波形を１以上発生させる読み出し制御部１２と、を備える。【選択図】図４

Description

本発明は、数値制御波形発生器（以下、「ＮＣＷＧ」と呼ぶ）に関し、特に、送受信信号を離散的数値のデジタル信号で扱う同期検波器（以下、「デジタル同期検波器」と呼ぶ）の、数値的局部発振器（以下、「ＮＬＯ」と呼ぶ）として用いるＮＣＷＧ及びデジタル同期検波器に関する。

デジタル同期検波機では、数値的周波数変換器（以下、「数値ミキサー」と呼ぶ）のＮＬＯに用いられるＮＣＷＧの信号のスプリアスが、イメージ妨害や微小な信号を検波する場合に信号検知レベルの下限を決める重要な要素となっている。
従来より、ＮＣＷＧとしては、数値的な帰還による数値的な発振回路によって正弦波や、それに直交する余弦波を同時に生成したりするもの（以下、「ＮＣＯ」と呼ぶ）（例えば特許文献１参照）や、基本波の波形を数表（ルックアップテーブル）として作成しておき、生成する周波数に応じて読み出し方を変えるものがある（例えば特許文献２参照）。

特許文献１に記載のＮＣＯでは、誤差の蓄積や安定度の点から、出力として必要とする以上の数値分解能が必要である。このため、ＮＣＯでは、発生させる周波数によりスプリアスの発生具合が変動する。よって、ＮＣＯは、簡易なデジタル通信などには適しているものの、微小な受信信号の変化を検知するような目的（以下、「微弱信号検知」と呼ぶ）には余り適していない。
一方、特許文献２に記載のＮＣＷＧでは、出力として必要とするビット数が決まれば、全ての発生させうる信号について数表により一意に定まるため、スプリアスの予測が可能で微弱信号検知に適している。

特開平９−１３５３６４号公報 特開２０００−２５２７５０号公報

しかしながら、ＮＣＷＧにより単一、又は複数の周波数の信号を発生させる場合、単一の正弦波、又は複数の正弦波を適当な位相と振幅で加算した波形を生成しようとしても、量子化誤差のために目的の周波数以外の信号、即ちスプリアスが発生すること自体を避けることはできない。
この量子化誤差に起因するスプリアスを低減するには、一義的には量子化ビット数を増やし、又は併せてサンプリングレートを増大させる必要があるが、どちらも物理的な制約を受ける。

ここで、ＮＣＷＧにより発生させる波形が、上記の正弦波のように一周期の間に絶対値が同じ振幅値を周期的に通る波形において、基本波の数表を用いてその整数倍周波数の波形を生成する場合に、生成する波形の基本波に対する倍数と数表の波形分割数が小さな整数比（以下単に、「小さな整数比」と略す）になるときは、量子化誤差が基本波の整数倍の頻度で周期発生することになる。

量子化誤差の説明のための簡素な例について、図１乃至図３に示す。
図１は、ＮＣＷＧの基本波と、その拡大した量子化誤差を示すタイミングチャートである。

図２は、図１に示した波形分割数Ｎ＝２５６、フルスケールＦＳ＝±４０９５である１３ビット×２５６ワードの正弦基本波の数表を持つ従来のＮＣＷＧの、生成する波形の基本波に対する倍数で表した周波数（以下、「ｆｒｅｑ」と略す）がｆｒｅｑ＝８での量子化誤差を示すタイミングチャートである。
図３は、当該量子化誤差に起因するスプリアスの実例を示すタイミングチャートである。

図２及び図３の従来のＮＣＷＧはいずれも、ｆｒｅｑ＝８でＮの２５６に対して１：３２の「小さな整数比」になっている場合の例である。
図２では「小さな整数比」になっているため、量子化誤差に顕著な周期性が発生しているのが見て取れ、この状態では、特定の周波数で大きなスプリアスを発生する事となる。

図３の従来のＮＣＷＧでは量子化誤差の顕著な周期性による、特定の周波数における大きなスプリアスが見て取れる。
この状態でのスプリアスの最大値は−８５．５１６ｄＢで、そうでない場合であるＮＣＷＧ−Ｐの−９２．０５５ｄＢに比べ６．５３９ｄＢ大きく、４ｄＢ以上、言い換えれば電力比で倍以上悪くなっている。

デジタル同期検波器において、ＮＬＯの波形が、図３に示すような特定の周波数において大きなスプリアスが発生する図２のような波形となった場合、その特定の周波数に雑音や妨害波があった場合には数値ミキサーの後の検波波形に妨害となって現れ、これは正規の受信信号と区別することができないため、この妨害を検波後に除去することは出来ない。
このような状況では、検波器の性能が大きく劣化することとなる。

図３の従来のＮＣＷＧの場合では、スプリアスの最大値が、１３ビットの数表のダイナミックレンジによる基準値−２０ｌｏｇ（２＾１３−１）≒−７８．３ｄＢに対して−８５．５ｄＢであり、基準値の−７．２ｄＢに留まってしまっているのが分かる。
図２に例を示したような、特に、半導体メモリーの容量や読み出しのためのカウンターの都合上頻繁に用いられる、２のべき乗を波形分割数としたＮＣＷＧでは、この周期的誤差によるスプリアスの発生が顕著であり、性能の潜在的な弱点となっている。

本発明は、このような状況に鑑みてなされたものであり、簡易な構成でスプリアスの発生を効果的に抑圧する数値制御波形発生器及びデジタル同期検波器を提供することを、目的とする。

本発明者は、発明が解決しようとする課題に述べたスプリアスが、数表のから生成する波形の量子化誤差の周期性に起因することに鑑み、数表の波形分割数が生成する波形の周期の小さな整数比とならない値にすれば、特定の周波数におけるスプリアスの発生が抑圧されることを見出し、本発明を完成するに至った。
特に数表の波形分割数を素数とした場合には、数表の基本波形自体に含まれる周期性以外には周期性を持たなくなるため、周期性に起因するスプリアスの発生が効果的に抑圧できる。

正弦波・余弦波のような振幅軸・時間軸に対して１／２周期、又は１／４周期の対称性がある波形では、波形分割数を素数とした１／２周期、又は１／４周期の数表としてもよい。

（１）本発明の数値制御波形発生器は、基本波を表す各数値を含む数表を用いて所定の波形を発生させる数値制御波形発生器において、
前記基本波の波形の１周期、当該基本波に振幅軸と時間軸とのうち少なくとも一方に対して対称性がある場合には当該基本の１／２周期、又は当該基本波に振幅軸及び時間軸の夫々に対して対称性がある場合には１／４周期を予め設定されたＰ個（Ｐは、１以上の整数値）の素数で、均等分割したときにおける、各時刻（各タイミング）での各振幅値を、前記各数値として含む数表と、所定の読み出し方を変える制御を実行することで、当該基本波の整数倍の波形を１以上発生させる読み出し制御部と、を備える。

（２）本発明の数値制御波形発生器は、更に前記数表は、前記基本波の波形の元となる波形（アナログ波形）が、直流分を含まない波形の場合には、当該波形を示す関数の零交差点がサンプリング点とならないように位相を調整して得た整数を、前記各数値として含む。
（３）本発明のデジタル同期検波器は、上述の本発明の数値制御波形発生器を数値局部発振器（ＮＬＯ）として用いるデジタル同期検波器である。

本発明によれば、簡易な構成でスプリアスの発生を効果的に抑圧する数値制御波形発生器及びデジタル同期検波器を提供することができる。

従来のＮＣＷＧの基本波形と、量子化誤差を示す図である。 従来のＮＣＷＧによる８倍周波数波形と、その量子化誤差を示す図である。 ２種類のＮＣＷＧの８倍周波数波での量子化誤差に起因するスプリアスの実例を示す図である。 本発明に係るデジタル同期検波回路の構成を示すブロック図である。 本発明に係るＮＣＷＧの基本波形と、その量子化誤差を示す図である。 本発明に係るＮＣＷＧによる８倍周波数波形と、その量子化誤差を示す図である。 ２種類のＮＣＷＧの基本波での量子化誤差に起因するスプリアスの実例を示す図である。 ２種類のＮＣＷＧの１〜９９９倍周波数波での量子化誤差に起因するスプリアスの最大値を示す図である。

以下、本発明の実施形態について図面を用いて説明する。
図４は、本発明が適用されるＦＰＧＡ、ＣＰＬＤ、ＤＳＰ、マイクロプロセッサ及びメモリー等のデジタル信号処理回路によって構成されるデジタル同期検波器１と、Ｄ／Ａ変換器５０、Ａ／Ｄ変換器８０、入出力アンプ６０、７０によって構成されるデジタル同期検波回路のブロック図である。

図４に示すデジタル同期検波器１は、ＮＣＷＧ１０と、数値ミキサー２０と、デジタル信号処理部３０とを含み、Ｄ／Ａ変換器５０と、Ａ／Ｄ変換器８０とに接続されている。
ここで、ＮＣＷＧ１０は更に、基本波の数表（素数分割）１１と、読み出し制御部１２とを含んでいる。

また、Ｄ／Ａ変換器５０は、送信アンプ６０と接続されており、Ａ／Ｄ変換器８０は、受信アンプ７０と接続されている。
本発明は、ＦＰＧＡ、ＣＰＬＤ、ＤＳＰ、マイクロプロセッサ及びメモリー等のデジタル信号処理回路によって構成されるデジタル同期検波器又はデジタル同期周波数変換器において、発生波形の基本波の波形分割数を素数とし、正弦波・余弦波のような振幅軸・時間軸に対して１／２周期又は１／４周期の対称性がある波形では、基本波の１／２周期、又は１／４周期を素数Ｐ個に均等分割したときの各値を整数の数表として具備した数値的局部発振器及びデジタル同期検波器として実施される。

図中の四角で囲まれたデジタル同期検波器１が、本発明の実施形態の一つであり、数表に記憶される基本波形の波形分割数が素数であることを特徴とする。
ＮＣＷＧ１０部は、数値制御波形発生器による数値的局部発振器であり、数表に記憶される基本周波数の整数倍の数値的信号Ｔと、同様に基本周波数の整数倍の１つ又は位相や倍数の異なる複数の数値的信号Ｒを生成する。

数表に記憶される数値は、静的に、または外部の数値制御により動的に生成し、保存される。
Ａ／Ｄ変換器８０から入力される数値的受信信号に対して、ＮＣＷＧ１０は数値ミキサー２０とともに検波器又は周波数変換器として働く。

即ち、ＮＣＷＧ１０は、ＲがＴと同じ信号に設定された場合には、デジタル同期検波器は単純なホモダインの同期検波器として働き、また、ＲがＴと倍数の違う信号に設定された場合には、コヒーレント位相周波数変換器として働き、また、Ｒが正弦波及び余弦波のような直交する信号に設定された場合には、直交ベクトル同期検波器として働く。
また、ＮＣＷＧ１０は、Ｒが複数の周波数の直交する信号に設定された時には、同時多周波の同期検波器として働く。

図１は、従来のＮＣＷＧの基本波形と、量子化誤差を示す図である。
図５は、本発明に係るＮＣＷＧの基本波形と、その量子化誤差を示す図であり、即ち波形分割数を素数とした例である。

図１及び図５は、横軸には時間を、縦軸には量子化振幅、及び拡大して示した量子化誤差を採るグラフで、各時間における値を両者重ねてプロットしたものである。
縦軸に量子化振幅を採った点列については、いずれも正弦波形の各時間における振幅に近い値を取っていることが分かる。

また縦軸に、量子化振幅の振幅との差である量子化誤差を拡大して示した採った点列については、いずれも顕著な周期性は見受けられないことが分かる。
なお、素数とは図５では具体的には２５１であるが、本発明に係る素数は２５１に限定されるものではなく、これは一例に過ぎない。

この波形分割数Ｎ＝２５１の正弦波の数表を持つＮＣＷＧ（以下「ＮＣＷＧ−Ｐ」と略す）を示す。
なお、波形分割数が３以上の素数、即ち奇数個に分割すると、基本波の波形の元となる関数が直流分を含まないものであっても量子化誤差により量子化振幅が非対称となり、発生させる波形に本来無いはずの直流分が発生する場合がある。

これについては、フルスケールの設定の調整により、発生させる全ての波形において無用な直流分が発生しないようにする必要がある。
その例として、前記ＮＣＷＧ−Ｐでは、波形分割数が２５１であるが、フルスケールを符号付き１５ビット整数の最大値±４０９５とした場合には、発生させる信号により直流分の発生があるため、フルスケールを直流分が生じない±４０９４に調整している。

図２は、従来のＮＣＷＧによる８倍波形を上段に示し、拡大したその量子化誤差を下段に示した図である。
図６は、本発明に係るＮＣＷＧ−Ｐによる８倍波形を上段に示し、拡大したその量子化誤差を下段に示した図である。
図６におけるＮＣＷＧ−Ｐは、図２における従来のＮＣＷＧと同じｆｒｅｑ＝８の設定であるが、ＮＣＷＧ−Ｐでは基本波の段階で波形分割数を素数としたことから、量子化誤差には従来のＮＣＷＧの様な顕著な周期性が、見られなくなっている。

図７は、２種類のＮＣＷＧの基本波での量子化誤差に起因するスプリアスの実例を示す図である。
図３は、２種類のＮＣＷＧの８倍周波数波での量子化誤差に起因するスプリアスの実例を示す図である。

図７及び図３は、横軸には周波数を、縦軸には正規化信号レベル［ｄＢ］を採るグラフで、各周波数における２つのＮＣＷＧの正規化信号レベルを重ねてプロットしたものである。
図７では、ＮＣＷＧ−Ｐの最大スプリアス−９２．０５５は、従来のＮＣＷＧの最大スプリアスを比較的小幅ではあるが下回っていることが分かる。

図３では、ＮＣＷＧ−Ｐで発生するスプリアスは、８倍周波数波において、８周期毎でしか周期性を持たないことから特定の周波数にスプリアスが集中せず、従来のＮＣＷＧに比べ、６．５ｄＢ以上少なくなっている。
フルスケールを１６ビットに拡張したものや、波形分割数が何万というものでも、スプリアスの発生機構は変わらないため、波形分割数Ｎを素数とした場合には、波形分割数が例えば２の冪や小さな素数の積のものに比べて、発生するスプリアスの最大値が小さくなっている。

本発明に伴って行った多くのシミュレーション結果により、波形分割数が例えば２の冪や小さな素数の積のものに比べ、波形分割数を素数とすることにより、発生するスプリアスの最大値がおよそ６ｄＢ低減するという知見が得られている。
逆に波形分割数が、小さな数の積になっている場合では発生するスプリアスの最大値が酷く大きくなる場合がある。

次に図８を用いて、本発明の実効性を説明する。
図８はフルスケールが１６ビットの２種類のＮＣＷＧで基本波の周波数の倍数ｆｒｅｑが１〜９９９の正弦波を生成した時に発生する各ｆｒｅｑで発生するスプリアスの最大値をプロットしたものである。
図８中、波形分割数が１８４３２＝２＾１１×３＾２のＮＣＷＧ−Ｔでは、１６ビットの数表のダイナミックレンジによる基準値−２０ｌｏｇ（２＾１６−１）約−９６．３ｄＢに対してスプリアスの最大値が−９４．１ｄＢであり、基準値よりも大きい＋２．２ｄＢあるのがわかる。

一方、波形分割数を同程度の大きさの素数１８４２７にしたＮＣＷＧ−Ｑの例では、−１２０．７４ｄＢであり−２０ｌｏｇ（２＾１６−４１９）≒９６．３ｄＢの基準値に対してスプリアスの最大値が−２４．５ｄＢも低くなっていて、波形分割数を素数にすることによるスプリアス低減効果が如実にあらわれている。

ＮＣＷＧは分割数を夫々素数とした１／２周期、１／４周期の波形数表から、その対称性を利用して、正弦波形、余弦波形を生成することができる。
このような手法は、夫々直交ベクトル検波や差動検波に適用がある。

ＮＣＷＧは、１／２周期、１／４周期の波形を素数分割した数表から、その対称性を利用して３つの異なる周波数の正弦波を同時に生成して１つの合成波形を生成することが出来る。
このような手法は、多チャネル同時検波や高調波検知等に適用がある。

本発明では波形分割数が２の冪や小さな数の積であるような一般的ＮＣＷＧの量子化ビット数を１ビット又はそれ以上増加させたのと同程度の効果が得られるため、メモリーや数値ミキサーに使われる乗算器などのハードウェアの制限の中で、同程度のハードウェア規模においてデジタル同期検波器の検知限界の性能を一段向上することができる。
また、発生させる信号によってスプリアスが大きく変動することがないため出力信号の信頼度が向上する。

Ｃ・・・通信機
１・・・デジタル同期検波器
１０・・・ＮＣＷＧ
１１・・・基本波の数表（素数分割）
１２・・・読み出し制御部
２０・・・数値ミキサー
３０・・・デジタル信号処理部
５０・・・Ｄ／Ａ変換器
６０・・・送信アンプ
７０・・・受信アンプ
８０・・・Ａ／Ｄ変換器

Claims (3)

1. 基本波を表す各数値を含む数表を用いて所定の波形を発生させる数値制御波形発生器において、
   前記基本波の波形の１周期、
   当該基本波に振幅軸と時間軸とのうち少なくとも一方に対して対称性がある場合には当該基本の１／２周期、
   又は
   当該基本波に振幅軸及び時間軸の夫々に対して対称性がある場合には１／４周期を、
   予め設定されたＰ個（Ｐは、１以上の整数値）の素数で、均等分割したときにおける、各時刻での各振幅値を、前記各数値として含む数表と、
   所定の読み出し方を変える制御を実行することで、当該基本波の整数倍周波数の波形を１以上発生させる読み出し制御部と、
   を備える数値制御波形発生器。
2. 前記数表は、
   前記基本波の波形の元となる波形が、直流分を含まない波形の場合には、当該波形を示す関数の零交差点がサンプリング点とならないように位相を調整して得た整数を、前記各数値として含む、
   請求項１に記載の数値制御波形発生器。
3. 請求項１または２に記載の数値制御波形発生器を数値局部発振器として用いるデジタル同期検波器。

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