JPH1131924A - 直接ディジタル周波数シンセサイザ、位相同期形周波数シンセサイザ及び送受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 低スプリアスで小形な直接ディジタル周波数
シンセイザ等を得ることを目的とする。 【解決手段】 この直接ディジタル周波数シンセサイザ
（ＤＤＳ）１００Ｃは、入力した周波数設定データを累
算し累算結果を位相データ（θ₁＋θ₂）として出力する
位相アキュムレータ１０と、前記位相データの上位ビッ
ト（θ₁）に基づき正弦波の振幅データ（ｓｉｎ（２π
θ₁））を出力するメモリ２１Ｂ、前記位相データの上
位ビット（θ₁）及び下位ビット（θ₂）に基づき振幅補
正値（ｃｏｓ（２πθ₁）・（２πθ₂））を演算出力す
る振幅補正値演算手段２４、並びに前記正弦波の振幅デ
ータ（ｓｉｎ（２πθ₁））及び前記振幅補正値（ｃｏ
ｓ（２πθ₁）・（２πθ₂））を加算出力する加算器２
３を有する位相・振幅変換手段２０Ｃとを備えた。 【効果】 メモリの容量を縮小することができ、小型化
及び低コスト化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、無線通信システ
ムの送受信装置に用いられる直接ディジタル周波数シン
セサイザ（Direct Digital Frequency Synthesizer、以
下「ＤＤＳ」と略記する。）に関するものである。特
に、小形化及び低スプリアス化を実現したＤＤＳに関す
るものである。また、上記ＤＤＳを基準発振器として使
用した位相同期形周波数シンセサイザ（以下、「ＰＬＬ
シンセサイザ」と略記する。）に関するものである。さ
らに、上記ＤＤＳあるいはＰＬＬシンセサイザを基準発
振器として使用した送受信装置に関するものである。

【０００２】

【従来の技術】以下の説明では位相データを表す記号と
して「Θ」、あるいは「θ」を用いる。この「Θ」ある
いは「θ」は０から１までの範囲の離散値である。

【０００３】従来のＤＤＳ（直接ディジタル周波数シン
セサイザ）について図１５、図１６及び図１７を参照し
ながら説明する。図１５は、例えば、１９８１年５月に
開催されたIEEE 35th. Ann. Frequency Control Sympos
iumの論文集の406ページから414ページに掲載されたA.
L.Bramble, "Direct Digital Frequency Synthesis"に
示された従来のＤＤＳの構成を示すブロック図である。
また、図１６は、位相データの打ち切りによる誤差とス
プリアスの関係を示す図である。さらに、図１７は、位
相データのワード長に対するスプリアスレベル、メモリ
の容量の関係を示す図である。

【０００４】図１５において、１００はＤＤＳ（直接デ
ィジタル周波数シンセサイザ）、２００は基準クロック
（ｆ_ck）、３００は周波数設定データ設定手段である。

【０００５】また、同図において、１０は位相アキュム
レータ、２０は位相・振幅変換手段、３０はディジタル
-アナログ変換器(Digital-Analog Converter、以下「Ｄ
ＡＣ」と略記する。)である。さらに、一般に、位相・
振幅変換手段２０には、位相データをアドレスとし、正
弦波の振幅データが格納されている正弦波用メモリ２１
が使用されている。

【０００６】このＤＤＳ１００では、まず位相アキュム
レータ１０において周波数設定デ−タｋ（ワード長Ｌビ
ット）を累算する。この累算結果（ワード長Ｌビット）
の上位Ｍビットを位相データΘとし出力する。つぎに、
この正弦波用メモリ２１において正弦波の振幅デ−タｓ
ｉｎ（２πΘ）（ワード長Ｎビット）に変換する。そし
て、ＤＡＣ３０においてアナログ波形に変換する（出力
周波数ｆ_d）。以上のディジタル演算は基準クロック２
００に同期して実施される。

【０００７】図１５に示すＤＤＳ１００の出力周波数ｆ
_dは次の式（１）で与えられる。ただし、ｆ_ckは基準ク
ロック２００の出力周波数である。

【０００８】 ｆ_d＝ｋ・ｆ_ck／２^L ・・・式（１）

【０００９】式（１）からも明らかなように、このＤＤ
Ｓ１００では周波数設定データｋのワード長を多ビット
化することにより、他の特性の劣化をきたさずに容易に
高周波数分解能が得られる。また、ＤＤＳ１００では、
ディジタル演算により出力波を生成するため、高速に周
波数を変化できる利点がある。

【００１０】このようなＤＤＳ１００のメモリ２１の容
量Ｓは次の式（２）で与えられる。ただし、Ｍは位相デ
ータΘのワード長、Ｎは正弦波の振幅デ−タのワード長
である。

【００１１】 Ｓ＝２^M・Ｎ（bits） ・・・式（２）

【００１２】例えば、Ｍ＝１４ビット、Ｎ＝１２ビット
とすると、Ｓ≒１９７ｋｂｉｔになる。従い、ＤＤＳ１
００のチップサイズに対しメモリ２１が支配的となる。
そのためチップサイズを縮小しコストを低減するために
は、メモリ２１の容量Ｓを縮小する必要がある。

【００１３】このようなメモリ２１の容量Ｓの縮小のた
め、ＤＤＳ１００では（位相データΘのワード長Ｍ）＜
（周波数設定データｋのワード長Ｌ）としている。その
結果、図１６（ａ）に示すような位相データΘの打ち切
り誤差が生じる。そして、図１６（ｂ）に示すような打
ち切り誤差に起因するスプリアスが生じる。図１７に位
相データΘのワード長Ｍに対するスプリアスレベルとメ
モリの容量との関係を示す。図１７からわかるように、
スプリアスレベルとメモリの容量とは相反する関係があ
り、これらを考慮して位相データΘのワード長Ｍが決定
される。

【００１４】このスプリアスを緩和しかつメモリ２１の
容量を抑制する手法の１つが１９８４年８月に開催され
たIEEE Journal of Solid State Circuitsの論文集の49
7ページから505ページに掲載されたD.A.Sunderland, "C
MOS/SOS Frequency Synthesizer LSI Circuit for Spre
ad Spectrum Communications"に記載されている。本手
法では、正弦波の９０゜毎の対称性の関係を用いること
でメモリの容量の圧縮を図っている。図１８に本手法を
用いた他の従来のＤＤＳの構成を示す。

【００１５】図１８において、１００ＡはＤＤＳ（直接
ディジタル周波数シンセサイザ）、３００は周波数設定
データ設定手段である。

【００１６】また、同図において、１０は位相アキュム
レータ、２０Ａは位相・振幅変換手段、３０はＤＡＣ、
４０及び５０は１の補数演算手段である。図中、図１５
と同一ないしは相当部分には同一符号を付している。

【００１７】さらに、位相・振幅変換手段２０Ａのメモ
リには０から９０゜の位相に対応する振幅データが格納
されており、０から３６０゜の位相に対応する振幅デー
タが格納されている図１５のメモリ２１に対し、メモリ
の容量は１／４となる。

【００１８】次に、図１８のＤＤＳ１００Ａの動作につ
いて説明する。この図１８のＤＤＳ１００Ａは図１５の
ＤＤＳ１００と同様に、位相アキュムレータ１０におい
て周波数設定デ−タｋ（ワード長Ｌビット）を累算す
る。そして、この累算結果（ワード長Ｌビット）の上位
ビットΘ（ワード長Ｍビット）を出力する。このΘの上
位２ビットΘ''を１の補数演算手段４０と１の補数演算
手段５０とにそれぞれ出力する。

【００１９】１の補数演算手段４０においては、Θの下
位ビットΘ'（＝Θ−Θ''）とΘ''の最下位ビット（Ｌ
ＳＢ）とより、図１８の時間波形２から時間波形３への
変換を行う。つぎに、位相・振幅変換手段２０Ａにおい
て、Θ'を正弦波の振幅デ−タｓｉｎ（２πΘ'）（ワー
ド長Ｎ−１ビット）に変換する。そして、１の補数演算
手段５０において、正弦波の振幅デ−タｓｉｎ（２π
Θ'）とΘ''の最上位ビット（ＭＳＢ）より、図１８の
時間波形４から時間波形５への変換を行う。この変換後
のデータをＤＤＳ１００Ａの出力データとし、ＤＡＣ３
０においてアナログ波形に変換する。図１８に示しては
いないが、以上のディジタル演算は基準クロック２００
に同期して実施される。

【００２０】また、D.A.Sunderlandの文献の手法では正
弦波の近似式を用いることにより、スプリアスの発生を
抑制しつつ位相・振幅演算手段に用いるメモリの容量の
さらなる縮小を行っている。図１９に正弦波の近似式を
用いた場合の別の他の従来のＤＤＳの構成を示す。

【００２１】図１９において、１００ＢはＤＤＳ（直接
ディジタル周波数シンセサイザ）、３００は周波数設定
データ設定手段である。

【００２２】また、同図において、１０は位相アキュム
レータ、２０Ｂは位相・振幅変換手段、３０はＤＡＣ、
４０及び５０は１の補数演算手段である。図中、図１５
及び図１８と同一ないしは相当部分には同一符号を付し
ている。

【００２３】さらに、同図において、２１Ａはθ₁とθ₂
とをアドレスとし、正弦波の振幅データｓｉｎ（２πθ
₁＋２πθ₂）が格納されている正弦波用メモリ、２２は
θ₁とθ₃とをアドレスとし、振幅補正データｃｏｓ（２
πθ₁）・ｓｉｎ（２πθ₃）が格納されている振幅補正
値用メモリ、２３は加算器である。

【００２４】つぎに、図１９のＤＤＳ１００Ｂで用いて
いる正弦波の近似式を示す。１の補数演算手段４０の出
力における位相データΘ'（ワード長Ｍ−２ビット）の
上位ビットをθ₁（ワード長Ｍ₁ビット）、中位ビットを
θ₂（ワード長Ｍ₂ビット）、下位ビットをθ₃（ワード
長Ｍ₃ビット）とするとθ₁≫θ₂≫θ₃の関係であるた
め、正弦波ｓｉｎ（２πΘ'）は次の式（３）で近似で
きる。図１９に示す位相・振幅演算手段２０Ｂでは、こ
の近似条件を用いメモリの容量を削減している。

【００２５】 ｓｉｎ（２πΘ'）＝ｓｉｎ（２πθ₁＋２πθ₂＋２πθ₃） ≒ｓｉｎ（２πθ₁＋２πθ₂）＋ｃｏｓ（２πθ₁）・ｓｉ ｎ（２πθ₃） ・・・式（３）

【００２６】つぎに、図１９示す位相・振幅演算手段２
０Ｂの動作について説明する。まず、１の補数演算手段
４０の出力データΘ'の上位Ｍ₁ビット、中位Ｍ₂ビッ
ト、下位Ｍ₃ビットを位相データθ₁、θ₂、θ₃とし、正
弦波用メモリ２１Ａと振幅補正値用メモリ２２にそれぞ
れ出力する。つぎに、正弦波用メモリ２１Ａにおいて、
θ₁とθ₂を正弦波の振幅デ−タｓｉｎ（２πθ₁＋２π
θ₂）（ワード長Ｎビット）に変換する。さらに、振幅
補正値用メモリ２２において、θ₁とθ₃とを振幅補正値
の振幅データｃｏｓ（２πθ₁）・ｓｉｎ（２πθ₃）
（ワード長Ｎビット）に変換する。そして、加算器２３
において、ｓｉｎ（２πθ₁＋２πθ₂）とｃｏｓ（２π
θ₁）・ｓｉｎ（２πθ₃）とを加算し、加算したデータ
を１の補数演算手段５０に出力する。図１９に示しては
いないが、以上のディジタル演算は基準クロック２００
に同期し実施される。

【００２７】つぎに、図１９の構成によるメモリの縮小
の効果の計算例を述べる。このときの位相データの打ち
切りに起因するスプリアスのレベルの最大値を−７２ｄ
Ｂｃ程度となるよう図１５と図１９に示す構成のＤＤＳ
を設計する。図１５のＤＤＳ１００の場合では、Ｍ＝１
２ビット、Ｎ＝１０ビットでメモリは≒４１ｋｂｉｔと
なる。一方、図１９のＤＤＳ１００Ｂの場合では、Ｍ₁
＝４ビット、Ｍ₂＝４ビット、Ｍ₃＝４ビット、Ｎ＝１０
ビットでメモリは≒５．１ｋｂｉｔとなる。従って、図
１９のＤＤＳ１００Ｂでは図１５のＤＤＳ１００と比較
してメモリの容量は１／８となる効果がある。

【００２８】

【発明が解決しようとする課題】図１９のＤＤＳ１００
Ｂは、図１５のＤＤＳ１００よりメモリの容量を１／８
に縮小することができる。しかし、位相データの打ち切
り誤差に起因するスプリアスの更なる抑制を図るために
位相データΘのビット数を増やすと、メモリ２１Ａとメ
モリ２２のアドレスのビット数もあわせて増える。従っ
て、メモリ２１Ａとメモリ２２の容量は２のべきじょう
に比例して大きくなるという問題点があった。

【００２９】また、正弦波を生成する他の手法としてＣ
ＯＲＤＩＣアルゴリズムなどのディジタル演算を用いる
手法がある。この手法を用いるとメモリの容量の縮小化
を図ることが可能である。しかし、低スプリアス化を図
るために位相データΘを多ビット化すると、演算回路の
規模が増えるとともに演算量が増加するためＤＤＳの処
理時間が増大するという問題点があった。

【００３０】この発明は、前述した問題点を解決するた
めになされたもので、回路の規模を縮小することができ
るとともにスプリアスを低くすることができる直接ディ
ジタル周波数シンセサイザ、位相同期形周波数シンセサ
イザ及び送受信装置を得ることを目的とする。

【００３１】

【課題を解決するための手段】この発明に係る直接ディ
ジタル周波数シンセサイザは、入力した周波数設定デー
タを累算し累算結果を位相データ（θ₁＋θ₂）として出
力する位相アキュムレータと、前記位相データの上位ビ
ット（θ₁）に基づき正弦波の振幅データ（ｓｉｎ（２
πθ₁））を出力するメモリ、前記位相データの上位ビ
ット（θ₁）及び下位ビット（θ₂）に基づき振幅補正値
（ｃｏｓ（２πθ₁）・（２πθ₂））を演算出力する振
幅補正値演算手段、並びに前記正弦波の振幅データ（ｓ
ｉｎ（２πθ₁））及び前記振幅補正値（ｃｏｓ（２π
θ₁）・（２πθ₂））を加算出力する加算器を有する位
相・振幅変換手段とを備えたものである。

【００３２】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記振幅補正値演算手段が、前記位
相データの上位ビット（θ₁）に基づき振幅補正値（ｃ
ｏｓ（２πθ₁））を演算出力する余弦波の演算手段
と、前記位相データの下位ビット（θ₂）に基づき振幅
補正値（２πθ₂）を演算出力する２πθ２演算手段
と、前記振幅補正値（ｃｏｓ（２πθ₁））及び前記振
幅補正値（２πθ₂）を乗算する乗算器とを含むもので
ある。

【００３３】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記余弦波の演算手段が、前記位相
データを分割した区間で余弦波を直線近似した複数の余
弦波近似手段と、前記位相データの上位ビット（θ₁）
に基づき前記複数の余弦波近似手段の中から特定の余弦
波近似手段を選ぶセレクタとを含むものである。

【００３４】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記セレクタが、前記複数の余弦波
近似手段のいずれかを選択するスイッチと、前記位相デ
ータの上位ビット（θ₁）の上位ビットを出力する下位
ビット打ち切り手段と、前記位相データの上位ビット
（θ₁）の上位ビットに基づき前記スイッチを制御する
スイッチの制御手段とを含むものである。

【００３５】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記セレクタが、前記複数の余弦波
近似手段のいずれかを選択するスイッチと、前記位相デ
ータの上位ビット（θ₁）をアドレスとしてそのアドレ
スの内容である区間データを出力するメモリと、前記区
間データに基づき前記スイッチを制御するスイッチの制
御手段とを含むものである。

【００３６】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記２πθ２演算手段が、前記位相
データの下位ビット（θ₂）に基づき（８・θ₂）を演算
出力する８θ２演算手段と、前記演算出力（８・θ₂）
の上位ビットをそれぞれ出力する複数の下位ビット打ち
切り手段と、前記複数の下位ビット打ち切り手段の出力
を加算する加算器とを含むものである。

【００３７】また、この発明に係る直接ディジタル周波
数シンセサイザは、前記乗算器が、前記振幅補正値（２
πθ₂）の上位ビットを出力する複数の下位ビット打ち
切り手段と、前記振幅補正値（ｃｏｓ（２πθ₁））に
基づき前記振幅補正値（２πθ₂）の上位ビットを通過
もしくは遮断する複数のスイッチと、前記複数のスイッ
チを通過した前記振幅補正値（２πθ₂）の上位ビット
を加算する加算器とを含むものである。

【００３８】さらに、この発明に係る直接ディジタル周
波数シンセサイザは、前記乗算器が、前記振幅補正値
（ｃｏｓ（２πθ₁））の上位ビットを出力する複数の
下位ビット打ち切り手段と、前記振幅補正値（２π
θ₂）に基づき前記振幅補正値（ｃｏｓ（２πθ₁））の
上位ビットを通過もしくは遮断する複数のスイッチと、
前記複数のスイッチを通過した前記振幅補正値（ｃｏｓ
（２πθ₁））の上位ビットを加算する加算器とを含む
ものである。

【００３９】この発明に係る位相同期形周波数シンセサ
イザは、電圧制御発振器と可変分周器と位相比較器とル
ープフィルタとを備えた位相同期形周波数シンセサイザ
において、基準発振器として、上記のいずれかの直接デ
ィジタル周波数シンセサイザを備えたものである。

【００４０】この発明に係る送受信装置は、高周波数帯
である受信波を受信用アンテナで受信しその受信波を受
信用ミクサを用いて中間周波数帯に周波数変換するとと
もに、中間周波数帯の送信波を送信用ミクサで高周波帯
に周波数変換し送信用アンテナで送信する送受信装置に
おいて、前記受信用ミクサ及び前記送信用ミクサの基準
発振器として、上記のいずれかの直接ディジタル周波数
シンセサイザを備えたものである。

【００４１】さらに、この発明に係る送受信装置は、高
周波数帯である受信波を受信用アンテナで受信しその受
信波を受信用ミクサを用いて中間周波数帯に周波数変換
するとともに、中間周波数帯の送信波を送信用ミクサで
高周波帯に周波数変換し送信用アンテナで送信する送受
信装置において、前記受信用ミクサ及び前記送信用ミク
サの基準発振器として、上記の位相同期形周波数シンセ
サイザを備えたものである。

【００４２】

【発明の実施の形態】

実施の形態１．この発明の実施の形態１について図１を
参照しながら説明する。図１は、この発明の実施の形態
１に係る直接ディジタル周波数シンセサイザ（ＤＤＳ）
の構成を示すブロック図である。なお、各図中、同一符
号は同一又は相当部分を示す。

【００４３】図１９に示す従来の構成によるＤＤＳ１０
０Ｂにおいては、正弦波の振幅補正値ｃｏｓ（２π
θ₁）・ｓｉｎ（２πθ₃）≪正弦波ｓｉｎ（２πθ₁＋
２πθ₂）となることに着目する。すなわち、振幅補正
値ｃｏｓ（２πθ₁）・ｓｉｎ（２πθ₃）は正弦波ｓｉ
ｎ（２πθ₁＋２πθ₂）より十分小さな値であり、正弦
波ｓｉｎ（２πθ₁）の振幅データの精度に対しては大
きく寄与しない。

【００４４】そこで、この実施の形態１では、振幅補正
値の演算をより粗く近似することにより、簡易な構成の
ディジタル演算手段を用いて、ＤＤＳに用いるメモリの
容量の縮小を図る。つまり、この実施の形態１は、図１
９の位相・振幅変換手段２０Ｂの簡素化についての発明
である。

【００４５】図１において、１００ＣはＤＤＳ（直接デ
ィジタル周波数シンセサイザ）、３００は周波数設定デ
ータ設定手段である。

【００４６】また、同図において、１０は位相アキュム
レータ、２０Ｃは位相・振幅変換手段、３０はＤＡＣで
ある。

【００４７】さらに、同図において、２１Ｂは正弦波用
メモリ、２３は加算器、２４は振幅補正値演算手段であ
る。また、２５は余弦波の演算手段、２６は２πθ２演
算手段、２７は乗算器である。

【００４８】つぎに、図１に示すＤＤＳ１００Ｃで用い
ている正弦波の近似式を示す。位相アキュムレータ１０
の出力データの上位ビットをθ₁（ワード長Ｍ₁ビット）
と、下位ビットをθ₂（ワード長Ｍ₂ビット）とすると、
１＞θ₁≫θ₂であり、正弦波ｓｉｎ（２πθ₁＋２π
θ₂）は次の式（４）で近似できる。ここで、ｃｏｓ
（２πθ₂）≒１、およびｓｉｎ（２πθ₂）≒２πθ₂
の近似を用いている。

【００４９】 ｓｉｎ（２πθ₁＋２πθ₂）＝ｓｉｎ（２πθ₁）・ｃｏｓ（２πθ₂）＋ｃｏ ｓ（２πθ₁）・ｓｉｎ（２πθ₂） ≒ｓｉｎ（２πθ₁）＋ｃｏｓ（２πθ₁）・（２ πθ₂） ・・・式（４）

【００５０】つぎに、この実施の形態１の動作について
説明する。ＤＤＳ１００Ｃでは、まず、位相アキュムレ
ータ１０において、周波数設定デ−タｋ（ワード長Ｌビ
ット）を累算する。この累算結果（ワード長Ｌビット）
の上位Ｍ₁ビットをθ₁、下位ビットＭ₂ビットをθ₂と
し、位相・振幅変換手段２０Ｃの正弦波用メモリ２１Ｂ
と振幅補正値演算手段２４とにそれぞれ出力する。

【００５１】次に、この正弦波用メモリ２１Ｂにおい
て、θ₁を入力データとし、正弦波の振幅デ−タｓｉｎ
（２πθ₁）（ワード長Ｎビット）に変換する。また、
振幅補正値演算手段２４の余弦波の演算手段２５におい
て、θ₁を余弦波の振幅データｃｏｓ（２πθ₁）（ワー
ド長Ｎビット）に変換する。また、振幅補正値演算手段
２４の２πθ２演算手段２６において、θ₂を（２π
θ₂）（ワード長Ｎビット）に変換する。

【００５２】そして、振幅補正値演算手段２４の乗算器
２７において、ｃｏｓ（２πθ₁）と（２πθ₂）を乗算
し、この乗算結果である振幅補正値ｃｏｓ（２πθ₁）
・（２πθ₂）を加算器２３に出力する。つぎに、加算
器２３において、ｓｉｎ（２πθ₁）とｃｏｓ（２π
θ₁）・（２πθ₂）とを加算し、ＤＤＳ１００Ｃの出力
データとし出力する。最後に、ＤＡＣ３０において、ア
ナログ波形に変換する。図１に示してはいないが、以上
のディジタル演算は基準クロック２００に同期して実施
される。

【００５３】つぎに、図１の構成によるメモリの縮小の
効果の計算例を述べる。このときの位相データの打ち切
りに起因するスプリアスのレベルの最大値を−７２ｄＢ
ｃ程度となるよう図１に示す構成のＤＤＳ１００Ｃを設
計する。図１に示すＤＤＳ１００Ｃの振幅補正値演算手
段２４をディジタル演算で行った場合、メモリは約１
０．２ｋビットである。これは正弦波の９０゜毎の対称
性関係を用いていないときの図１９のＤＤＳ１００Ｂの
メモリの１／２となる効果がある。従って、低コストと
なる効果がある。

【００５４】なお、図１では正弦波の９０゜毎の対称性
の関係を用いていないが、適用することは可能である。
その場合、図１の位相・振幅変換手段２０Ｃを図１９の
位相・振幅変換手段２０Ｂに置き換えればよい。置き換
えにより従来と同様、メモリの容量は１／４となる効果
がある。

【００５５】なお、以上の説明は、余弦波の演算手段２
５の具体的ハードウェア構成について限定していない
が、論理回路やメモリによるハードウェアであっても、
ＤＳＰやＣＰＵなどのソフトウェアをベースにした処理
であってもよく同様の効果を奏する。

【００５６】実施の形態２．この発明の実施の形態２に
ついて図２、図３及び図４を参照しながら説明する。図
２は、この発明の実施の形態２に係る直接ディジタル周
波数シンセサイザ（ＤＤＳ）の構成を示すブロック図で
ある。また、図３は、この実施の形態２に係る余弦波の
近似法を説明するための図である。さらに、図４は、こ
の実施の形態２に係る位相データと近似式の１対応例を
示す図である。

【００５７】図１に示す実施の形態１の振幅補正値演算
手段２４では、位相データθ₁とθ₂の全範囲（０から
１）に応じた振幅補正値ｃｏｓ（２πθ₁）・（２π
θ₂）の演算を行っている。そのため振幅補正値ｃｏｓ
（２πθ₁）・（２πθ₂）を精度良く計算するために
は、テイラー展開や多項次の級数展開を行う必要があ
る。すなわち、振幅補正値演算手段２４の演算の処理量
を増やす必要がある。

【００５８】そこで、この実施の形態２では、θ₁を複
数の区間に分割し、その区間で余弦波を直線近似するこ
とによる余弦波ｃｏｓ（２πθ₁）の演算の簡素化の一
手段について示す。

【００５９】ここでは分割されたθ₁の各区間に対応す
る余弦波ｃｏｓ（２πθ₁）の近似手段を設ける。θ₁の
各区間では直線などの粗い近似を用い余弦波の演算を行
う。すなわち、多項の級数展開を用いなくても精度の良
い計算が可能となる。また、ここで述べる近似は、１例
として位相データθ₁に対する１次の近似（ｃｏｓ（２
πθ₁）≒ａ０＋ａ１・θ₁、ａ０とａ１は任意の係数）
としている。

【００６０】図２において、１００ＤはＤＤＳ（直接デ
ィジタル周波数シンセサイザ）、３００は周波数設定デ
ータ設定手段である。

【００６１】また、同図において、１０は位相アキュム
レータ、２０Ｄは位相・振幅変換手段、３０はＤＡＣで
ある。

【００６２】さらに、同図において、２１Ｂは正弦波用
メモリ、２３は加算器、２４Ａは振幅補正値演算手段で
ある。また、２５Ａは余弦波の演算手段、２６は２πθ
２演算手段、２７は乗算器である。

【００６３】さらに、同図において、２８は余弦波ｃｏ
ｓ（２πθ₁）の近似手段２９を選ぶセレクタ、２９
（２９ａ、・・・、２９ｐ、・・・、２９ｚ）は余弦波
ｃｏｓ（２πθ₁）の近似手段である。

【００６４】つぎに、この実施の形態２の動作を説明す
る。振幅補正値演算手段２４Ａにおける余弦波の演算手
段２５Ａでは、セレクタ２８により、位相データθ₁に
対応する余弦波ｃｏｓ（２πθ₁）の近似手段２９ａ〜
２９ｚのうち、いずれかを選択する。選択された余弦波
ｃｏｓ（２πθ₁）の近似手段２９により、位相データ
θ₁を余弦波ｃｏｓ（２πθ₁）の振幅データに変換す
る。

【００６５】図２では、余弦波の近似手段２９ｐを選択
した例を示している。また、２πθ２演算手段２６で
は、位相データθ₂を２πθ₂の振幅データに変換する。
そして、乗算器２７では、ｃｏｓ（２πθ₁）と（２π
θ₂）とを乗算し出力データｃｏｓ（２πθ₁）・（２π
θ₂）とする。図２に示してはいないが、以上のディジ
タル演算は基準クロック２００に同期して実施される。

【００６６】つぎに、余弦波の演算手段２５Ａの具体的
な動作の１例について説明する。図３に、位相データθ
₁に対する余弦波ｃｏｓ（２πθ₁）とθ₁を５区間に分
割した場合の余弦波の近似についての一例を示す。図
中、点線は近似を行う前の余弦波の振幅波形、実線は近
似を行った後の余弦波の振幅波形である。

【００６７】図３に示した位相データθ₁と近似手段２
９に用いる余弦波ｃｏｓ（２πθ₁）の近似式との対応
の一例を図４に示す。例えば、位相データが０の場合に
は、ｃｏｓ（２πθ₁）≒１の近似手段２９を用いて余
弦波ｃｏｓ（２πθ₁）の計算を実施し、余弦波の振幅
データを出力する。このように、θ₁に対する直線近似
を行っているため、簡易な演算により余弦波を生成でき
る。

【００６８】つぎに、図２の構成によるメモリの縮小の
効果の計算例を述べる。このときの位相データの打ち切
りに起因するスプリアスのレベルの最大値を−７２ｄＢ
ｃ程度となるよう図２に示す構成のＤＤＳ１００Ｄを設
計する。図２に示すＤＤＳ１００Ｄの振幅補正値演算手
段２４Ａをディジタル演算で行った場合、メモリは約１
０．２ｋビットである。これは正弦波の９０゜毎の対称
性関係を用いていないときの図１９のＤＤＳ１００Ｂの
メモリの１／２となる効果がある。従って、低コストと
なる効果がある。

【００６９】なお、図３では、θ₁の分割した区間の数
を５つとしたが、この区間の数が大きいほど、より精度
の高い余弦波を得ることができる。従って、θ₁の分割
する範囲の数を５つ以上（最大２Ｍ₁−１）としてもよ
く、同様ないしはそれ以上の効果を奏する。

【００７０】また、以上の説明では、余弦波の近似を１
次近似としているが、これを多項近似としても同様ない
しはそれ以上の効果が得られる。

【００７１】さらに、以上の説明は、余弦波の演算手段
２５Ａの具体的ハードウェア構成について限定していな
いが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。

【００７２】実施の形態３．この発明の実施の形態３に
ついて図５及び図６を参照しながら説明する。図５は、
この発明の実施の形態３に係る直接ディジタル周波数シ
ンセサイザ（ＤＤＳ）のセレクタの構成を示すブロック
図である。また、図６は、この実施の形態３に係るセレ
クタに用いる位相データと信号線の１対応例を示す図で
ある。

【００７３】上記実施の形態２の余弦波の演算手段２５
Ａでは、複数の区間に分割した位相データθ₁に対応し
た余弦波ｃｏｓ（２πθ₁）の近似手段２９をセレクタ
２８で選択している。このセレクタ２８の制御には、位
相データθ₁が１６ビットのワード長である場合、１６
ビットのデータ（約６６０００データ）が用いられてい
る。しかし、実際の区間の分割数はもっと少ない。

【００７４】この実施の形態３では、位相データθ₁の
上位ビットを用いて余弦波ｃｏｓ（２πθ₁）の近似手
段２９を選定するセレクタとすることにより、セレクタ
の簡素化を図るものである。

【００７５】図５において、２８Ａは余弦波の演算手段
内の、余弦波ｃｏｓ（２πθ₁）の近似手段２９（２９
ａ、・・・、２９ｐ、・・・、２９ｚ）を選ぶセレクタ
である。

【００７６】また、同図において、２８ａは下位ビット
打ち切り手段、２８ｂはスイッチの制御手段、２８ｃは
スイッチである。

【００７７】つぎに、この実施の形態３の動作を説明す
る。この実施の形態３のセレクタ２８Ａでは、下位ビッ
ト打ち切り手段２８ａにおいて、位相データθ₁を入力
データとし、θ₁の上位ビットをスイッチの制御手段２
８ｂに出力する。このスイッチの制御手段２８ｂにおい
て、位相データθ₁の上位ビットに応じたスイッチ２８
ｃの制御を行う。そして、スイッチ２８ｃが選択した信
号線ａ、・・・、ｐ、・・・、ｚからθ₁が出力され
る。

【００７８】図６に、位相データθ₁、位相データθ₁の
上位ビット、及び信号線との対応の一例を示す。図５に
示してはいないが、以上のディジタル演算は基準クロッ
ク２００に同期して実施される。

【００７９】位相データθ₁の上位ビットを用いて余弦
波ｃｏｓ（２πθ₁）の近似手段２９の選定を行うこと
により、セレクタ２８Ａの簡素化が可能となる。例え
ば、位相データθ₁のワード長が１６ビットの場合、セ
レクタ２８で取り扱うデータの数は約６６０００データ
である。しかし、θ₁の下位１３ビットを打ち切った場
合、セレクタ２８Ａで取り扱うデータ数は８データとな
る。このようにセレクタ２８Ａの簡素化が可能となり、
低コスト化を図ることができる。

【００８０】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について限定していないが、論理
回路やメモリによるハードウェアであっても、ＤＳＰや
ＣＰＵなどのソフトウェアをベースにした処理であって
もよく同様の効果を奏する。

【００８１】実施の形態４．この発明の実施の形態４に
ついて図７及び図８を参照しながら説明する。図７は、
この発明の実施の形態４に係る直接ディジタル周波数シ
ンセサイザ（ＤＤＳ）のセレクタの構成を示すブロック
図である。また、図８は、この実施の形態４に係るセレ
クタのメモリの内容を示す図である。

【００８２】上記実施の形態２の余弦波の演算手段２５
Ａでは、複数の区間に分割した位相データθ₁に対応し
た余弦波ｃｏｓ（２πθ₁）の近似手段２９をセレクタ
２８で選択している。このセレクタ２８の制御には、位
相データθ₁が１６ビットのワード長である場合、１６
ビットのデータ（約６６０００データ）が用いられてい
る。しかし、実際の区間の分割数はもっと少ない。

【００８３】この実施の形態４では、位相データθ₁の
区間データを用いて余弦波ｃｏｓ（２πθ₁）の近似手
段２９の選定するセレクタとすることにより、セレクタ
の簡素化を図るものである。

【００８４】図７において、２８Ｂは余弦波の演算手段
内の、余弦波ｃｏｓ（２πθ₁）の近似手段２９（２９
ａ、・・・、２９ｐ、・・・、２９ｚ）を選ぶセレクタ
である。

【００８５】また、同図において、２８ｂはスイッチの
制御手段、２８ｃはスイッチ、２８ｄは位相データθ₁
の区間データを格納したメモリである。

【００８６】つぎに、この実施の形態４の動作を説明す
る。この実施の形態４のセレクタ２８Ｂでは、メモリ２
８ｄにおいて、位相データθ₁をアドレスとし、θ₁の区
間データ（メモリの内容）をスイッチの制御手段２８ｂ
に出力する。このスイッチの制御手段２８ｂにおいて、
位相データθ₁の区間データに応じたスイッチ２８ｃの
制御を行う。そして、スイッチ２８ｃが選択した信号線
ａ、・・・、ｐ、・・・、ｚからθ₁が出力される。

【００８７】図８に、位相データθ₁（メモリのアドレ
ス）、位相データθ₁の区間データ（メモリの内容）、
及び信号線との対応の一例を示す。図７に示してはいな
いが、以上のディジタル演算は基準クロック２００に同
期して実施される。

【００８８】位相データθ₁の区間データを用い余弦波
ｃｏｓ（２πθ₁）の近似手段２９の選定を行うことに
より、セレクタ２８Ｂの簡素化が可能となる。例えば、
位相データθ₁のワード長が１６ビットの場合、セレク
タ２８で取り扱うデータの数は約６６０００個である。
しかし、θ₁の区間の分割数が８である場合、セレクタ
２８Ｂで取り扱うデータ数は８個となる。このようにセ
レクタ２８Ｂの簡素化が可能となり、低コスト化を図る
ことができる。

【００８９】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について限定していないが、論理
回路やメモリによるハードウェアであっても、ＤＳＰや
ＣＰＵなどのソフトウェアをベースにした処理であって
もよく同様の効果を奏する。

【００９０】実施の形態５．この発明の実施の形態５に
ついて図９を参照しながら説明する。図９は、この発明
の実施の形態５に係る直接ディジタル周波数シンセサイ
ザ（ＤＤＳ）の２πθ２演算手段の構成を示すブロック
図である。

【００９１】上記実施の形態２のＤＤＳの２πθ２演算
手段２６では、θ₂に２πを乗算している。一般に乗算
器での演算の処理量は多いため、シンセサイザを高速に
動作させることが難しくなる。

【００９２】この実施の形態５は係る問題点を解決する
ものである。この実施の形態５では、２πの近似を行う
ことにより演算の処理量を低減した２πθ２演算手段に
ついて示す。以下に、この実施の形態５で用いる２πの
近似式を示す。

【００９３】 ２π・θ₂≒８・｛（θ₂／２）＋（θ₂／４）＋（θ₂／３２） ＋（θ₂／２５６）＋（θ₂／４０９６）｝ ・・・式（５）

【００９４】図９において、２６Ａは振幅補正値演算手
段内の、２πθ２演算手段である。

【００９５】また、同図において、２６ａは８θ２演算
手段、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆは下位
ビット打ち切り手段、２６ｇは加算器である。

【００９６】つぎに、この実施の形態５の動作を説明す
る。実施の形態５に係るＤＤＳの２πθ２演算手段２６
Ａでは、８θ２演算手段２６ａにおいて、位相データθ
₂を入力データとし、出力データ８θ₂を下位ビット打ち
切り手段２６ｂ〜２６ｆに出力する。これらの下位ビッ
ト打ち切り手段２６ｂ〜２６ｆでは８θ₂の下位ビット
の打ち切りを行い、８θ₂の上位ビットを加算器２６ｇ
に出力する。この加算器２６ｇでは下位ビット打ち切り
手段２６ｂ〜２６ｆの出力データを加算する。図９に示
してはいないが、以上のディジタル演算は基準クロック
２００に同期して実施される。

【００９７】本構成のシンセサイザでは、下位ビット打
ち切り手段２６ｂ〜２６ｆや加算器２６ｇなど複雑な演
算処理を行わない演算回路を用いるため、２πθ２演算
手段２６Ａの回路規模、及び演算の処理量の最適化を図
れる利点がある。従って、低コストとなる効果がある。
また、メモリなどを用いないため、小形化となる効果も
ある。

【００９８】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について限定していないが、論理
回路やメモリによるハードウェアであっても、ＤＳＰや
ＣＰＵなどのソフトウェアをベースにした処理であって
もよく同様の効果を奏する。

【００９９】実施の形態６．この発明の実施の形態６に
ついて図１０を参照しながら説明する。図１０は、この
発明の実施の形態６に係る直接ディジタル周波数シンセ
サイザ（ＤＤＳ）の乗算器の構成を示すブロック図であ
る。

【０１００】図１に示すＤＤＳ１００Ｃの振幅補正値演
算手段２４には、余弦波の演算手段２５と正弦波の演算
手段（２πθ２演算手段２６）とともに乗算器２７が設
けられている。一般に乗算器２７での演算の処理量は多
いため、シンセサイザを高速に動作させることが難しく
なる。

【０１０１】この実施の形態６は係る問題点を解決する
ものである。この実施の形態６では、下位ビット打ち切
り手段や加算器などを用いて演算の処理量を低減した乗
算器について示す。

【０１０２】つぎに、この実施の形態６で用いる乗算の
計算式を示す。ただし、ｃ_n-1〜ｃ₀はｃｏｓ（２π
θ₁）を２進数で表したときの係数（０または１）であ
る。ここでは、まず、ｃｏｓ（２πθ₁）を２進数で表
し、そして、式（６）の第２行目のように書き直す。こ
の式（６）より、ｃｏｓ（２πθ₁）の振幅データをス
イッチの制御信号として用い、下位ビットを打ち切った
２πθ₂を加算することで、下位ビット打ち切り手段や
加算器などを用いた乗算器を構成できる。

【０１０３】 ｃｏｓ（２πθ₁）・（２πθ₂）≒（ｃ_n-1・２^n-1＋ｃ_n-2・２^n-2＋・・・ ＋ｃ₁・２＋ｃ₀）・（２πθ₂）／２ⁿ ＝ｃ_n-1・（２^n-1・２πθ₂／２ⁿ）＋・・・ ＋ｃ₁・（２・２πθ₂／２ⁿ）＋ｃ₀・（２πθ₂／２ⁿ） ・・・式（６）

【０１０４】図１０において、２７Ａは振幅補正値演算
手段内の、乗算器である。

【０１０５】また、同図において、２７ａ（２７ａａ、
・・・、２７ａｚ）は下位ビット打ち切り手段、２７ｂ
（２７ｂａ、・・・、２７ｂｚ）はスイッチ（ＳＷ）、
２７ｃは加算器である。

【０１０６】つぎに、この実施の形態６の動作を説明す
る。この実施の形態６に係るＤＤＳの乗算器２７Ａで
は、下位ビット打ち切り手段２７ａａ〜２７ａｚにおい
て、２πθ₂を入力データとし、２πθ₂の上位ビットを
スイッチ２７ｂａ〜２７ｂｚに出力する。これらのスイ
ッチ２７ｂａ〜２７ｂｚは、ｃｏｓ（２πθ₁）を制御
信号として用いている。そして、加算器２７ｃでは、ス
イッチ２７ｂａ〜２７ｂｚの出力データを加算して出力
する。

【０１０７】本構成の乗算器２７Ａでは、（２πθ₂）
をスイッチ２７ｂａ〜２７ｂｚの制御信号に、余弦波ｃ
ｏｓ（２πθ₁）を下位ビット打ち切り手段２７ａａ〜
２７ａｚに入力しても同様の効果を得ることができる。

【０１０８】本構成のシンセサイザでは、下位ビット打
ち切り手段２７ａａ〜２７ａｚ、スイッチ２７ｂａ〜２
７ｂｚや加算器２７ｃなど複雑な演算処理を行わない演
算回路を用いるため、乗算器２７Ａの回路規模、及び演
算の処理量の最適化を図れる利点がある。従って、低コ
ストとなる効果がある。また、メモリやＤＳＰなどを用
いないため、小形化となる効果もある。

【０１０９】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について限定していないが、論理
回路やメモリによるハードウェアであっても、ＤＳＰや
ＣＰＵなどのソフトウェアをベースにした処理であって
もよく同様の効果を奏する。

【０１１０】実施の形態７．この発明の実施の形態７に
ついて図１１及び図１２を参照しながら説明する。図１
１及び図１２は、この発明の実施の形態７に係る位相同
期形周波数シンセサイザの構成を示す図である。

【０１１１】図１１において、４００はＤＤＳ１００Ｃ
（上記各実施の形態のＤＤＳ１００Ｄ、・・・等でもよ
い。）を有する基準発振器、５００は分周数設定データ
設定手段、６００はＰＬＬシンセサイザ（位相同期形周
波数シンセサイザ）である。

【０１１２】また、同図において、６１０は位相比較
器、６２０はループフィルタ、６３０は電圧制御発振器
（以下、「ＶＣＯ」を略記する。）、６４０は可変分周
器である。

【０１１３】なお、図１２に示すように、基準発振器と
して、ＤＤＳ１００Ｃ（１００Ｄ、・・・）と、基準ク
ロック２００と、局部発振器４１０と、ミクサ４２０
と、ＢＰＦ４３０と、増幅器４４０とからなる基準発振
器４００Ａであってもよい。

【０１１４】次に、この実施の形態７の動作を説明す
る。図１１に示す構成のＰＬＬシンセサイザにおいて
は、可変分周器６４０によりＮ分周されたＶＣＯ６３０
の出力波と、ＤＤＳ１００Ｃを有する基準発振器４００
の出力波との周波数が一致するようＰＬＬシンセサイザ
６００が動作する。このＰＬＬシンセサイザ６００の出
力周波数ｆ₀は次の式（７）で与えられる。ただし、Ｎ
は可変分周器６４０の分周数である。

【０１１５】 ｆ₀＝Ｎ・ｆ_d ・・・式（７）

【０１１６】図１１に示す構成によるシンセサイザにお
いては、ＰＬＬシンセサイザ６００の出力周波数ｆ₀は
ＤＤＳ１００Ｃの出力周波数ｆ_dのＮ倍（Ｎ・ｆ_d）とな
る。このＰＬＬシンセサイザ６００においては、分周数
設定データによる可変分周器６４０の分周数Ｎの変更に
よって、出力周波数をｆ_dの間隔で周波数を切り換える
ことができる。また、このＰＬＬシンセサイザ６００に
おいては、ＤＤＳ１００Ｃの周波数設定データｋの変更
によって、出力周波数ｆ_dを（Ｎ・ｆ_ck／２^L）の間隔で
周波数を切り換えることもできる。

【０１１７】また、一般に、ＰＬＬシンセサイザの出力
周波数を細かく設定するためには、基準発振器の出力周
波数を下げなければならない。それに伴い可変分周数Ｎ
が増加し、位相雑音が増大する問題がある。しかし、Ｄ
ＤＳ１００Ｃを有する基準発振器４００をＰＬＬシンセ
サイザ６００に用いると、ＤＤＳ１００Ｃの周波数設定
データの切り換えにより、出力周波数の細かな周波数設
定が可能となる。従って、図１１に示す構成のＰＬＬシ
ンセサイザを用いることにより、位相雑音を低減し、か
つ周波数切り換えを速める効果がある。また、ＰＬＬシ
ンセサイザ６００を用いることによりＤＤＳ１００Ｃで
出力し得ない高周波を生成することができる効果があ
る。

【０１１８】実施の形態８．この発明の実施の形態８に
ついて図１３を参照しながら説明する。図１３は、この
発明の実施の形態８に係る送受信装置の構成を示す図で
ある。

【０１１９】図１３において、７１０、７２０はアンテ
ナ、７１１、７２１はＲＦ帯増幅器、７１２、７２２は
ＲＦ帯帯域通過フィルタ（ＲＦＢＰＦ）、７１３、７２
３はミクサ、７１４、７２４はＩＦ帯増幅器、７１５、
７２５はＩＦ帯帯域通過フィルタ（ＩＦＢＰＦ）であ
る。また、４００はＤＤＳ１００Ｃを有する基準発振器
である。

【０１２０】次に、この実施の形態８の動作を説明す
る。図１３に示す構成の受信装置においては、高周波数
帯である受信波をアンテナ７１０で受信する。そして、
受信波をミクサ７１３を用いて中間周波数帯に周波数変
換する。

【０１２１】また、送信装置においては、中間周波数帯
の送信波をミクサ７２３で高周波帯に周波数変換する。
そして、アンテナ７２０で送信する。

【０１２２】図１３に示す送受信装置では、ＤＤＳ１０
０Ｃを有する基準発振器４００（４００Ａ）を用いて細
かな周波数変換を行うことができる。従って、送受信装
置の周波数チャネルステップを狭帯域化でき、周波数の
利用効率の面から考えて経済性が高くなる効果がある。

【０１２３】実施の形態９．この発明の実施の形態９に
ついて図１４を参照しながら説明する。図１４は、この
発明の実施の形態９に係る送受信装置の構成を示す図で
ある。

【０１２４】図１４において、７１０、７２０はアンテ
ナ、７１１、７２１はＲＦ帯増幅器、７１２、７２２は
ＲＦ帯帯域通過フィルタ（ＲＦＢＰＦ）、７１３、７２
３はミクサ、７１４、７２４はＩＦ帯増幅器、７１５、
７２５はＩＦ帯帯域通過フィルタ（ＩＦＢＰＦ）であ
る。また、６００はＤＤＳ１００Ｃを有する基準発振器
４００を備えたＰＬＬシンセサイザである。

【０１２５】次に、この実施の形態９の動作を説明す
る。図１４に示す構成の受信装置においては、高周波数
帯である受信波をアンテナ７１０で受信する。そして、
受信波をミクサ７１３を用いて中間周波数帯に周波数変
換する。

【０１２６】また、送信装置においては、中間周波数帯
の送信波をミクサ７２３で高周波帯に周波数変換する。
そして、アンテナ７２０で送信する。

【０１２７】図１４に示す送受新装置では、ＤＤＳ１０
０Ｃを有する基準発振器４００を備えたＰＬＬシンセサ
イザ６００を用いてるため、細かな周波数変換を行うこ
とができる。従って、送受信装置の周波数チャネルステ
ップを狭帯域化でき、周波数の利用効率の面から考えて
経済性が高くなる効果がある。

【０１２８】

【発明の効果】この発明に係る直接ディジタル周波数シ
ンセサイザは、以上説明したとおり、入力した周波数設
定データを累算し累算結果を位相データ（θ₁＋θ₂）と
して出力する位相アキュムレータと、前記位相データの
上位ビット（θ₁）に基づき正弦波の振幅データ（ｓｉ
ｎ（２πθ₁））を出力するメモリ、前記位相データの
上位ビット（θ₁）及び下位ビット（θ₂）に基づき振幅
補正値（ｃｏｓ（２πθ₁）・（２πθ₂））を演算出力
する振幅補正値演算手段、並びに前記正弦波の振幅デー
タ（ｓｉｎ（２πθ₁））及び前記振幅補正値（ｃｏｓ
（２πθ₁）・（２πθ₂））を加算出力する加算器を有
する位相・振幅変換手段とを備えたので、メモリの容量
を縮小することができ、小型化及び低コスト化を図るこ
とができるという効果を奏する。

【０１２９】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記振幅補正
値演算手段が、前記位相データの上位ビット（θ₁）に
基づき振幅補正値（ｃｏｓ（２πθ₁））を演算出力す
る余弦波の演算手段と、前記位相データの下位ビット
（θ₂）に基づき振幅補正値（２πθ₂）を演算出力する
２πθ２演算手段と、前記振幅補正値（ｃｏｓ（２πθ
₁））及び前記振幅補正値（２πθ₂）を乗算する乗算器
とを含むので、メモリの容量を縮小することができ、小
型化及び低コスト化を図ることができるという効果を奏
する。

【０１３０】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記余弦波の
演算手段が、前記位相データを分割した区間で余弦波を
直線近似した複数の余弦波近似手段と、前記位相データ
の上位ビット（θ₁）に基づき前記複数の余弦波近似手
段の中から特定の余弦波近似手段を選ぶセレクタとを含
むので、周波数切り換えを高速にでき、メモリの容量を
縮小することができ、小型化及び低コスト化を図ること
ができるという効果を奏する。

【０１３１】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記セレクタ
が、前記複数の余弦波近似手段のいずれかを選択するス
イッチと、前記位相データの上位ビット（θ₁）の上位
ビットを出力する下位ビット打ち切り手段と、前記位相
データの上位ビット（θ₁）の上位ビットに基づき前記
スイッチを制御するスイッチの制御手段とを含むので、
セレクタの回路規模を縮小でき、小型化及び低スプリア
ス化を図ることができるという効果を奏する。

【０１３２】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記セレクタ
が、前記複数の余弦波近似手段のいずれかを選択するス
イッチと、前記位相データの上位ビット（θ₁）をアド
レスとしてそのアドレスの内容である区間データを出力
するメモリと、前記区間データに基づき前記スイッチを
制御するスイッチの制御手段とを含むので、セレクタの
回路規模を縮小でき、小型化及び低コスト化を図ること
ができるという効果を奏する。

【０１３３】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記２πθ２
演算手段が、前記位相データの下位ビット（θ₂）に基
づき（８・θ₂）を演算出力する８θ２演算手段と、前
記演算出力（８・θ₂）の上位ビットをそれぞれ出力す
る複数の下位ビット打ち切り手段と、前記複数の下位ビ
ット打ち切り手段の出力を加算する加算器とを含むの
で、回路規模を縮小でき、高速化、小型化及び低コスト
化を図ることができるという効果を奏する。

【０１３４】また、この発明に係る直接ディジタル周波
数シンセサイザは、以上説明したとおり、前記乗算器
が、前記振幅補正値（２πθ₂）の上位ビットを出力す
る複数の下位ビット打ち切り手段と、前記振幅補正値
（ｃｏｓ（２πθ₁））に基づき前記振幅補正値（２π
θ₂）の上位ビットを通過もしくは遮断する複数のスイ
ッチと、前記複数のスイッチを通過した前記振幅補正値
（２πθ₂）の上位ビットを加算する加算器とを含むの
で、回路規模を縮小でき、高速化、小型化及び低コスト
化を図ることができるという効果を奏する。

【０１３５】さらに、この発明に係る直接ディジタル周
波数シンセサイザは、以上説明したとおり、前記乗算器
が、前記振幅補正値（ｃｏｓ（２πθ₁））の上位ビッ
トを出力する複数の下位ビット打ち切り手段と、前記振
幅補正値（２πθ₂）に基づき前記振幅補正値（ｃｏｓ
（２πθ₁））の上位ビットを通過もしくは遮断する複
数のスイッチと、前記複数のスイッチを通過した前記振
幅補正値（ｃｏｓ（２πθ₁））の上位ビットを加算す
る加算器とを含むので、回路規模を縮小でき、高速化、
小型化及び低コスト化を図ることができるという効果を
奏する。

【０１３６】この発明に係る位相同期形周波数シンセサ
イザは、以上説明したとおり、電圧制御発振器と可変分
周器と位相比較器とループフィルタとを備えた位相同期
形周波数シンセサイザにおいて、基準発振器として、上
記のいずれかの直接ディジタル周波数シンセサイザを備
えたので、出力周波数の分解能を高めることができ、高
速化を図ることができ、位相雑音を低くできるという効
果を奏する。

【０１３７】この発明に係る送受信装置は、以上説明し
たとおり、高周波数帯である受信波を受信用アンテナで
受信しその受信波を受信用ミクサを用いて中間周波数帯
に周波数変換するとともに、中間周波数帯の送信波を送
信用ミクサで高周波帯に周波数変換し送信用アンテナで
送信する送受信装置において、前記受信用ミクサ及び前
記送信用ミクサの基準発振器として、上記のいずれかの
直接ディジタル周波数シンセサイザを備えたので、出力
周波数の分解能を高めることができるという効果を奏す
る。

【０１３８】さらに、この発明に係る送受信装置は、以
上説明したとおり、高周波数帯である受信波を受信用ア
ンテナで受信しその受信波を受信用ミクサを用いて中間
周波数帯に周波数変換するとともに、中間周波数帯の送
信波を送信用ミクサで高周波帯に周波数変換し送信用ア
ンテナで送信する送受信装置において、前記受信用ミク
サ及び前記送信用ミクサの基準発振器として、上記の位
相同期形周波数シンセサイザを備えたので、出力周波数
の分解能を高めることができるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係るＤＤＳの構成
を示すブロック図である。

【図２】 この発明の実施の形態２に係るＤＤＳの構成
を示すブロック図である。

【図３】 この発明の実施の形態２に係る余弦波の近似
法を示す図である。

【図４】 この発明の実施の形態２に係る位相データと
近似式の１対応例を示す図である。

【図５】 この発明の実施の形態３に係るＤＤＳのセレ
クタの構成を示すブロック図である。

【図６】 この発明の実施の形態３に係るセレクタに用
いる位相データと信号線の１対応例を示す図である。

【図７】 この発明の実施の形態４に係るＤＤＳのセレ
クタの構成を示すブロック図である。

【図８】 この発明の実施の形態４に係るＤＤＳのセレ
クタのメモリの内容を示す図である。

【図９】 この発明の実施の形態５に係るＤＤＳの２π
θ２演算手段の構成を示すブロック図である。

【図１０】 この発明の実施の形態６に係るＤＤＳの乗
算器の構成を示すブロック図である。

【図１１】 この発明の実施の形態７に係るＰＬＬシン
セサイザの構成を示すブロック図である。

【図１２】 この発明の実施の形態７に係るＰＬＬシン
セサイザの構成を示すブロック図である。

【図１３】 この発明の実施の形態８に係る送受信装置
の構成を示すブロック図である。

【図１４】 この発明の実施の形態９に係る送受信装置
の構成を示すブロック図である。

【図１５】 従来のＤＤＳの構成を示すブロック図であ
る。

【図１６】 従来のＤＤＳに係る位相データの打ち切り
による誤差とスプリアを示す図である。

【図１７】 従来のＤＤＳに係る位相データのワード長
に対するスプリアスレベル、メモリの容量の関係を示す
図である。

【図１８】 他の従来のＤＤＳの構成を示すブロック図
である。

【図１９】 別の他の従来のＤＤＳの構成を示すブロッ
ク図である。

【符号の説明】

１０ 位相アキュムレータ、２０Ｃ、２０Ｄ 位相・振
幅変換手段、３０ ＤＡＣ、２１Ｂ 正弦波用メモリ、
２３ 加算器、２４、２４Ａ 振幅補正値演算手段、２
５、２５Ａ 余弦波の演算手段、２６、２６Ａ ２πθ
２演算手段、２７、２７Ａ 乗算器、２８、２８Ａ、２
８Ｂ セレクタ、２９ 余弦波ｃｏｓ（２πθ₁）の近
似手段、１００Ｃ、１００Ｄ ＤＤＳ（直接ディジタル
周波数シンセサイザ）、３００ 周波数設定データ設定
手段、４００ 基準発振器、５００ 分周数設定データ
設定手段、６００ ＰＬＬシンセサイザ、７１０、７２
０アンテナ、７１１、７２１ ＲＦ帯増幅器、７１２、
７２２ ＲＦ帯帯域通過フィルタ（ＲＦＢＰＦ）、７１
３、７２３ ミクサ、７１４、７２４ ＩＦ帯増幅器、
７１５、７２５ ＩＦ帯帯域通過フィルタ（ＩＦＢＰ
Ｆ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池松 寛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力した周波数設定データを累算し累算
   結果を位相データ（θ₁＋θ₂）として出力する位相アキ
   ュムレータと、 前記位相データの上位ビット（θ₁）に基づき正弦波の
   振幅データ（ｓｉｎ（２πθ₁））を出力するメモリ、 前記位相データの上位ビット（θ₁）及び下位ビット
   （θ₂）に基づき振幅補正値（ｃｏｓ（２πθ₁）・（２
   πθ₂））を演算出力する振幅補正値演算手段、 並びに前記正弦波の振幅データ（ｓｉｎ（２πθ₁））
   及び前記振幅補正値（ｃｏｓ（２πθ₁）・（２π
   θ₂））を加算出力する加算器を有する位相・振幅変換
   手段とを備えたことを特徴とする直接ディジタル周波数
   シンセサイザ。
2. 【請求項２】 前記振幅補正値演算手段は、 前記位相データの上位ビット（θ₁）に基づき振幅補正
   値（ｃｏｓ（２πθ₁））を演算出力する余弦波の演算
   手段と、 前記位相データの下位ビット（θ₂）に基づき振幅補正
   値（２πθ₂）を演算出力する２πθ２演算手段と、 前記振幅補正値（ｃｏｓ（２πθ₁））及び前記振幅補
   正値（２πθ₂）を乗算する乗算器とを含むことを特徴
   とする請求項１記載の直接ディジタル周波数シンセサイ
   ザ。
3. 【請求項３】 前記余弦波の演算手段は、 前記位相データを分割した区間で余弦波を直線近似した
   複数の余弦波近似手段と、 前記位相データの上位ビット（θ₁）に基づき前記複数
   の余弦波近似手段の中から特定の余弦波近似手段を選ぶ
   セレクタとを含むことを特徴とする請求項２記載の直接
   ディジタル周波数シンセサイザ。
4. 【請求項４】 前記セレクタは、 前記複数の余弦波近似手段のいずれかを選択するスイッ
   チと、 前記位相データの上位ビット（θ₁）の上位ビットを出
   力する下位ビット打ち切り手段と、 前記位相データの上位ビット（θ₁）の上位ビットに基
   づき前記スイッチを制御するスイッチの制御手段とを含
   むことを特徴とする請求項３記載の直接ディジタル周波
   数シンセサイザ。
5. 【請求項５】 前記セレクタは、 前記複数の余弦波近似手段のいずれかを選択するスイッ
   チと、 前記位相データの上位ビット（θ₁）をアドレスとして
   そのアドレスの内容である区間データを出力するメモリ
   と、 前記区間データに基づき前記スイッチを制御するスイッ
   チの制御手段とを含むことを特徴とする請求項３記載の
   直接ディジタル周波数シンセサイザ。
6. 【請求項６】 前記２πθ２演算手段は、 前記位相データの下位ビット（θ₂）に基づき（８・
   θ₂）を演算出力する８θ２演算手段と、 前記演算出力（８・θ₂）の上位ビットをそれぞれ出力
   する複数の下位ビット打ち切り手段と、 前記複数の下位ビット打ち切り手段の出力を加算する加
   算器とを含むことを特徴とする請求項２記載の直接ディ
   ジタル周波数シンセサイザ。
7. 【請求項７】 前記乗算器は、 前記振幅補正値（２πθ₂）の上位ビットを出力する複
   数の下位ビット打ち切り手段と、 前記振幅補正値（ｃｏｓ（２πθ₁））に基づき前記振
   幅補正値（２πθ₂）の上位ビットを通過もしくは遮断
   する複数のスイッチと、 前記複数のスイッチを通過した前記振幅補正値（２πθ
   ₂）の上位ビットを加算する加算器とを含むことを特徴
   とする請求項２記載の直接ディジタル周波数シンセサイ
   ザ。
8. 【請求項８】 前記乗算器は、 前記振幅補正値（ｃｏｓ（２πθ₁））の上位ビットを
   出力する複数の下位ビット打ち切り手段と、 前記振幅補正値（２πθ₂）に基づき前記振幅補正値
   （ｃｏｓ（２πθ₁））の上位ビットを通過もしくは遮
   断する複数のスイッチと、 前記複数のスイッチを通過した前記振幅補正値（ｃｏｓ
   （２πθ₁））の上位ビットを加算する加算器とを含む
   ことを特徴とする請求項２記載の直接ディジタル周波数
   シンセサイザ。
9. 【請求項９】 電圧制御発振器と可変分周器と位相比較
   器とループフィルタとを備えた位相同期形周波数シンセ
   サイザにおいて、 基準発振器として、請求項１から請求項８までのいずれ
   かに記載の直接ディジタル周波数シンセサイザを備えた
   ことを特徴とする位相同期形周波数シンセサイザ。
10. 【請求項１０】 高周波数帯である受信波を受信用アン
    テナで受信しその受信波を受信用ミクサを用いて中間周
    波数帯に周波数変換するとともに、中間周波数帯の送信
    波を送信用ミクサで高周波帯に周波数変換し送信用アン
    テナで送信する送受信装置において、 前記受信用ミクサ及び前記送信用ミクサの基準発振器と
    して、請求項１から請求項８までのいずれかに記載の直
    接ディジタル周波数シンセサイザを備えたことを特徴と
    する送受信装置。
11. 【請求項１１】 高周波数帯である受信波を受信用アン
    テナで受信しその受信波を受信用ミクサを用いて中間周
    波数帯に周波数変換するとともに、中間周波数帯の送信
    波を送信用ミクサで高周波帯に周波数変換し送信用アン
    テナで送信する送受信装置において、 前記受信用ミクサ及び前記送信用ミクサの基準発振器と
    して、請求項９記載の位相同期形周波数シンセサイザを
    備えたことを特徴とする送受信装置。