CN104135286A - 数字频率合成器及其数字频率合成方法 - Google Patents

Abstract

直接数字频率合成是指利用一数字频率合成器输出稳定、精准、且频率范围广泛的时脉信号，供同一集成电路芯片中的多个电路使用。本发明提出的数字频率合成器包含一控制器、一频率产生器及一可变分频器。该控制器接收一频率控制字，并据此产生一第一频率控制子字与一第二频率控制子字。该频率产生器根据该第一频率控制子字产生一第一预定频率范围内的一原始频率。该可变分频器根据该第二频率控制子字及该原始频率产生一第二预定频率范围内的一输出频率。

Description

数字频率合成器及其数字频率合成方法

技术领域

本发明与数字频率合成器相关。

背景技术

直接数字频率合成是指利用一数字频率合成器输出稳定、精准、且频率范围广泛的时脉信号，供同一集成电路芯片中的多个电路使用。

在过去，效能良好的模拟-数字集成电路非常昂贵。近年来随着各种半导体技术，例如互补金属氧化物半导体(CMOS)、双极互补金属氧化物半导体(BiCMOS)、于绝缘体上制作硅晶体管、硅锗材料等制程的大幅跃进，高品质混合信号电路逐渐普及。深亚微米互补式金属氧化物半导体技术更促成在单一芯片中整合射频、模拟、应用处理器、存储器、周边接口等多种电路的可能性。基于对相位噪声、频率调整范围、频带宽度等特性的高度要求，第二代移动通讯及其后续标准(尤其是通称LTE的第四代移动通讯标准)非常需要高品质的数字频率合成器。

现行频率合成器的瓶颈之一是难以在采用低电压互补金属氧化物半导体制程时达到良好的相位噪声特性。因此，目前存在对于新设计的需求，期待达到较低的相位噪声，以增进数字频率合成器的输出信号品质，并希望能令可调频宽增加、跨越多个频段。

发明内容

数字频率合成是现代无线通讯系统中非常重要的一环；作为成本低却可靠性高的可变频率信号源，其应用范围广及移动电话、无线数字装置(例如路由器和数据机)、全球定位系统接收器，甚至是通讯卫星。本发明的目标之一在于提供高品质的数字频率合成器，以产生低噪声且频率可调范围宽广的频率输出。具有高品质因数、低噪声、窄调整范围(例如5％左右)的一频率产生器被用以配合具有宽调整范围的一分数型可变分频器，组合出符合期望的低噪声宽频数字频率合成器。

实现此“双元件”构想的难处之一在于如何与现行架构整合。典型的频率合成器受控于单一频率控制字。相对地，于根据本发明的实施例中，频率产生器和可变分频器可被独立控制。为此，原始频率控制字被分析及/或拆解，以产生多个各自对应于不同元件的频率控制子字。因此，此架构包含一控制器，用以根据原始频率控制字产生频率控制子字。

在某些情况下，频率控制子字可能是原始频率控制字的一部分。控制器可直接将原始频率控制字拆解为两个或更多个部分，并指定其中的一个或多个部分作为频率控制子字。在另外某些情况中，控制器可首先对原始频率控制字执行数学及/或逻辑运算，以决定数字频率合成器的目标输出频率。一旦决定了输出频率，控制器可进一步将频率控制子字编码，以符合后续需要。在某些情况下，控制器可针对各个频率产生器和可变分频器采用不同的编码方案。

举例而言，原始频率控制字可被表示为一数值范围，例如0～2N，其中0表示最低频率输出，而2N表示最高频率输出。一旦确认了频率控制字的数值代表的输出频率，便可针对频率产生器和可变分频器产生频率控制子字。这些频率控制子字亦可各自对应于不同的数值范围。此外，另有其他编码方案可指示相关电路产生适当的频率。举例而言，一频率控制子字可直接为输出频率的数值(十六进位制)，而其他频率控制子字可为一连串的改变状态/延迟字，例如设定(0，0，1，0，0，1…)对应于(延迟，延迟，改变状态，延迟，延迟，改变状态)。控制器会用以根据原始频率控制字产生适合于相关电路的频率控制子字。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1为根据本发明的一实施例中的数字频率合成器的功能方块图。

图2进一步绘示频率产生器210的实施细节。

图3(A)～图3(C)呈现可变分频器320三种详细度不同的功能方块图。

图4呈现控制器430的一功能方块图范例。

图5呈现一数字频率合成器的输出频谱范例。

图6为根据本发明的一实施例中的数字信号合成程序的流程图。

图中元件标号说明如下：

100：数字频率合成器          105、205：数据源

110、210：频率产生器         120、220：可变分频器

130、230：控制器             FCW：频率控制字

FCW₁、FCW₂：频率控制子字     f_src：原始频率

f_out：输出频率               200：数字频率合成器

212：锁相回路控制器          214：可调式压控振荡器

320：可变分频器              321：逻辑单元

322：N-相位信号源            430：控制器

431：非易失性存储器          432：运算引擎

600：数字信号合成程序        S601～S699：流程步骤

具体实施方式

图1为根据本发明的一实施例中的数字频率合成器100的功能方块图。如图1所示，数字频率合成器100包含一频率产生器110、一可变分频器120及一控制器130。此外，数据源105将数据(例如一频率控制字FCW)提供至控制器130的输入端。控制器130的两个输出端分别耦接至频率产生器110和可变分频器120。频率产生器110的输出端是耦接至可变分频器120的输入端。可变分频器120的输出信号即为数字频率合成器100的输出信号。

控制器130将频率控制字FCW转换为第一和第二频率控制子字FCW1、FCW₂。如图1所示，控制器130接收数据源105产生的频率控制字FCW，并对输入频率控制字FCW施以一处理程序，以产生第一、第二频率控制子字FCW₁、FCW₂。控制器130随后分别将第一、第二频率控制子字FCW₁、FCW₂传送至频率产生器110和可变分频器120。

频率产生器110根据第一频率控制子字FCW₁产生一源频率(以下称为原始频率)f_src。于一实施例中，频率产生器110为具有合理品质因数的一锁相回路，以确保其输出信号的相位噪声能符合需求。频率产生器110的相位噪声相当低。相对应地，频率产生器110的频率可调范围较有限。举例而言，其频率可调范围可能限定在压控振荡器的中央频率的±2.5％之间。以压控振荡器中央频率等于1千兆赫为例，频率产生器110产生的频率f_src的范围可能在0.975千兆赫到1.025千兆赫间。原始频率f_src的精确值是由第一频率控制子字FCW₁控制。选择高品质因数会导致调整范围缩小。使用组合电路中的可程序化电容(例如一电容组合中的可切换式电容)能扩大调整范围。然而，该组合电路的有效品质因数会受其中的电容影响而下降。

根据第二频率控制子字FCW₂和原始频率f_src，可变分频器120产生输出频率f_out。相较于调整范围有限的频率产生器110，可变分频器120被设计为具有较广的频率调整范围。于一实施例中，可变分频器120依一特定顺序自一信号源选择信号，使得原始频率f_src首先被虚拟地(而非实体)乘上一整数N(与可变分频器120的硬件设计有关)，随后再被除以一可调整的整数D。第二频率控制子字FCW₂是用以自可变分频器120提供的频率调整范围中选出输出频率f_out。易言之，FCW₂决定了D的数值。于此实施例中，可变分频器120的输出频率f_out等于将原始频率f_src乘上N/D，亦即f_out＝f_src*N/D。实现该关系式中的f_src*N可借由令原始频率f_src通过一延迟链并自其中选择一适当的延迟结果。

于一实施例中，N等于64而D为24到N(＝64)间的任何整数。数值D的大范围能提供相当宽的输出频率调整范围。如此一来，数字频率合成器100能兼具低相位噪声(通过频率产生器110的高品质因数)与宽输出频率范围(通过数值D的大范围)。举例而言，原始频率f_src的范围可被限定于0.975千兆赫至1.025千兆赫。以N＝64为例，数字频率合成器100的整体输出频率范围将等于(0.975)*(64)/(64)＝0.975千兆赫至(1.025)*(64)/(24)＝2.73千兆赫。

如上所述，收到第一频率控制子字FCW₁后，频率产生器110输出的相对应的原始频率f_src落在有限的、预先决定的频率范围内。因频率产生器110具有高品质因数，该原始频率信号的相位噪声相当低。假设产生原始频率f_src的压控振荡器的中央频率为1.56千兆赫。收到第二频率控制子字FCW₂后，可变分频器120根据一特定顺序选择信号，使得输出频率等于原始频率f_src＝1.56千兆赫乘上第一整数N(与可变分频器120的特性相关)再除以根据第二频率控制子字FCW₂决定的第二整数D。因此，数字频率合成器100的输出频率f_out＝N*f_src/D。于一实施例中，f_src＝1.56千兆赫，N＝64，D＝25，f_out＝4千兆赫。

借由利用上述数字频率合成器100，根据原始频率控制字FCW及因此产生的频率控制子字FCW₁、FCW₂，输出频率f_out的大小可被控制为任意数值。此外，虽然D被限定为整数，D的时间平均可为非整数，例如30.02，容后详述。

上述实施例亦呈现了数字频率合成器100的一种特性：同一目标输出频率f_out可能是由不同的频率控制子字FCW₁、FCW₂组合所产生，亦即原始频率f_src和D的不同组合。此特性能有效地将原始频率f_src自一未在预期中的后续操作负载频率移开，以防压控振荡器受到所谓牵引效应(pulling)的干扰。

如本发明所属技术领域中普通技术人员所知，牵引效应是发生于振荡器突然遭遇阻抗不匹配时。振荡器的频率会相对应于负载阻抗的改变自操作频率发生偏移。另一种解释牵引效应的观点则是视其为一干扰信号，通过寄生耦合路径自具有大输出功率的另一节点(例如功率放大器的输出)耦合至压控振荡器的输入。此干扰信号会使得压控振荡器的输出随其变化。举例而言，若欲合成目标输出频率f_out＝2千兆赫，一种设计选择是令f_src＝1千兆赫、N＝64、D＝32。然而，可变分频器120的输出端可能包含除以二的电路，在信号链中产生大小为1千兆赫的第二操作频率。在这个情况下，压控振荡器对于该第二操作频率的微小变化会特别敏感。借由改选D＝33和新的原始频率f_src＝1.03千兆赫，f_src可自1千兆赫移开并且仍落在1％～5％的整体压控振荡器调整范围内，使振荡器与负载间的隔离有所提升。

图2为一数字频率合成器200的功能方块图，进一步呈现了频率产生器210的细节。在图2中，频率产生器210包含一锁相回路控制器212与一可调式压控振荡器214。频率产生器210接收一稳定的外部参考频率f_REF和第一频率控制子字FCW₁，并产生原始频率f_src。锁相回路控制器212会锁定参考信号和原始频率信号间的相位，并根据频率控制子字FCW₁控制压控振荡器电压V_VCO产生落在可调式压控振荡器214的中央频率上下特定百分比(例如5％)内的原始频率f_src。可调式压控振荡器214随后直接(借由调整一内部高频压控振荡器)或间接(借由调整一低频率压控振荡器并进行数字频率乘法)产生原始频率f_src。原始频率f_src的实际数值是由第一频率控制子字FCW₁控制。频率产生器210将调整后的原始频率f_src传送至可变分频器220的信号输入端。调整后频率f_src亦可被反馈至锁相回路控制器212，形成一负反馈回圈。

于一实施例中，f_src的工作周期不超过50％，例如为25％。若带有调整后频率f_src的信号的工作周期高于此数值，可在该信号进入可变分频器220之前使用一除二电路或其他适合的元件，以将工作周期降低至期望范围。如随后将详述者，采用这种做法的原因之一是工作周期会对D的最小值造成限制，例如在前述范例中D的最小值为24而非1。若工作周期为50％，D的最小值为33。若工作周期为25％，D的最小值可被降低为17，因而扩大频率调整范围。无论是哪一种情况，对于D的最大值都不会有影响；D的最大值等于可变分频器220提供的N(通常等于64)。

如上所述，可调式压控振荡器214的受限的调整范围和数字频率合成器200的相对高的品质因数(Q)存在权衡关系。高品质因数能降低原始频率f_src对数字频率合成器100的输出造成的相位噪声。因此，数字频率合成器100的输出中的相位噪声被最小化。如下所述，于频率产生器210中f_src的调整范围的牺牲随后可由可变分频器220贡献的较大调整范围来弥补。

图3(A)～图3(C)进一步绘示可变分频器320的实施细节范例。图3呈现一典型使用多相位(N-相位)时脉的整数-N或分数型数字分频器；本发明所属技术领域中普通技术人员可理解此电路为一现成元件。根据频率控制子字FCW₂和原始频率f_src，可变分频器320产生一输出频率f_out。图3(B)和图3(C)各自呈现可变分频器320的一种实施例；这些实施例的细节可见于第13/875,706号美国专利申请案(在此并列为参考资料)。

如随后将更详细介绍的，图3(B)中的可变分频器320根据频率控制子字FCW₂和原始频率f_src，以数字控制回圈的方式产生输出频率f_out。图3(C)进一步呈现了根据f_src、N和D产生输出频率f_out的细节，其中可变分频器320会决定N，而第二频率控制字FCW₂将决定D。图3(C)绘示出逻辑单元321、N-相位信号源322的实际电路范例，亦进一步呈现随后将详述的三角积分调制器323。

如图3(B)和图3(C)所示，可变分频器320可包含构成一数字控制回圈的逻辑单元321和N-相位信号源322。逻辑单元321包含序列式逻辑元件，例如触发器(或其他单位延迟装置)、数学逻辑单元(ALU)。N-相位信号源322可包含N个相同的相位延迟元件(例如缓冲器)、多工器与调制单元(选择性的)。

请参考图3(B)，N-相位信号源322以原始频率f_src作为输入，且产生原始频率f_src的N个相位延迟后信号。于一实施例中，N＝64，而N-相位信号源322可产生六十四个不同的延迟后信号。由于单一周期为360°，这些延迟后信号与相邻延迟后信号间的相位差异会等于360°/64＝5.625°。各延迟后信号随后被输入一多工器，并可被逻辑单元321选择出来。一种实施方式为令f_src通过N个相同且串接的相位延迟元件(例如反相器)，并利用反馈来连结这些端点，以确保完整的360°相位会由各元件均分。各反相器的输出信号可作为多工器的输入信号。

逻辑单元321负责频率合成程序。以下说明一种根据f_src和频率控制子字FCW₂产生任意频率f_out的方式。假设f_src的每一周期内包含出现在某处的单一脉冲，且在0°相位延迟信号中此脉冲出现于周期的相当前端。在此脉冲之后，该信号保持为逻辑'0'，直到整个周期结束(360°)，频率合成程序亦于此结束。各个相位延迟信号中的脉冲会出现在周期的不同区段，其出现位置差异对应于相位延迟差异。无脉冲的处表示逻辑'0'。举例而言，若脉冲出现在周期的正中间，则该周期的前半段和后半段皆对应于逻辑'0'，短脉冲出现于180°位置，为逻辑'1'。

除了频率控制子字FCW₂，逻辑单元321自N-相位信号源322取得目前的输出信号(亦即目前比特串BS₂)，随后根据一数学计算(举例而言，二进位制加法)决定N-相位信号源322的下一个输出。此信号将为逻辑单元321的下一个输入比特串BS₂。当检测到脉冲降缘(亦即当脉冲结束时)，下一个信号的地址被传送至N-相位信号源322，作为比特串BS₁。N-相位信号源322据此立即产生下一个脉冲，且将该脉冲提供至逻辑单元321，作为新的目前比特串BS₂。此程序被重复执行，如图3(B)和图3(C)所示，数字频率合成器100的输出频率f_out来自N-相位信号源322。

针对FCW₂被如何用以产生宽广的可调频率范围，以下举出几个实施例。于一实施例中，假设输入比特串BS₂为f_src，于0°相位延迟的信号，且FCW₂带有的信息包含逻辑单元321能产生的最低频率。逻辑单元321可根据FCW₂和0°相位延迟信号判定下一个应自N-相位信号源322选择的信号地址仍为0°相位延迟信号所属的地址。该脉冲结束后，逻辑单元321会再次选择相同的信号。

逻辑单元321再次选择相同信号以达到最低频率的理由是，既然0°相位延迟信号中的脉冲才刚发生(并且直到下一个周期开始前都不会再次发生)，该新的信号(也就是原始信号)会保持在逻辑'0'，直到下一个脉冲出现。假设逻辑单元321选择任何其他脉冲，与下一个脉冲间的延迟会较短(意味着较高的频率)，原因是任一个其他脉冲都会是在目前的周期结束前发生。只有0°相位延迟信号已经出现过)不会于此周期内再次出现脉冲。因此，再次选择0°相位延迟信号会在下一个脉冲出现前提供最长的延迟，进而为数字频率合成器100产生输出频率f_out的最低值：

f_out，min＝f_src。(1)

于另一实施例中，假设BS₂为f_src在0°相位延迟信号，而FCW₂所带有的信息包含逻辑单元321能产生的最高频率。在这个情况下，逻辑单元321会判定接下来应选择5.625°相位延迟信号。不同于前一实施例，5.625°相位延迟信号中的脉冲尚未发生但即将发生。因此，两脉冲间的延迟相当短暂。当此第二脉冲结束时，该选择程序被重复执行，且下一个被选择的脉冲将为2*5.625°＝11.25°相位延迟信号。随着此选择程序的持续重复进行，N-相位信号源322所提供的各个可能的输出信号将依序被选择。在原始频率f_src的一个周期之内，其64个相位延迟信号会各自为输出频率f_out贡献一个脉冲。也就是说，在原始频率f_src的一个周期之内，输出频率f_out中会有64个脉冲，因此f_out＝64*f_src。一般而言，当有N个可供选择的信号，最高的可能输出频率为N*f_src：

f_out，max＝N*f_src。(2)

假设频率产生器210产生的原始频率f_src的可变调整范围为X％。结合方程式(1)、(2)，可定义两预定频率范围间的一调整范围比例。第一预定频率范围调整范围是f_src，max-f_src，min＝(f_src+X％*f_src)-(f_src-X％*f_src)＝2*f_src*X％。第二预定频率范围的调整范围是f_out，max-f_out，min＝N*f_src-f_src＝f_src(N-1)。因此，两个调整范围的比例为f_src(N-1)/2*f_src*X％＝(N-1)/2*X％。

(f_out，max-f_out，min)/(f_src，max-f_src，min)＝(N-1)/2*X％。(3)

当N＝64，此比例等于31.5/X％。

实务上，电路不常运作在最高可能频率。上述范例呈现了如何根据FCW₂产生任意频率。根据FCW₂对应的目标输出频率，各相位延迟信号被依序选择。该频率产生程序可被视为将最大可能频率N*f_src除以一整数D；整数D由频率控制子字FCW₂决定。举例而言，在上述范例中，若每隔一个信号选择下一个信号，输出频率将为32*f_src＝(64/2)*f_src。因此，元件320被称为可变分频器。须强调的是，N*f_src是利用多工器322的输入端的多个信号边缘合成所得，而非由一实体乘法器产生。

须说明的是，虽然上述实施例仅以最低和最高频率为例，但根据本发明概念实现的装置运作可据此延伸为根据频率控制子字FCW₂产生任意中间频率。

值得注意的是，就图3(C)中的可变分频器320而言，逻辑单元321采用并联的升缘触发和降缘触发单位延迟元件。在这个情况下，同一脉冲可引发两次运作：一次发生在脉冲升缘，一次发生在脉冲降缘。此电路的操作方式详述如下。

就图3(C)所呈现的电路而言，升缘延迟元件和降缘延迟元件构成三个不同的逻辑节点。节点‘I’储存了在单位延迟元件之前根据FCW₂与一反馈值计算所得的逻辑值。此逻辑值为N-相位信号源322提供的一信号地址。节点II储存了两延迟元件之间一计算产生的逻辑值，亦提供节点I计算的该反馈值。节点III储存了延迟元件之后的逻辑值，亦为提供给N-相位信号源322的地址。假设一先前脉冲(脉冲1)已发生。在下一个脉冲(脉冲2)发生前，节点I已储存有脉冲3的地址。脉冲2的升缘发生时，节点I储存的逻辑值(脉冲3的地址)被传递至节点II，此节点II的新逻辑值会被反馈至该加法器，与FCW₂一起为节点I产生新的逻辑值(脉冲4的地址)。在脉冲2结束前，受降缘控制的节点III不会出现变化。脉冲2的降缘发生时，节点II原本储存的脉冲3的地址会移动至节点III，也就是送入N-相位信号源322。此电路回到开始状态—脉冲3将要发生，而节点I已储存有脉冲4的地址。此电路所储存的地址领先一个时脉的时间。上述操作模式是奠基于互补式延迟元件每一脉冲执行两次操作；一次在信号升缘，一次在信号降缘。

分频器322中的延迟元件可利用一差动反相器与一差动多工器来实现，偶数输出在多工器的输入端被反相。或者，这些延迟元件可利用单端反相器与一多工器来实现。两串接的反相器可构成一个延迟元件。许多电路组态能用以实现一延迟链及可选择的多种输出。

可变分频器320的另一特性在于能借由取经过时间平均的多个整数值模拟非整数的D。举例而言，借由设定98个周期的D＝30和2个周期的D＝31，D可大致等于30.02。此信息可被完全揭露于FCW₂中，亦可通过连续传递内容不同的FCW₂来达成，各次FCW₂分别代表单一数值D。易言之，可变分频器320可为一分数型可变分频器。

直接调制输出频率f_out以模拟分数值(例如利用30和31的平均值产生30.02)的一种缺点是，输出频率频谱中会因该0.02非整数频率成分对应的周期性的波形错误出现突波。然而，借由利用30和31以外的数值(例如28、29、30…33)来调制输出频率f_out，这些突波可被消除，且仍能达到平均值为30.02。这种做法是借由将更多其他突波引入输出频谱来减少少数突波的噪声能量。更明确地说，噪声能量被分散至较多的突波，因此等效于被平滑化。此功能可由图3(C)中绘示的三角积分调制器323(非必要元件)达成。

另一须要考量的条件为D的最小值。如上所述，D的最大值为N，且D＝N对应于数字频率合成器100的最低输出频率：f_out＝f_src。在前述范例中，D的最小值等于1。然而，于实际应用中，D会被限制为具有较大的最小值(例如D＝24)，原因在于f_src的工作周期(亦即f_src的脉冲宽度)是有限制的。如上所述，在目前脉冲结束后，逻辑单元321才会选择下一个脉冲。前一个范例是假设第一脉冲由0°相位开始，并且在下一个相邻脉冲开始前结束。就N＝64而言，这表示该脉冲必须在5.625°前结束，其相对应的工作周期极小，为5.625/360＝1.563％。实务上，f_src无法在90°之前结束，也就是其工作周期至少为25％。在这个情况下，并非N-相位信号源322提供的64个信号皆可被选择。更明确地说，就N个信号各自之间距为5.625°而言，前十六个信号无法被选择(90°＝16*5.625°)。因此，在0°相位延迟信号之后，下一个可被选择的信号为第17个信号。因此，工作周期、N、D等几个参数必须符合以下关系：

N*工作周期(％)≤D_{D＝一整数}。(4)

于一实施例中，f_src的工作周期小于50％，较佳地例如为25％。这种做法能提供弹性，让输出频率的选择范围完整涵盖(64/17)＝3.76个八度音。

于另一实施例中，N-相位信号源322中的最后一个延迟单元的输出可通过一多工器被反馈连接至第一个延迟单元，该多工器选择输入第一延迟单元的信号为f_src或最后延迟单元的输出信号(通过一反相器)。这种连接方式能令该延迟链构成一环形振荡器，其中的反馈路径提供180度信号反相。利用连接至该最后延迟单元的一计数器，环形振荡器的输出频率可被周期性地测量。环形振荡器的平均时脉频率可被用以推测N个延迟单元造成的延迟，进而决定单一延迟单元的延迟。此校正可被偶尔执行，用以估计可变分频器320中单一延迟单元的延迟量。测量所得的单一延迟单元延迟量可被用以更新频率控制子字FCW₂，以准确合成目标输出频率。测量单一延迟单元的延迟有助于准确产生输出频率。

图4呈现控制器430的一功能方块图范例。控制器430以频率控制字FCW作为输入，并产生频率控制子字FCW₁、FCW₂作为输出。如图4所示，控制器430可包含一非易失性存储器431，用以储存频率控制字产生逻辑或字集合。一运算引擎432用以执行字，以根据输入频率控制字FCW产生频率控制子字FCW₁、FCW₂。实务上，控制器430可为任何能力足以执行这些任务的装置或子系统。

根据输入频率控制字FCW产生频率控制子字FCW₁、FCW₂的方法有很多。频率控制字FCW及频率控制子字FCW₁、FCW₂的形式可为十进位制、十六进位制或二进位制比特串、模拟信号数值，或任何其他能将必要参数传达给频率产生器110和可变分频器120的适合形式。一旦频率控制字FCW已被分析且取得其中的必要信息，控制器430便可执行一个或多个处理程序，将此信息转化或编码为FCW₁、FCW₂，使其格式相容于两频率控制子字所各自对应的元件。

须说明的是，N＝64仅为范例。只要相位延迟元件的数量N大到足以包含至少一个完整的360度相位移，前述方案便为可行。若一个延迟单元能贡献10度的相位移，至少需要36个延迟单元始能完成一个循环。于此实施例中，逻辑单元321为一相位计数器，用以在时脉升缘出现时选择正确的相位，并且在时脉降缘出现时选择多工器322的下一个输入，使得N_-相位信号源322输出的下一个升缘具有正确的相位。

数字频率合成器100可取代特定电路设计中的现有元件，且频率控制字FCW的形式可根据现存元件决定。举例而言，频率控制字FCW可为表示一目标输出频率的八比特十六进位制比特串。另一方面，频率产生器110接收的FCW₁可为一模拟电压，可变分频器120接收的FCW₂则可为六比特八进位制的比特串，其中包含对应于目标输出频率特征的一序列。根据这些设计考量，控制器430可对频率控制字FCW执行任何程序、功能、表示方式的组合，以产生FCW₁、FCW₂。这些程序可包含但不限于模数或其他数学运算、查找表、连续式及/或组合式逻辑运算、解方程式、曲线匹配、外插法、内插法、递回法等等。

于一实施例中，频率控制字FCW可为一总长度为M比特的比特串，并且为子字FCW₁、FCW₂的串接结果。控制器430仅需传送前m个比特至频率产生器110，并传送随后的(M-m)个比特至可变分频器120。于另一实施例中，FCW为以十六进位制表示的目标输出频率(例如以FCW＝B2D05E00表示频率f_out＝3.0千兆赫)。在这个情况下，控制器430首先可计算D＝ROUND(64*f_src/f_out)(四舍五入)，以产生FCW₂，随后再根据D和f_src–2.5％≤f_src≤f_src+2.5％的限制计算f_src＝D*f_out/64，以产生FCW₁。于另一实施例中，FCW借由指出对应于数字频率合成器100能提供的最小、最大输出频率的某一数值范围(例如1～1000)来表示输出频率；该FCW随后可被转换为适当的数值FCW₁、FCW₂。

本发明所属技术领域中普通技术人员可理解，上述范例证明了频率产生器110和可变分频器120如何根据一任意频率控制字FCW产生特定频率。一旦这些数值为已知数，控制器430会决定如何利用调制或更适当的编码产生FCW₁、FCW₂，来为各元件实际合成这些频率，反之亦然。如同FCW的情况，有多种可能的实施方式。

以下利用实际数值来说明数字频率合成器100的一运作实施例。假设数字频率合成器100被期望产生的频率为3.14千兆赫。此数值可被表示为FCW＝BB289900(以十六进位制表示3.14x10^9)。在决定数值D的程序中，首先假设可调式压控振荡器214的中央频率与f_src相同，例如皆为1.56千兆赫。控制器430根据3.14千兆赫＝64*1.56千兆赫/D解出D＝31.8，四舍五入后为32。因此，控制器430可决定D＝32。控制器430随后将D＝32代入同一个方程式，解出f_src＝D*f_out/64＝32*3.14千兆赫/64＝1.57千兆赫。此频率落在1.56千兆赫的±2.5％限制内(亦即1.521千兆赫～1.6千兆赫)，因此f_src＝1.57千兆赫。

于一实施例中，期望原始频率f_src通过FCW₁被传达至锁相回路控制器212。一种实务设计选择是通过一分压器、一组电阻及一可程序化电阻(potentiometer)将一电压提供至压控振荡器214。假设FCW₁是用以设定压控振荡器的输出频率，且是用以控制该可编程电阻。于一实施例中，可编程电阻为0Ω对应于f_src–2.5％，而可编程电阻为10kΩ对应于f_src+2.5％。若f_src＝1.57千兆赫，该可编程的电阻值为6.25kΩ。若以一个十六进位制数值表示此电阻值作为FCW₁，FCW₁将等于186A。

为呈现频率控制子字FCW₁、FCW₂的不同表示方式，以下选择不同的方案来说明FCW₂。首先，由于D＝32为N＝64的一半，f_out＝(64/32)*f_src＝2*f_src。若自N-相位信号源322选择0°相位延迟信号作为第一信号，随后应被选择的信号应为180°相位延迟信号，以于一个周期内提供两个脉冲。在N-相位信号源322中，这两个信号相隔31个未被使用的信号。因此，一种自N-相位信号源322选择合适地址以达到此输出频率的方法为：加上32(十六进位制)至目前信号的地址(并舍弃溢位值)。因此，FCW₂可为在各脉冲后将被加到目前信号地址上的数值，亦即FCW₂＝0020(十六进位制的32)。此概念同于增加在各脉冲之后增加六小时至一时脉信号—无论时脉所对应的实际时间为何，也就是在每个周期中制造两次时间间隔相等的脉冲。

实现上述方法及其变化型的可能动机有许多种，但主要理由为与现存元件间的适应性及/或相容性。举例而言，利用8位定址方案设计FCW₂能消除或至少减少对于使用标准32位定址方案的需求。此外，提供多种实现方案有助于排除不在预期中的障碍。举例而言，二位加法器无法处理八位地址，但能用于相加奇数个或偶数个1。借此，便能以一连串的偶数/奇数数值比特串为基础来格式化FCW₂。

图5呈现数字频率合成器100的一输出范例。在图5中，标示为f_out的趋势线代表操作于中央频率1.5625千兆赫的一压控振荡器(f_src为1.5625千兆赫+/-5％)，而N＝64。除数(x轴)对应于整数数值D，也就是FCW₂所代表的数值。由各数据"线"中的展开可看出f_src可被调升或调降，举例而言，FCW₁所指定的2.5％。因此，就D＝25而言，数字频率合成器输出的中央频率f_out＝(64)*(1.5625)/(25)＝4千兆赫，其上限为(64)*(1.5625*1.025)/(25)＝4.1千兆赫，下限为(64)*(1.5625*0.975)/(25)＝3.9千兆赫。

图5证明了在N＝64且1.5625千兆赫≤f_out≤4.27千兆赫的情况下，数字频率合成器100能输出连续的宽频频谱。由图5亦可看出，针对特定应用所需要的时脉速度，进一步使用除以二电路能将f_out降低至大约200兆赫或降低输出频率。

图6为根据本发明的一实施例中的数字信号合成程序600的流程图。此程序开始于步骤S601。首先，步骤610为接收频率控制字FCW。举例而言，在图1中，频率控制字FCW是由控制器130自数据源105接收。如上所述，频率控制字FCW可为一十六进位制的比特串，且可为各种编码形式。举例而言，FCW可直接表示f_out的数值。或者，FCW₁和FCW₂可能已被选择/设计为使得原始FCW仅为FCW₁和FCW₂的串接(FCW₁∪FCW₂)。

步骤S620为产生第一、第二频率控制子字FCW₁、FCW₂。如上所述，于产生第一、第二频率控制子字时，首先可为频率产生器110和可变分频器120分别找出期望频率f_src、f_out，随后再进行任何合适的编码方案，以精准传达应产生的频率f_src、f_out。于一实施例中，频率产生器110和可变分频器120的输出频率范围由最低至最高可被分割为2^N个区段，而FCW₁、FCW₂代表0和2^N间指出期望输出值的某数值。

随后，步骤630为根据第一频率控制子字FCW₁产生一原始频率f_src。如上所述，可利用一频率产生器，借由指定对应于特定压控振荡器电压大小的一电阻值来产生该原始频率。

步骤S640为根据第二频率控制子字FCW₂和原始频率产生f_out。举例而言，参考图3，借由自N-相位信号源322提供一连串不同的信号至逻辑单元321，该输出频率可由可变分频器120产生。合成程序600结束于步骤S699。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (20)

1.一种数字频率合成器，包含：

一控制器，用以接收一频率控制字，并根据该频率控制字产生一第一频率控制子字与一第二频率控制子字；

一频率产生器，用以根据该第一频率控制子字产生一第一预定频率范围内的一源频率；以及

一可变分频器，用以根据该第二频率控制子字及该源频率产生一第二预定频率范围内的一输出频率。

2.如权利要求1所述的数字频率合成器，其特征在于，该频率产生器包含一锁相回路控制器与一可调式振荡器。

3.如权利要求1所述的数字频率合成器，其特征在于，该第一预定频率范围不超过该频率产生器所提供的一中央频率的5％。

4.如权利要求3所述的数字频率合成器，其特征在于，该频率产生器的一品质因数高于20。

5.如权利要求2所述的数字频率合成器，其特征在于，该频率产生器根据一外部振荡器提供的一输入产生该源频率。

6.如权利要求1所述的数字频率合成器，其特征在于，该可变分频器包含一逻辑模块与一N-相位信号源，该N-相位信号源包含一多工器与N个相位延迟元件，该逻辑模块包含一升缘触发单位延迟元件与一降缘触发单位延迟元件。

7.如权利要求6所述的数字频率合成器，其特征在于，该输出频率被定义为f_out＝N*f_src/D，其中N为由该N-相位信号源决定的一整数，D为范围在1到N间的一整数，f_src代表该源频率。

8.如权利要求1所述的数字频率合成器，其特征在于，该控制器包含一存储器，用以储存该频率控制子字的产生字，以及一处理器，用以执行该频率控制子字的产生指令。

9.如权利要求1所述的数字频率合成器，其特征在于，至少一频率控制子字是借由针对该频率控制字执行一数学运算、一逻辑运算或一查找步骤而决定。

10.如权利要求1所述的数字频率合成器，其特征在于：

该第一预定频率范围被定义为该源频率f_src的±X％；

该第二预定频率范围被定义为(64*f_src-f_src)；以及

该第二预定频率范围相对于该第一预定频率范围的比例为(64*f_src-f_src)/(f_src±X％)＝31.5/X％。

11.一种数字频率合成方法，包含：

接收一频率控制字；

根据该频率控制字，产生至少两个频率控制子字；

根据一第一频率控制子字，指示一频率产生器产生一第一预定频率范围内的一源频率；以及

根据一第二频率控制子字及该源频率，指示一可变分频器产生一第二预定频率范围内的一输出频率。

12.如权利要求11所述的频率合成方法，进一步包含：

于该第一预定频率范围内调整一可调式振荡器，其中该第一预定频率范围不超过该可调式振荡器产生的一中央频率产生的5％。

13.如权利要求11所述的数字频率合成方法，进一步包含：

提供一外部参考频率至该频率产生器。

14.如权利要求11所述的数字频率合成方法，进一步包含：

根据f_out＝N*f_src/D产生该输出频率，其中N为由一N-相位信号源决定的一整数，D为范围在1到N间的一整数，f_src代表该源频率。

15.如权利要求11所述的数字频率合成方法，进一步包含：

针对该频率控制字执行至少一数学运算、一逻辑运算或一查找步骤，以产生该多个频率控制子字。

16.一种采用一数字频率合成器的电子装置，包含：

一控制器，用以接收一频率控制字，并根据该频率控制字产生一第一频率控制子字与一第二频率控制子字；

一频率产生器，用以根据该第一频率控制子字产生一第一预定频率范围内的一源频率；以及

一可变分频器，用以根据该第二频率控制子字及该源频率产生一第二预定频率范围内的一输出频率。

17.如权利要求16所述的电子装置，其特征在于，该频率产生器包含一锁相回路控制器与一可调式振荡器。

18.如权利要求16所述的电子装置，其特征在于，该可变分频器包含一逻辑模块与一N-相位信号源，该N-相位信号源包含一多工器与N个相位延迟元件，该逻辑模块包含一升缘触发单位延迟元件与一降缘触发单位延迟元件。

19.如权利要求18所述的电子装置，其特征在于，该输出频率被定义为f_out＝N*f_src/D，其中N为由该N-相位信号源决定的一整数，D为范围在1到N间的一整数，f_src代表该源频率。

20.如权利要求16所述的电子装置，其特征在于：

该第一预定频率范围被定义为该源频率f_src的±X％；

该第二预定频率范围被定义为(64*f_src-f_src)；以及

该第二预定频率范围相对于该第一预定频率范围的比例为(64*f_src-f_src)/(f_src±X％)＝31.5/X％。