CN104135281A

CN104135281A - 可变分频器以及可变分频方法

Info

Publication number: CN104135281A
Application number: CN201410181769.8A
Authority: CN
Inventors: 胡拉姆·穆罕默德; 洪志铭
Original assignee: MStar Semiconductor Inc Taiwan
Current assignee: MStar Semiconductor Inc Taiwan
Priority date: 2013-05-02
Filing date: 2014-04-30
Publication date: 2014-11-05
Anticipated expiration: 2034-04-30
Also published as: TWI530099B; CN104135281B; US20140327473A1; US8922260B2; TW201444288A

Abstract

本发明提供一双缘触发可变分频器，其中包含一逻辑单元与一信号源。该逻辑单元包含并联的升缘触发单位延迟元件及降缘触发单位延迟元件。回应于该逻辑单元提供的一输入值，该信号源产生一脉冲。该逻辑单元根据该输入值及一频率控制字产生一后续输入值。回应于该脉冲，该逻辑单元将该后续输入值传递至该信号源。回应于一时脉信号中的第一个脉冲的降缘，该时脉信号根据一多相位时脉信号被产生。借由叠代选择信号，此程序产生的输出频率为f_out＝N*f_src/D，其中f_src为输入频率，N为该多相位时脉信号的相位数量，D为以该频率控制字表示的整数。

Description

可变分频器以及可变分频方法

技术领域

本发明与可变数字分频技术相关。

背景技术

可变数字分频是数字频率合成中的重要技术，其优点包含低功耗、高效率、低相位噪声。可变分频器是根据输入频率f_in和关系式f_out＝A*f_in/B合成出多种输出频率，其中A为一固定整数，而B为一可变整数。实务上，可变分频器能自一多相位(或称N-相位)时脉信号中适当地选择信号，以达到合成输出频率的目的。可供选择的信号和选择方式都会影响输出频率f_out。

发明内容

本发明的一目的在于提供一低功耗、高效率、低相位噪声的可变数字分频器。根据本发明的可变数字分频器利用一信号源产生对应于一逻辑单元提供的一输入值的时脉信号、利用该逻辑单元根据该输入值与一频率控制字产生一后续输入值，并回应于该时脉信号将该后续输入值自该逻辑单元传送至该信号源。更明确地说，此可变分频器能于特定信号的单一时脉周期内执行两次操作。第一次操作发生在脉冲升缘，其工作内容为计算随后将提供至可变分频器的一信号的地址。第二次操作发生在脉冲降缘，其工作内容为自一多相位(N-相位)时脉信号中选择一后续信号。此选择的依据为该频率控制字及先前所选择的信号。

本发明的另一目的在于提供一可变数字分频器，其输入/输出频率关系满足f_out＝N*f_src/D，其中N为N-相位信号源的级数(可供选择的信号数量)，D为范围在1到N间的整数(亦为提供至可变数字分频器的输入)，其数值以一频率控制字表示，而f_src为输入原始频率。

根据本发明的可变数字分频器的一种较佳应用是做为一数字频率合成器的中心合成元件，且为具有低相位噪声特性的频率产生元件。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1呈现根据本发明的一实施例中的可变数字分频器的功能方块图。

图2呈现根据本发明的一实施例中的多相位信号源的功能方块图。

图3呈现根据本发明的一实施例中的逻辑单元的功能方块图。

图4(A)呈现包含AND门的一工作周期转换回路范例；图4(B)和图4(C)为其信号时序范例。

图4(D)呈现包含XOR门的一工作周期转换回路范例；图4(E)为其信号时序范例。

图5和图6分别呈现根据本发明的一实施例中的可变分频器的信号时序范例。

图7呈现根据本发明的一实施例中的数字分频方法的流程图。

图中元件标号说明：

100：可变分频器 101：频率控制令源

110：逻辑单元 120：N-相位信号源

220：N-相位信号源 221：多工器

222：反相器 301：三角-积分调制器

310：逻辑单元 311：相加单元

312：升缘触发单位延迟区块 313：降缘触发单位延迟区块

410：工作周期转换回路 420：延迟电路

430：逻辑电路 S701～S799：流程步骤

具体实施方式

图1为根据本发明的一实施例中的可变分频器的功能方块图。如图1所示，可变分频器100包含逻辑单元110和N-相位信号源120。频率控制字源101提供数据，例如一频率控制字(FCW)，至逻辑单元110的一控制输入端口。逻辑单元110的信号输出端口是耦接至N-相位信号源120的一信号选择输入端口，而N-相位信号源120的一信号输出端口是耦接至逻辑单元110的一信号输入端口。逻辑单元110和N-相位信号源120构成一反馈控制回路。频率控制字源101、逻辑单元110和N-相位信号源120可通过数据线彼此连结。如图1所示，可变分频器100亦通过N-相位信号源120的一控制端口接收具有原始频率f_src的一输入信号。可变分频器100的输出是N-相位信号源120输出的信号之一，具有频率f_out。

一般而言，可变分频器100可为包含一信号源及一逻辑单元的任何装置。该信号源用以产生对应于一输入值的一时脉信号。回应于该时脉信号，该逻辑单元传送一后续输入值至该信号源。该后续输入值与该输入值及该频率控制字相关。

频率控制字源101可为能产生一频率控制字FCW的任何装置。举例而言，频率控制字源101可产生一个十六进位制字串，以表示可变分频器100将产生的目标输出频率f_out。于一较佳实施例中，FCW表示一偏移值，用来与一目前信号地址相加，细节容后详述。于一实施例中，f_out为一整数D的函数，D的数值是直接或间接由频率控制字FCW表示。在这个情况下，频率控制字源101可被视为等效于数值D的提供者，如图1所示。

逻辑单元110可为能执行下列功能的任何硬件及/或软件：自频率控制字源101接收频率控制字FCW、接收一输入时脉信号比特串BS₂，以及根据频率控制字FCW和输入比特串BS₂产生一合适的指令比特串BS₁。指令比特串BS₁可被提供至N-相位信号源120的信号输入端口。实务上，BS₁可为提供至N-相位信号源120的一指令，用以令N-相位信号源120依频率控制字FCW所指出的的顺序选择并输出后续信号BS₂。

N-相位信号源120可为能选择性地输出一个或多个时脉信号比特串的任何装置。各个时脉信号比特串分别为N个相位延迟后信号的一个信号。这些相位延迟后信号是借由延迟具有原始频率f_src的输入信号所产生。于一实施例中，N-相位信号源120将具有原始频率f_src的输入信号提供至串联的N个反相器。每一反相器各自贡献(360/N)°的相位延迟。各反相器的输出被连接至一多工器。

可变分频器100的输出频率f_out可由下列因素决定：原始频率f_src、频率控制字FCW(或称整数D)、整数N。整数N与可变分频器100的硬件特性相关。于一实施例中，N用以指出N-相位信号源120能提供的相位延迟后信号数量。频率控制字FCW能代表一序列，其中包含一子集合，对应于一个或多个N-相位信号源120提供的时脉信号比特串。于一较佳实施例中，N＝64。

频率控制字源101首先产生频率控制字FCW，并将频率控制字FCW传送至逻辑单元110。频率控制字FCW与一第一时脉信号比特串BS₂被分别提供至逻辑单元110的控制输入端口和信号输入端口。接着，在第一个(目前的)时脉信号比特串BS₂的第一个脉冲期间，逻辑单元110计算一后续输入值。当第一个(目前的)时脉信号比特串BS₂的第一个脉冲结束时，逻辑单元110决定序列中的第二个(后续的)时脉信号比特串BS₂，并传送一指令BS₁至N-相位信号源120，以产生第二个(后续的)时脉信号比特串BS₂。根据施于FCW和先前比特串BS₂的运算结果，逻辑单元110会连续地根据FCW选择新的信号BS₂。

在这个过程中，当先前信号(旧的BS₂)的降缘发生时，每一个自N-相位信号源120选择新的信号BS₂。也就是说，于其先前信号BS₂的第一个脉冲出现之后，各后续信号随即被采用。因此，各信号BS₂仅贡献一个“脉冲前”相位延迟，其后跟随着后续输出信号的一脉冲。在该输出信号的脉冲之后，先前一个信号BS₂立即被新出现的信号BS₂截断。这些脉冲和“脉冲前”延迟于输出端的累积结果，在时间上被适当地分配，因而定义了具有特定频率的一个新信号。此特定频率为可变分频器的输出频率f_out。此程序是由反复地计算和选择比特串所组成，因此逻辑单元110和N-相位信号源120间建立了一个数字反馈回路。

图2进一步呈现一N-相位信号源的细节。N-相位信号源220包含一多工器221和N个串联的反相器222。如图2所示，此链结中的各反相器可分别贡献相位延迟量，其中＝360°/N。各输出也分别被寻址。如上所述，指令比特串BS₁由逻辑单元110叠代决定。一般而言，BS₁可为任何能控制N-相位信号源220输出更新后信号BS₂的指令。于一较佳实施例中，BS₁为后续信号的地址且N＝64。

当N＝64，频率控制字FCW所表示的一范例序列可对应于令第32个信号和第64个信号被交替提供至输出端，也就是于f_src的单一周期内产生两个循环，因而使f_out＝2*f_src。假设相位延迟元件(反相器)被编址为具有地址1～64，或等效于二进制的000000(0)至111111(63)，选择第32个信号和第64个信号将使得BS₁＝{011111，111111}＝{31，63}。此为N-相位信号源220依合适的顺序产生正确的输出信号的一范例序列。在更复杂的序列中，BS₁可包含更多个数值，例如{8，16，24，32...，64}(8个不同的地址)或{1，2，3...，64}(64个不同的地址)。

图3进一步呈现一逻辑单元310的细节。逻辑单元310包含一相加单元311、一第二电路单元(或称为升缘触发单位延迟区块)312，以及一第一电路单元(或称为降缘触发单位延迟区块)313。逻辑单元310亦可额外包含一三角-积分调制器301。于一实施例中这些单位延迟区块为单纯的触发器。

逻辑单元310的功能为在目前(或称“第一”)时脉信号的单一脉冲内执行两次操作。第一次操作为计算一后续输入值(或称“第三”时脉信号)，并将此后续输入值存入第二电路单元(升缘触发触发器)312。称此后续输入值为“第三”信号的原因在于，相对于目前的输入值(“第一”时脉信号)，此后续输入值为第三输入值。接着，第一时脉信号的第一个脉冲的降缘发生后，逻辑单元310选择一新的输入值(或称“第二”时脉信号)。此信号被选择后将立即变为逻辑单元310的目前输入值。因此，逻辑单元310会计算并选择它本身的下一个输入(等同于N-相位信号源220的下一个输出BS₂)。因此，紧接在任何信号BS₂的一特定脉冲后，后续信号将已被选择，而新的后续信号已被计算出来并暂时储存于升缘触发触发器312内。

用以产生输入值(“第二”时脉信号)的指令被叠代地发送给N-相位信号源220，做为指令比特串BS₁。在根据前一BS₂完成各第一时脉信号的时候，N-相位信号源220产生输入值(“第二”时脉信号)BS₂。

逻辑单元310的一特色在于，输入的比特串信号BS₂与升缘单位延迟312和降缘单位延迟313的触发相牵连。不同于许多于单一时脉内仅执行单一操作的现存序列式逻辑电路，比特串BS₂的单一脉冲足以执行两次操作：第一次操作由升缘触发单位延迟元件312在BS₂的升缘执行，第二次操作由降缘触发单位延迟元件313在BS₂的降缘执行。

逻辑单元310的操作详述于下，请参照图3中的逻辑节点I-IV。信号BS₂(0)～BS₂(3)代表于时间点t＝0thro到t＝3提供至逻辑单元310的信号序列。由于逻辑单元310为一序列式逻辑电路，其输出与其先前输入相关。因此，此范例假设第一信号BS₂(0)先前已经发生，并被提供至相加单元311进行将BS₂(0)和FCW相加的计算，其计算结果为信号BS₂(2)的地址。也就是说，在信号BS₂(1)抵达逻辑单元310之前，BS₂(2)的地址已经被写入(储存于)逻辑节点II。

在操作的一开始，信号BS₂(1)的升缘触发了升缘触发单位延迟元件312，令其将信号BS₂(2)的地址自节点II传递至节点III。在BS₂(1)的升缘之后、降缘之前(亦即脉冲期间)，节点III的BS₂(2)的地址也被反馈至相加单元311，以与FCW结合并产生出信号BS₂(3)的地址。信号BS₂(3)的地址是储存于节点II。在信号BS₂(1)的脉冲的结尾，信号BS₂(1)的脉冲降缘会触发降缘触发单位延迟元件313，而BS₂(2)的地址自节点III被传递至节点IV，对N-相位信号源220而言即为BS₁。此指令将使N-相位信号源220产生下一个信号BS₂(2)。在BS₂(2)抵达逻辑单元310前，BS₂(3)的地址已经储存在节点II。如先前所述，在这次叠代结束时，该系统是处于与开始时相同的状态，准备好重复进行下次的程序。

在以上描述中，调整于N-相位信号源120的控制端口的原始频率f_src的工作周期可能是必要或较佳的，以允许BS₂(1)的降缘发生后有较长的时间。也就是说，若延迟BS₂(2)的升缘的出现，能允许多工器221有较长的时间将BS2(2)传送至逻辑单元310的输入端。在这个情况下，如图4(A)和图4(D)所绘示的简单的工作周期转换回路410能产生一个新的频率f_srcNEW，其工作周期不同于频率f_src。

如本发明所属技术领域中普通技术人员所知，工作周期转换回路410是产生f_src的一延迟后信号，在图4(A)和图4(D)中标示为g_src的延迟后信号是借由将f_src提供至延迟电路420而产生。延迟电路420可为任何能恰当制造延迟的电路，例如一反相器链。f_src和g_src随后被提供至逻辑电路430，例如图4(A)所示的AND门或图4(D)所示的XOR门，以产生目标输出。图4(B)～图4(C)和图4(E)呈现工作周期转换回路410的输入和输出信号的范例。

在以上范例中，信号BS₂(t)负责建立N-相位信号源220的输出信号f_out(也是逻辑单元310的输入信号)，细节容后详述。信号BS₂(t)亦负责保持系统的时序同步。另一方面，频率控制字FCW不具有时间或同步成分，仅单纯为一统计清单(或统计值)，贡献适当的比特串至相加单元311。相加单元311根据信号BS₂(t)产生信号BS₂(t+2)的地址。在前述范例中，FCW和BS₂(0)产生了信号BS₂(2)的地址，FCW和BS₂(1)则产生了信号BS₂(3)的地址。因此，FCW可被视为一个简单的地址清单(或序列)，被依序提供至输出端。

如先前所述，只有脉冲之前的相位延迟被加成至输出信号，信号BS₂(t)的脉冲于输出端被逐步串连起来。此程序是由升缘触发单位延迟元件312和降缘触发单位延迟元件313完成，也就是于升缘发生时执行一信号地址计算、于降缘发生时执行一后续信号选择。于一先前脉冲的结尾，更新后信号BS₂(t+1)被立即提供至输出端；无论跟随在先前脉冲后的相位延迟为何都已无关紧要。借由截断脉冲后相位延迟，串连起多个相位延迟后f_src信号的脉冲前延迟和脉冲，即使每个信号各自具有以其各种信号特征(脉冲前相位延迟、脉冲、脉冲后相位延迟)定义出的频率f_src，输出频率可能更高许多。这种做法可产生一脉冲链，具有远高于f_src的净频率，容后详述。

除了将f_out描述为BS₂(t)的函数(亦即时间的函数)，另一种方式是定义BS₂()，其中为0°和360°间的某相位角。更明确地说，代表f_src的周期中出现脉冲的相位角。于一实施例中，N＝64，意指该N-相位信号源提供的每个连续信号的脉冲与其相邻信号的脉冲存在相位差360°/64＝5.625°。该N-相位信号源所能提供的信号的相位角为此基础相位角的倍数，BS₂()可能为BS₂(5.625°)，BS₂(11.25°)...BS₂(n*5.625°)，n为1～64间的一整数。因此，BS₂()可被写为BS₂()，更清楚地指出了为n的函数。

值得注意的是，上述关系要求信号BS₂()中各脉冲的脉冲宽度小于相邻信号间的最小相位角(5.625°)。此为后续范例的假设，但如随后将说明的，并非必要条件。举例而言，90°的脉冲宽度(等效于25％的工作周期)若起始于＝5.625°，将结束于＝95.625°。因此，后续信号BS₂()不能为相位中的任一个，以避免后续信号的升缘出现在先前信号的降缘之前。下一个可用信号为，亦即BS₂(101.25°)。因此，当信号脉冲变宽，最大可能输出频率会降低。

以下将介绍根据FCW来选择信号BS₂()的范例。一种可能的目标输出频率为可变分频器100的最低可能输出频率。假设该N-相位信号源首先任意选择输出信号BS₂(135°)(n＝24)。若欲产生最低可能频率，一后续信号BS₂()应被选择为在下一个脉冲前制造最长的延迟，也就是“重新选择”同一信号BS₂(135°)的地址。能被证明的是，其他各个信号(n＝25～64和n＝1～23)所提供的脉冲都会早于原信号(n＝24)本身的脉冲。因此，可变分频器100的最低可能频率输出为：

f_out，min＝f_src。 (1)

要表示此单一信号序列，FCW可直接被编码为信号n＝24的地址。假设n介于0到63之间，在二进制中FCW＝0010111，在十六进制中FCW＝0017。然而，一种较佳的FCW表示法为可与目前地址相加的数值。利用模数加法(modulo addition)，n＝24与n＝(24+64)对应于相同信号。此为更有效率的等差数列(arithmetic progression)表示法；无论产生一输出需要有多少地址/序列元素，其间的距离皆保持为固定。

做为另一范例，目标输出频率可为可变分频器100的最高可能输出频率。在这个情况中，最相近的后续信号BS₂()能在先前脉冲之后提供最小相位延迟量。可理解的是，为信号BS₂()选择BS₂()做为BS₂()能产生最大可能输出频率。也就是说，对一特定信号BS₂(112.5°)(n＝20)而言，借由选择BS₂(118.125°)(n＝21)做为后续信号，可提供最短延迟。相似地，此信号之后续信号应为n＝22，依此类推。

由前述范例可看出，借由选择连续的信号BS₂()，令n逐次加一，每个数值n都会对输出频率贡献一个脉冲。也就是说，在一个0°～360°的周期中，脉冲会出现在5.625°、11.25°...、360°。由于n的范围在1到N之间，f_src的单一周期中总共会有N个脉冲，在数学上表示为：

f_out，max＝N*f_src。 (2)

这是可变分频器100所能提供的最高输出频率。

如先前所述，有多种方法表示FCW中的序列，并可结合适当的解码电路对FCW和BS₂施以操作：O(FCW，BS₂)＝BS₁，其中BS₁是该64个可能地址中的一个地址。FCW可被编码为循环式地重复各信号的地址，亦即以十六进制表示的FCW＝...0504030201003F3E3D...。第二可能性是将FCW编码为指出状态的转换。此编码方案通常被称为不归零法(non-return to zero,NRZ)，亦即以"1"表示状态改变0→1和1→0，以"0"表示无状态改变。举例而言，前述范例中连续多个具有等长“启动”和“关闭”时间的脉冲可表示为FCW＝101000101000...(二进制)。

然而如先前所述，FCW的较佳编码方式为一个二进制偏移值，用以与目前信号的地址相加。如图3所示，于节点III与地址相加的此数值会产生出正确的地址，提供给N-相位信号源220，并会自动执行必要的模数加法(moduloaddition)。

举例而言，假设希望产生目标输出频率f_out＝4*f_src(N＝64)，则需要让f_src的一次循环内出现等间隔的四个脉冲，也就是两两相邻的脉冲间分隔了64/4＝16个信号。因此，FCW＝16(十进制)＝010000(二进制)。此频率可利用下列地址序列：{16，32，48，64，16...}任意地产生。于二进制中，此序列为{010000，100000，110000，000000，010000...}。

请再次参阅图3，以下利用“信号→地址”表示信号及其地址。如同前一范例，假设在第一个脉冲BS₂(1)→010000抵达前，根据先前脉冲BS₂(0)→000000产生的第二信号BS₂(2)→100000已储存于节点II。当BS₂(1)→010000的脉冲升缘到达时，BS₂(2)→100000自节点II被移动至节点III。在该脉冲期间，相加单元312将BS₂(2)和FCW相加。也就是说，BS₂(2)→100000+FCW(010000)＝BS₂(3)→110000目前被储存于节点II。当BS₂(1)→010000的脉冲降缘发生时，信号BS₂(2)→100000自节点III移动至节点IV，并且被传送至N-相位信号源220，进而产生BS₂(2)→100000，做为一输入。在BS₂(2)→100000抵达逻辑单元310前，信号BS₂(3)→110000已经储存于节点II。

值得注意的是，在下一次叠代中，信号BS₂(3)→110000会与FCW(010000)相加，以产生BS₂(3)→110000+FCW(010000)＝BS₂(4)→1000000。然而，由于仅提供六比特的空间，1被舍弃，因此BS₂(4)→000000。

借由利用前述程序，可变分频器100可被用以根据FCW指定的信号序列产生f_src和N*f_src间的频率。一种表示此关系的方式为：

f_out＝N*f_src/D。 (3)

由式(3)可看出，式(1)和式(2)所定义的最小和最大输出频率分别发生在D＝N和D＝1时。由以上讨论可看出，f_out亦可对应于其余数值，也就是D＝2，...N-1。更明确地说，若FCW如上所述被编码为与先前信号BS₂的地址相加的偏移值，则FCW直接为D(二进制)。举例而言，对输出频率f_out＝16*f_src而言，N*f_src/D＝(64/4)*f_src，令D＝FCW＝4(十进制)＝0100(二进制)即可产生该目标输出频率。

如先前所述，针对特定频率采用整数除法的好处之一在于，信号的相位噪声会被减少。举例而言，在N*f_src的情况中降低20Log(D)。

如先前所述，D是由频率控制字FCW决定，但f_src的工作周期在实务上为D设定了数值下限。可清楚看出，该工作周期和数值D满足下列不等式：

N*工作周期(％)<[D]_D＝整数 (4)

因此，若工作周期为25％，D的最小值为17。于一较佳实施例中，D被选为高于此下限的数值，例如24。

可变分频器100的另一特性为能利用随着时间改变的多个整数值来模拟非整数值的D。举例而言，借由设定49个周期的D＝30和1个周期的D＝31，D可大致等于30.02。此信息可被完全揭露于单一FCW中，亦可通过连续传递内容不同的FCW来达成(各次FCW分别代表单一数值D)。模拟分数值的能力使得可变分频器100成为一分数型可变分频器。

如先前所述，根据本发明的可变数字分频器的一种较佳应用是做为一数字频率合成器的中心合成元件，且为具有低相位噪声特性的频率产生元件。一较佳数字频率合成器实施范例可见于美国第13/875,829号专利申请案，该案于此并列为参考数据。

图5呈现一个可能的序列的简化后范例。假设N＝12、D＝8。于此范例中，频率f_src＝4Hz(对应于图5中的四个周期)。也就是说，就特定的相位延迟后信号ph_1而言，图5呈现四次重复的(1，0)循环。信号ph_0～ph_11各自的工作周期为50％(等长的“启动”和“关闭”脉冲时间)。根据此信息，式(4)可推论出D>6。此外，式(3)可推论出输出频率f_out＝N*f_src/D＝12*4/8＝6Hz；由图5可看出f_out有六次重复的(1，0)循环。

更重要地，图5呈现了在该叠代程序中，各后续输入值(第三时脉信号)是于各个目前(第一)时脉信号的第一个脉冲期间被计算，且各输入值(第二时脉信号)是回应于各个目前(第一)时脉信号的第一个脉冲的降缘被选择。

举例而言，从图5顶端的信号ph_0开始，根据箭头可看出输入值(第二时脉信号)将为信号ph_8，而后续输入值(第三时脉信号)将为信号ph_4(随后此序列再次重复)。如图5所示，信号ph_0的升缘触发了后续输入值(第三时脉信号)的计算。在图5中，此计算被标示为"CALC EDGE＝ph_4"，并且是发生于信号ph_0的第一个脉冲期间，与先前的介绍相符。接着，回应于目前(第一)时脉信号ph_0的降缘，输入值(第二时脉信号)被选择。此程序在图5中被标示为"SELECT EDGE＝ph_8"，亦与先前的介绍相符。整个程序随后会重复。此时，信号ph_8为目前(第一)时脉信号，信号ph_4为输入值(第二时脉信号)，而信号ph_0为后续输入值(第三时脉信号)。

产生图5中的输出f_out的电路为一可变分频器范例。该可变分频器产生一时脉信号；该时脉信号对应于一信号源提供的一输入值。该可变分频器并利用一逻辑单元根据一输入值与一频率控制字产生一后续输入值。回应于该时脉信号，该后续输入值自该逻辑单元被传送至该信号源。

此外，由图5的范例亦可看出，信号工作周期(于此范例中为50％)可能会限制可变分频器100所能提供的可能输出频率。由于此效应的关系，限制时脉信号工作周期低于50％是很重要的，以25％为较佳选择。

图6呈现本发明的一较佳实施例中的可变分频器100的信号时序图。于此范例中，信号的工作周期为25％。D和FCW仍各自为8(可根据信号间隔推论得出)，但D的最小值限制条件将变为25％*12＝3<D，表示D_min＝4。

图7呈现一可变分频程序600的流程图。步骤S701为开始步骤。在步骤S710中，对应于逻辑单元110提供的一输入值，信号源220产生一时脉信号。该时脉信号成为逻辑单元110的目前输入。

在步骤S720中，根据储存于第一电路单元(降缘触发触发器313)的该输入值以及外部提供的一个频率控制字，逻辑单元110产生一后续输入值。该后续输入值被储存至第二电路单元(升缘触发触发器312)。

在步骤S730中，回应于该目前时脉信号，该后续输入值自逻辑单元110被传送至该信号源。信号源220随后产生适当的更新后时脉信号。

步骤S799为结束目前叠代。此时，可变分频器100准备好开始新的一次叠代，处理产生目标输出频率f_out所需要的后续信号序列。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims

1.一种可变分频器，包含：

一信号源，用以产生对应于一输入值的一时脉信号；以及

一逻辑单元，用以回应于该时脉信号而传送一后续输入值至该信号源，其中该后续输入值是根据该输入值与一频率控制字所产生。

2.如权利要求1所述的可变分频器，进一步包含：

一第一电路单元与一第二电路单元，分别储存该输入值与该后续输入值，该第二电路单元耦接至该第一电路单元，使该后续输入值能被传送至该第一电路单元以成为该输入值。

3.如权利要求2所述的可变分频器，进一步包含：

一相加单元，耦接于该第一电路单元及该第二电路单元间，用以将该频率控制字与该输入值相加以输出该后续输入值至该第二电路单元。

4.如权利要求2所述的可变分频器，其特征在于，该第一电路单元为一降缘触发触发器，该第二电路单元为一升缘触发触发器。

5.如权利要求2所述的可变分频器，其特征在于，该第一电路单元和该第二电路单元自该信号源接收该时脉信号。

6.如权利要求4所述的可变分频器，其特征在于，该时脉信号包含一升缘与一降缘，因此回应于该时脉信号的该升缘，该第一电路单元中的该输入值变为该后续输入值，且该第二电路单元中的该后续输入值变为该后续输入值与该频率控制字的结和，而回应于该时脉信号的该降缘，该第一电路单元的该输入值被传送至该信号源。

7.如权利要求1所述的可变分频器，其特征在于，该信号源进一步包含：

一多工器，根据接收自该逻辑单元的该输入值以选择多个相位延迟后时脉信号其中之一，并输出被选出的该相位延迟后时脉信号作为该多工器的一输出。

8.如权利要求7所述的可变分频器，其特征在于，该多工器的该输出为该信号源的该时脉信号。

9.如权利要求7所述的可变分频器，其特征在于，该多工器的该输出为该可变分频器的一输出频率f_out＝N*f_src/D，其中f_src为一时脉信号频率，N为该多个相位延迟后时脉信号的数量，D为由该频率控制字表示的一整数。

10.如权利要求7所述的可变分频器，其特征在于，该多个相位延迟后时脉信号是借由使一初始时脉信号通过N个相位延迟元件所组成的一串联链所产生，该初始时脉信号具有频率f_src。

11.一种可变分频方法，包含：

对应于一输入值，产生一时脉信号；

根据该输入值与一频率控制字，计算一后续输入值；以及

产生对应于该后续输入值的一后续时脉信号。

12.如权利要求11所述的方法，进一步包含：

储存该输入值至一第一电路单元，并储存该后续输入值至一第二电路单元，其中该第一电路单元和第二电路单元彼此相耦接；以及

传送该后续输入值至该第一电路单元，成为该输入值。

13.如权利要求12所述的方法，进一步包含：

于一相加单元中将该频率控制字与该输入值相加，该相加单元是耦接于该第一电路单元与该第二电路单元间；以及

传送该频率控制字与该输入值的相加结果至该第二电路单元，做为该后续输入值。

14.如权利要求13所述的方法，进一步包含：

分别于该第一电路单元和第二电路单元自一信号源接收该时脉信号。

15.如权利要求12所述的方法，进一步包含：

回应于该时脉信号的一升缘，以该第二电路单元提供的该后续输入值覆写该第一电路单元中的该输入值；

回应于该时脉信号的一升缘，以该后续输入值与该频率控制字的结和覆写该第二电路单元中的该后续输入值；以及

回应于该时脉信号的一降缘，传送该第一电路单元中的该输入值至一信号源。

16.如权利要求12所述的方法，进一步包含：

根据该输入值，自多个相位延迟后时脉信号中选择一相位延迟后时脉信号；以及

输出被选出的该相位延迟后时脉信号。

17.如权利要求16所述的方法，进一步包含：

叠代地输出一连串被选择的相位延迟后时脉信号，以产生一输出频率f_out＝N*f_src/D，其中f_src为一时脉信号频率，N为该多个相位延迟后时脉信号的数量，D为由该频率控制字表示的一整数。

18.一种可变分频器，包含：

一逻辑单元，用以接收一频率控制字与一第一时脉信号，并输出一输入值，该逻辑单元包含：

一第一单位延迟元件，

一第二单位延迟元件，以及

一相加单元，耦接于该第一单位延迟元件与该第二单位延迟元件间；以及

一信号源，用以接收该输入值并输出一第二时脉信号，该信号源包含：

一时脉信号产生器，用以产生多个时脉信号，以及

一多工器，耦接至该时脉信号产生器，用以回应于该输入值，自该多个时脉信号选择一时脉信号，并输出被选择的该时脉信号，做为该第二时脉信号。

19.如权利要求18所述的可变分频器，其特征在于：

该第一单位延迟元件为一升缘触发触发器；

该第二单位延迟元件为一降缘触发触发器；

该相加单元具有一频率控制字接收端，且耦接于该第一单位延迟元件与该第二单位延迟元件间；以及

一三角-积分调制器，耦接于该频率控制字接收端和该相加单元之间。

20.如权利要求18所述的可变分频器，其特征在于，该时脉信号产生器借由令一原始频率信号通过多个反相器构成的一串联链以产生该多个时脉信号，各反相器的输出分别耦接至该多工器的一输入。