CN111198835A - 时钟产生装置及时钟产生方法 - Google Patents
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Abstract
本申请涉及时钟产生装置及时钟产生方法。时钟产生装置包含除数寄存器、参考时钟产生器、第一计数器、第二计数器及延迟调节电路。除数寄存器提供除数。参考时钟产生器输出参考时钟信号。第一计数器计数参考时钟信号的第一周期数量以产生第一计数值，并根据第一计数值与除数输出第一时钟信号。第二计数器计数第一时钟信号的第二周期数量而产生第二计数值，并根据第二计数值与系数值输出第二时钟信号。延迟调节电路根据第一时钟信号决定是否控制第一计数器以延迟输出第一时钟信号。
Description
技术领域
本案有关于一种电子装置及方法，且特别是有关于一种时钟产生装置及时钟产生方法。
背景技术
在电子与通讯领域，波特率产生器(Baud rate generator)可将高频率振荡器(high-speed oscillator)转为低频率波特率(low-speed Baud rate)。高频震荡器来源可为微处理器时钟或石英振荡器。波特率产生器可应用于资料串列传输、串列与并行通讯间的转换，像是非同步式串列介面(UART,universal asynchronous receiver-transmitter)。
于非同步式串列介面通讯中，为了使接收端/发射端(receiver/transmitter)装置正确的传输及接收资料，必须设定极相近的波特率(Baud rate)。然而，一般传输过程较难使得接收端/发射端装置的波特率近似，导致传输及接收资料较易发生错误。
发明内容
为解决先前技术的问题，本案之一技术态样系关于一种时钟产生装置，包含除数寄存器、参考时钟产生器、第一计数器、第二计数器及延迟调节电路。除数寄存器提供除数。参考时钟产生器输出参考时钟信号。第一计数器计数参考时钟信号的第一周期数量以产生第一计数值，并根据第一计数值与除数输出第一时钟信号。第二计数器计数第一时钟信号的第二周期数量而产生第二计数值，并根据第二计数值与系数值输出第二时钟信号。延迟调节电路根据第一时钟信号决定是否控制第一计数器以延迟输出第一时钟信号。
此外，本案之另一技术态样系关于一种时钟产生方法，用于包含参考时钟产生器的时钟产生装置，参考时钟产生器输出参考时钟信号，时钟产生方法包含下述步骤：计数参考时钟信号的第一周期数量而产生第一计数值，并根据第一计数值与除数输出第一时钟信号；计数第一时钟信号的第二周期数量而产生第二计数值，并根据第二计数值与系数值输出第二时钟信号；以及根据第一时钟信号决定是否延迟输出第一时钟信号。
因此，根据本案之技术内容可于传输过程中，使得接收端/发射端装置的波特率近似，进一步提高传输及接收资料的正确率。
附图说明
第1图是依照本案一实施例绘示一种时钟产生装置的示意图。
第2图是依照本案一实施例绘示一种时钟产生装置的示意图。
第3图是绘示依照本案一实施例的一种时钟产生方法的流程示意图。
【符号说明】
100：时钟产生装置
110：除数寄存器
120：参考时钟产生器
130：第一计数器
140：第二计数器
150：延迟调节电路
151：第三计数器
153：查找表
155：逻辑门
156：与门
157：非门
159：延迟补偿器
300：方法
310～330：步骤
500：系统总线。
具体实施方式
第1图是依照本案一实施例绘示一种时钟产生装置100的示意图。时钟产生装置100包含除数寄存器110、参考时钟产生器120、第一计数器130、第二计数器140及延迟调节电路150。于连接关系上，时钟产生装置100透过系统总线500与系统连接。除数寄存器110耦接于第一计数器130，第一计数器130耦接于第二计数器140，参考时钟产生器120耦接于第一计数器130与第二计数器140，延迟调节电路150耦接于参考时钟产生器120与第一计数器130。
于操作上，参考时钟产生器120输出一参考时钟信号Sref，举例而言，参考时钟产生器120每隔几微秒(μs)输出一脉冲以作为参考时钟信号Sref，换句话说，参考时钟信号Sref可视为一周期性信号。除数寄存器110提供除数给第一计数器130，第一计数器130计数参考时钟信号Sref的周期数量(例如可计数参考时钟信号Sref的脉冲数量或升缘数量)并产生第一计数值，若除数寄存器110提供之除数为3，当第一计数器130之第一计数值为3时，第一计数器130会输出一脉冲以作为第一时钟信号S1。在一些实施例中，当第一计数器130计数到参考时钟产生器120所产生之参考时钟信号Sref的3个周期后，第一计数器130会输出一脉冲以作为第一时钟信号S1。
第二计数器140接收一预设的系数值，且第二计数器140用以计数第一时钟信号S1的周期数量(如计数第一时钟信号S1的脉冲数量或升缘数量)以产生第二计数值，当第二计数值等于系数值时，第二计数器140输出一脉冲以作为第二时钟信号S2。在一些实施例中，当第二计数器140计数到第一时钟信号S1的3个周期后，第一计数器130会输出一脉冲以作为第一时钟信号S1。
在一些实施例中，参考时钟信号Sref、第一时钟信号S1、第二时钟信号S2的各脉冲时间长度占周期时间的比例小于100％。
在一些实施例中，当第一计数器130之第一计数值到达除数后，第一计数值会重新计数。在一些实施例中，第二计数器140之第二计数值到达系数值后，第二计数值会重新计算。举例来说，若除数为3，第一计数值可为1、2、3、1、2、3..。
延迟调节电路150根据第一时钟信号S1以决定是否控制第一计数器130延迟输出第一时钟信号S1。若延迟调节电路150判定第一时钟信号S1需要进行调节，延迟调节电路150输出延迟控制信号至第一计数器130，此时，第一计数器130延迟输出第一时钟信号S1，相应地，第二计数器140会收到经延迟之第一时钟信号S1，由于第二计数器140是计数第一时钟信号S1的周期数量而输出第二时钟信号S2，因此，第二时钟信号S2之输出会相应地被延迟。
在一些实施例中，第一计数器130延迟输出第一时钟信号S1时，会在第一计数器130之计数周期中延迟计数。举例来说，当除数寄存器110提供之除数为3时，原先第一计数器130的计数方式为1、2、3，在延迟过后，第一计数器130的延迟计数方式为1、1、2、3。
举例而言，第1图所示之时钟产生装置100产生的时钟频率可参阅式1(于此例中用波特率(Baud Rate)为例)。
第1图所示之时钟产生装置100可为但不限于波特率产生器，在式1中，BaudRate为时钟产生装置100输出的第二时钟信号S2之频率，reference clk rate为参考时钟产生器120提供参考时钟信号Sref之频率，k为第二计数器140用以与第二计数值进行比较之系数值，Divisor为除数寄存器110所提供之除数，Delay addition为第一计数器130输出的第一时钟信号S1的延迟次数。
以波特率产生器之k值为16、目标波特率为921600bps、参考时钟为50MHz为例，若无本案之延迟调节电路150提供Delay addition来做适应性地延迟，则此时除数寄存器110提供之除数如下：
在上述式2中，Divisor Register即为除数寄存器110所储存的值，由上述式2可知，所需的除数为3。将除数代入式1(然不包含本案延迟调节电路150提供之Delayaddition，即Delay addition为0的情形)，可得波特率如下：
如上所示，波特率约为1041667bps，其与目标波特率921600bps的误差为13.02％。然而，若增加本案延迟调节电路150提供之Delay addition，则波特率的误差会下降。Delayaddition的计算方式如下：
先计算除数及其小数点后的位数：
接着，计算Delay addition(延迟次数)：
Delay addition＝integer(0.39×16+0.5)＝6…式3
如式3所示，Delay addition之计算会将小数点后的位数纳入考量，将0.39乘上波特率产生器之k值，然后将上述之积加上0.5，以利于四舍五入。得到Delay addition后，再以式1计算波特率如下：
如上所示，波特率为925926bps，其与目标波特率921600bps的误差仅为0.47％。大幅缩小了输出的波特率的误差。
因此，透过本案之延迟调节电路150提供延迟控制信号，导致后续第二时钟信号S2亦会被延迟，进而使得时钟产生装置100最终得以输出误差极小之波特率。
第2图系依照本案一实施例绘示一种时钟产生装置100的示意图。此图例示性地绘示第1图之延迟调节电路150的内部元件，以作为本案的实施例之一，但不以此为限。需先说明的是，除数寄存器110、参考时钟产生器120、第一计数器130、第二计数器140之耦接及操作关系已于第1图进行说明，于此不作赘述。
如第2图所示，延迟调节电路150包含第三计数器151、查找表153、逻辑门155、延迟补偿器159。于连接关系上，第三计数器151耦接于第一计数器130、查找表153及参考时钟产生器120。查找表153可存于延迟调节电路100之记忆体(未绘示)中，或存于其余可供储存之元件中，上述记忆体或元件耦接于延迟补偿器159及逻辑门155。逻辑门155连接于第一计数器130。
于操作上，第三计数器151计数第一时钟信号S1而输出相应于第一时钟信号S1之序号SN。延迟调节电路100根据序号SN以及延迟补偿器159输出的延迟次数SD向查找表153进行查找，据以输出延迟调节信号SA。随后，逻辑门155收到延迟调节信号SA后，逻辑门155会根据第一时钟信号S1之位准与延迟调节信号SA之位准输出延迟控制信号SC。当第一计数器130收到对应于延迟输出的延迟控制信号SC时，第一计数器130根据延迟控制信号SC以延迟输出第一时钟信号S1。相应地，第二计数器140根据经延迟的第一时钟信号S1而输出第二时钟信号S2。
在一些实施例中，于第一计数值等于除数时，第一计数器130才会输出一脉冲，此时，第一计数器130才会根据延迟控制信号SC判断是否要延迟输出第一时钟信号S1。
举例而言，查找表之内容如下：
| 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 2 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 3 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 |
| 4 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 |
| 5 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 |
| 6 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 |
| 7 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 1 |
| 8 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 1 |
| 9 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 |
| 10 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 |
| 11 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 |
| 12 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 |
| 13 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 14 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
| 15 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
如上所示，表格中之列(row)编号由上至下是从列0至列15，行(column)编号从右至左是行0～行15，延迟补偿器159输出的延迟次数SD，对应于查找表153之列编号，此外，第三计数器151输出的序号SN对应于查找表153之行。举例来说，当延迟次数SD为6及序号SN为0时，列6行0之数值1将作为延迟调节信号SA，并由查找表153输出至逻辑门155的非门157，非门157会将延迟调节信号SA之位准由1转换为0，并提供给逻辑门155的与门156，此外，与门156接收第一时钟信号S1，于第一计数值满足除数时，第一计数器130所输出的第一时钟信号S1为脉冲信号，因此其位准为1。据此，与门156接收位准为0的延迟调节信号SA及位准为1的第一时钟信号S1，经与门156之逻辑比较而输出位准为0的延迟控制信号SC至第一计数器130，第一计数器130会延迟输出第一时钟信号S1。在一些实施例中，逻辑门155亦可为非门157，接收延迟调节信号SA，并输出延迟控制信号SC，相应地，第一计数器130会在第一计数值满足除数后，在根据逻辑门155的输出决定是否要延迟第一时钟信号S1。
同理，当序号SN为3、6、9、12、15时，查找表153输出的延迟调节信号SA的位准皆为1，经过同样的逻辑运算后，第一计数器130收到位准为0的延迟控制信号SC，因此，第一计数器130于序号SN为0、3、6、9、12、15时皆会延迟输出第一时钟信号S1。因此，本案透过延迟调节电路150提供延迟调节信号SA，如此一来，以时钟产生装置100为波特率产生器为例，即可采用式1来产生精准度更佳的波特率。另外，若查找表153提供之延迟调节信号SA的位准为0时，经过上述逻辑运算，第一计数器130收到位准为1的延迟控制信号SC，此时，第一计数器130将不会延迟输出第一时钟信号S1。
在一些实施例中，延迟调节信号SA以及延迟控制信号SC的位准不以上述实施例为限。举例来说，根据逻辑门155或第一计数器130的不同设置，位准为0的延迟调节信号SA或是位准为1的延迟控制信号SC亦可使第一计数器130延迟输出第一时钟信号S1。
在一些实施例中，可预先算出延迟次数SD，并设定延迟次数SD成一预设延迟值，此时，延迟调节电路150可根据第一时钟信号之序号SN向查找表153进行查找，据以输出延迟控制信号SC。在一些实施例中，延迟调节电路150可不包含逻辑门155，举例来说，延迟调节电路150可根据第一时钟信号之序号SN向查找表153进行查找，并输出延迟调节信号SA以作为延迟控制信号SC，此时，需设定第一计数器130于第一计数值满足除数后，再根据逻辑门155的输出决定是否要延迟第一时钟信号S1。
第3图系绘示依照本案一实施例的一种时钟产生方法之流程示意图。时钟产生方法包含以下步骤：
步骤310：计数参考时钟信号的周期数量而产生第一计数值，并根据第一计数值与除数以输出第一时钟信号；
步骤320：计数第一时钟信号的周期数量而产生第二计数值，并根据第二计数值与一系数值以输出第二时钟信号；以及
步骤330：根据第一时钟信号以决定是否延迟输出第一时钟信号。
为清楚诠释第3图所示之时钟产生方法，一并参阅第1图。于步骤310中，可藉由第一计数器130以计数参考时钟信号Sref的周期数量而产生第一计数值，并根据第一计数值与除数输出第一时钟信号S1。于步骤320中，可藉由第二计数器140计数第一时钟信号S1的周期数量而产生第二计数值，并根据第二计数值与一系数值输出第二时钟信号S2。于步骤330中，可藉由延迟调节电路150根据第一时钟信号S1决定是否延迟输出第一时钟信号S1。
在一实施例中，当第一计数值等于除数的值时，可藉由第一计数器130输出一脉冲以作为第一时钟信号S1。在另一实施例中，当第二计数值等于系数值时，可藉由第二计数器140输出一脉冲以作为第二时钟信号S2。
在其余实施例中，一并参阅第2图与第3图。可藉由第三计数器151计数第一时钟信号S1的周期数量而输出相应于第一时钟信号S1的一序号SN。在另一实施例中，可根据第一时钟信号S1之序号SN向查找表153进行查找，据以输出延迟调节信号SA。
在又一实施例中，可藉由逻辑门155接收第一时钟信号S1之位准与延迟调节信号SA之位准并藉此输出延迟控制信号SC。在一实施例中，可藉由第一计数器130接收并根据延迟控制信号SC以延迟输出第一时钟信号S1。于再一实施例中，可藉由第二计数器140接收并根据经延迟的第一时钟信号S1而输出第二时钟信号S2。
在一实施例中，可藉由延迟补偿器159决定延迟输出第一时钟信号S1的延迟次数SD。在另一实施例中，可根据第一时钟信号S1的延迟次数SD与序号SN以向查找表153查找预设位准信号；若预设位准信号为第一位准，则查找表153输出具有一高(低)位准的延迟调节信号SA；以及若预设位准信号为第二位准，则查找表153输出具有一低(高)位准的延迟调节信号SA。
由上述本案实施方式可知，应用本案具有下列优点。本案实施例所示时钟产生装置及时钟产生方法，以于传输过程使得接收端/发射端装置的波特率近似，而提高传输及接收资料的正确率。
虽然上文实施方式中揭露了本案的具体实施例，然其并非用以限定本案，本案所属技术领域中具有通常知识者，在不悖离本案之原理与精神的情形下，当可对其进行各种更动与修饰，因此本案之保护范围当以附随申请专利范围所界定者为准。
Claims (10)
1.一种时钟产生装置，包含：
一除数寄存器，用以提供一除数；
一参考时钟产生器，用以输出一参考时钟信号；
一第一计数器，用以计数该参考时钟信号的一第一周期数量而产生一第一计数值，并根据该第一计数值与该除数输出一第一时钟信号；
一第二计数器，用以计数该第一时钟信号的一第二周期数量而产生一第二计数值，并根据该第二计数值与一系数值输出一第二时钟信号；以及
一延迟调节电路，用以根据该第一时钟信号决定是否控制该第一计数器以延迟输出该第一时钟信号。
2.根据权利要求1所述的时钟产生装置，其中当该第一计数值等于该除数的值时或当该第一计数值等于该除数的值后，该第一计数器输出一脉冲以作为该第一时钟信号；
其中当该第二计数值等于该系数值时或当该第二计数值等于该系数值后，该第二计数器输出一脉冲以作为该第二时钟信号。
3.根据权利要求1所述的时钟产生装置，其中该延迟调节电路包含：
一第三计数器，用以计数该第一时钟信号而输出相应于该第一时钟信号的一序号，其中，该延迟调节电路根据该第一时钟信号的该序号决定是否控制该第一计数器以延迟输出该第一时钟信号。
4.根据权利要求3所述的时钟产生装置，其中该延迟调节电路还包含：
一查找表，其中该延迟调节电路根据该第一时钟信号的该序号向该查找表进行查找，以输出一延迟控制信号。
5.根据权利要求4所述的时钟产生装置，其中该延迟调节电路还包含：
一逻辑门，用以接收一延迟调节信号，并根据该延迟调节信号输出该延迟控制信号，其中，该延迟调节电路根据该第一时钟信号的该序号向该查找表进行查找后输出该延迟调节信号。
6.根据权利要求5所述的时钟产生装置，其中该逻辑门包含：
一非门，用以接收该查找表输出的该延迟调节信号，并将该延迟调节信号的一第一位准调整为一第二位准；以及
一与门，包含：
一第一输入端，耦接于该非门，并用以接收该第二位准的该延迟调节信号；以及
一第二输入端，用以接收该第一时钟信号；
其中该与门根据该第二位准的该延迟调节信号及该第一时钟信号的一脉冲输出该延迟控制信号。
7.根据权利要求4所述的时钟产生装置，其中该延迟调节电路还包含：
一延迟补偿器，用以决定该第一计数器延迟输出该第一时钟信号的一延迟次数，其中，该延迟调节电路根据该第一时钟信号的该序号及该延迟次数向该查找表进行查找，以输出该延迟控制信号。
8.根据权利要求4至7中任一项所述的时钟产生装置，其中该第一计数器根据该延迟控制信号延迟输出该第一时钟信号。
9.根据权利要求1所述的时钟产生装置，其中该延迟调节电路还包含：
一延迟补偿器，用以决定该第一计数器延迟输出该第一时钟信号的一延迟次数，其中，该延迟调节电路根据该第一时钟信号及该延迟次数决定是否控制该第一计数器以延迟输出该第一时钟信号。
10.一种时钟产生方法，用于一时钟产生装置，该时钟产生装置包含一参考时钟产生器，该参考时钟产生器输出一参考时钟信号，其中，该时钟产生方法包含：
计数该参考时钟信号的一第一周期数量而产生一第一计数值，并根据该第一计数值与一除数输出一第一时钟信号；
计数该第一时钟信号的一第二周期数量而产生一第二计数值，并根据该第二计数值与一系数值输出一第二时钟信号；以及
根据该第一时钟信号决定是否延迟输出该第一时钟信号。
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